JPH0611549A

JPH0611549A - Ｉｃ試験装置

Info

Publication number: JPH0611549A
Application number: JP5073280A
Authority: JP
Inventors: Kazuhiko Sato; 和彦佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1992-03-31
Filing date: 1993-03-31
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】任意のテストサイクルでテストチャンネル毎
に独立して論理比較を行うことが可能なＩＣ試験装置を
提供する。【構成】各テストチャンネルＣＨ₁ 〜ＣＨ_Nに入力信
号レベルをストローブＳＴＲＢ１とＳＴＲＢ２で論理判
定するレベル／タイミング比較部２０₁ 〜２０_Nと、そ
の論理判定結果を期待値信号ＥＸＰ₁ 〜ＥＸＰ_Nと論理
比較し、比較制御信号ＣＰＥ１，ＣＰＥ２に従って論理
比較結果を出力するか禁止する論理比較部３０₁ 〜３０
_Nが設けられている。更に、各テストチャンネルに対応
してモード切り換え回路８₁ 〜８_Nと、モード切り換え
信号発生部１３₁ 〜１３_Nが設けられる。各モード切り
換え回路は対応するチャンネルのモード切り換え信号Ｃ
ＯＮＴ１，ＣＯＮＴ２，ＣＯＮＴ３と論理演算により比
較制御信号ＣＰＥ１，ＣＰＥ２を所望に変更し、対応す
るチャンネルのピン制御信号に従って対応する論理比較
部３０に与えるか否か制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は例えばメモリＩＣ、ロ
ジックＩＣ、或はロジック回路を内蔵したメモリＩＣを
試験するためのＩＣ試験装置に関し、特にＩＣからの出
力応答を期待値と比較する論理比較に関する。

【０００２】

【従来の技術】図１に従来のＩＣ試験装置の既略の構成
を示す。図中１０は被試験ＩＣを示す。パターン発生部
１１はアルゴリズミックパターン発生器１１Ａと、ラン
ダムパターンメモリ１１Ｂと、マルチプレクサ１１Ｃ
と、制御部１１Ｄと、マルチプレクサ１１Ｅと、比較制
御信号発生部１１Ｆとから構成されている。アルゴリズ
ミックパターン発生器１１Ａはタイミング発生部１２か
らのクロック信号ＣＫに同期して論理演算により比較的
に規則性のあるアルゴリズミックパターンデータＡＰを
発生する。このアルゴリズミックパターンデータＡＰは
主にメモリの試験のための印加パターン、アドレスパタ
ーン及び期待値パターンを生成するために使われる。ラ
ンダムパターンメモリ１１Ｂは予め格納されているラン
ダムパターンＲＰをクロック信号ＣＫに同期して読み出
す。ランダムパターンデータＲＰは主に論理回路の試験
のための印加パターン及び期待値パターンを生成するた
めに使われる。この発明は特に被試験ＩＣからの応答出
力と期待値との比較に係わるので印加パターン及びアド
レスパターンの生成に付いては触れない。

【０００３】マルチプレクサ１１Ｃはアルゴリズミック
パターン発生器１１Ａからのアルゴリズミックパターン
データＡＰ及びランダムパターンメモリ１１Ｂからのラ
ンダムパターンデータＲＰが与えられ、制御部１１Ｄか
らの制御信号ＭＣＮＴに従ってそれらデータＡＰ，ＲＰ
のどちらかを選択するか、これらのデータＡＰ，ＲＰの
所望の部分を組み合わせるか、これらデータＡＰ，ＲＰ
間の論理積、論理和、または排他的論理和の何れかを演
算することにより各Ｋビットの２系統のパターンデータ
ＤＡ，ＤＢを生成する。マルチプレクサ１１ＥはＮ個の
テストチャンネルＣＨ₁ 〜ＣＨ_Nに対応したＮビットの
出力に所望の期待値信号ＥＸＰ₁ 〜ＥＸＰ_Nが得られる
ようにマルチプレクサ１１Ｅの各出力ビット位置にこれ
ら２系統のパターンデータＤＡ，ＤＢの指定された一方
の所望のビット位置のデータを選択出力する。この選択
はピン制御インタフェース部１４で生成されるデータ選
択信号ＤＳＥＬとビット選択信号ＢＳＥＬにより指定さ
れる。この様にしてマルチプレクサ１１Ｅから出力され
た期待値信号ＥＸＰ₁ 〜ＥＸＰ_Nは対応するテストチャ
ンネルＣＨ₁ 〜ＣＨ_Nの論理比較部３０₁ 〜３０_Nに与
えられる。２系統のパターンデータＤＡ，ＤＢを生成す
ることにより、例えばこれらを使って各データＤＡ，Ｄ
Ｂのビット数Ｋより多いビット数の期待値パターンを合
成することが可能となる。

【０００４】なお、図示してないが、マルチプレクサ１
１Ｅ内には各テストチャンネルに対応してレジスタが設
けられ、そのレジスタに対しビット選択信号ＢＳＥＬ
（複数ビット）とデータ選択信号（１ビット）が設定さ
れ、各テストチャンネル毎にそれらの設定された選択信
号により指定されたデータＤＡまたはＤＢの指定された
ビット位置のデータが選択され期待値信号として出力さ
れる。

【０００５】被試験ＩＣ１０のＮ個の端子ピンにＮ個の
テストチャンネルＣＨ₁ 〜ＣＨ_Nのレベル／タイミング
比較部２０₁ 〜２０_Nがそれぞれ接続され、それらのレ
ベル／タイミング比較部２０₁ 〜２０_Nの出力側に論理
比較部３０₁ 〜３０_Nが接続される。各参照番号２０、
３０及び参照符号ＣＨ，ＥＸＰのサフィックスはチャン
ネル番号を表すものとする。各レベル／タイミング比較
部、例えば２０₁ とそれに接続された論理比較部３０₁
は１つのテストチャンネルを構成する。以下の説明で任
意の１つのチャンネルに付いて代表して説明する場合
は、チャンネル番号を表すサフィックスを省略する場合
がある。各レベル／タイミング比較部２０は被試験ＩＣ
１０の対応するピンからの出力をタイミング発生部１２
からのストローブＳＴＲＢ１，ＳＴＲＢ２のタイミング
で論理判定する。

【０００６】論理比較部３０₁ ，３０₂ …には不一致検
出用の排他的論理和回路ＸＯＲ１，ＸＯＲ２と、検出結
果の出力を制御するアンドゲートＡＮＤ１，ＡＮＤ２と
が設けられる。排他的論理和回路ＸＯＲ１とＸＯＲ２の
各一方の入力端子にはレベル／タイミング比較部２０
₁ ，２０₂ ，…の各論理判定出力が与えられ、他方の入
力端子は共通接続されて期待値パターン信号ＥＸＰ₁ ，
ＥＸＲ₂ …が供給され、論理判定結果と期待値が一致す
ればＬレベルが出力され、不一致であればＨレベルが出
力される。

【０００７】排他的論理和回路ＸＯＲ１とＸＯＲ２の各
論理比較結果はアンドゲートＡＮＤ１とＡＮＤ２に与え
られ、これら各アンドゲートＡＮＤ１とＡＮＤ２におい
て比較制御信号ＣＰＥ１とＣＰＥ２によって論理比較結
果を出力するか否かが制御される。論理比較結果は被試
験ＩＣの不良解析特性評価或いは良否判定に使用される
が、この発明と直接関係しないので説明を省略する。

【０００８】図１において、レベル／タイミング比較部
２０₁ ，２０₂ …及び論理比較部３０₁ ，３０₂ …は模
式的に表現しているだけであり、これらのより実際的な
構成は米国特許第4,862,071 号に示されているものと同
様であり、例えば１つのテストチャンネルに付いて図２
に示すように構成されている。図２において被試験ＩＣ
１０の各ピン出力Ｄo はレベル／タイミング比較部２０
のＨレベル比較器２１Ｃ_H及びＬレベル比較器２１Ｃ_L
においてＨ基準レベルＶ_H及びＬ基準レベルＶ _Lとそれ
ぞれ比較される。出力Ｄo が基準レベルＶ_Hより高い場
合は比較器２１Ｃ_H、２１Ｃ_Lの出力はそれぞれＬ及び
Ｈレベルとなり、Ｄo が基準レベルＶ_Lより低い場合は
比較器２１Ｃ_H、２１Ｃ_Lの出力はそれぞれＨ及びＬレ
ベルとなる。これらの比較器のレベル比較出力はＨレベ
ル側がストローブ回路２１Ｓ_H1、２１Ｓ_H2において、Ｌ
レベル側がストローブ回路２１Ｓ_L1、２１Ｓ_L2において
それぞれ異なるタイミングのストローブＳＴＲＢ１，Ｓ
ＴＲＢ２によりそれぞれ打ち抜かれ、即ちそのタイミン
グでの論理判定結果をサンプリングし、そのサンプリン
グされた論理がＡＮＤ回路３１_H1、３１_H2及び３１_L1、
３１_L2において期待値ＥＸＰ及びその反転論理と論理比
較される。

【０００９】この例ではＨ論理側（２１Ｃ_H、２１
Ｓ_H1、２１Ｓ_H2、３１_H1、３１_H2）及びＬ論理側（２１
Ｃ_L、２１Ｓ_L1、２１Ｓ_L2、３１_L1、３１_L2）では何れ
もサンプリングされた論理が正しい論理となっている場
合にＬレベルを出力するので、期待値ＥＸＰがＨレベル
の場合、ＡＮＤ回路３１_H1、３１_H2及びＡＮＤ回路３１
_L1、３１_L2はＬレベルを出力する。期待値ＥＸＰがＬレ
ベルの場合にもサンプリングされた論理が正しい論理と
なっていれば、ＡＮＤ回路３１_H1、３１_H2及びＡＮＤ回
路３１_L1、３１_L2は何れもＬレベルを出力する。ＡＮＤ
回路３２_H1、３２_H2、３２_L1、３２_L2は制御信号ＣＰＥ
１、ＣＰＥ２に従ってそれぞれ比較結果を出力するか否
かを制御する。

【００１０】図２に示す様に各テストチャンネルはＨ論
理試験とＬ論理試験が別々に行われ、しかもＨ論理及び
Ｌ論理のそれぞれについて論理試験を２つの異なるスト
ローブタイミングで行えるようにされている。なお、図
１に模式的に示す各テストチャンネルのストローブ回路
ＳＴ１，ＳＴ２が図２におけるレベル比較器２１Ｃ_H，
２１Ｃ_L、ストローブ回路２１Ｓ_H1，２１Ｓ_H2，２１Ｓ
_L1，２１Ｓ_L2に対応し、図１の排他的論理和回路ＸＯＲ
１，ＸＯＲ２が図２におけるＡＮＤ回路３１_H1、３
１_H2、３１_L1、３１_L2に対応し、図１におけるアンドゲ
ートＡＮＤ１，ＡＮＤ２が図２におけるアンドゲート３
２_H1、３２_H2、３２_L1、３２_L2に対応する。

【００１１】更に必要に応じて、ストローブＳＴＲＢ１
による比較結果とストローブＳＴＲＢ２による比較結果
が別々にＯＲゲート３３Ｓ１、３３Ｓ２から取り出すこ
とができるようにされている。またＨ論理側及びＬ論理
側の第２ストローブ回路２１Ｓ_H2、２１Ｓ_L2の出力はＮ
ＡＮＤゲート３４に与えられ、ＩＣ１０の出力Ｄo がＨ
論理でもＬ論理でもなく、その中間のレベルで高インピ
ーダンス（Ｈｉ−Ｚ）状態になった場合に、それを検出
してＬレベルを出力する。ＮＡＮＤゲート３４の出力と
ＯＲゲート３３Ｓ２の出力の何れかがセレクタ３５によ
り選択される。Ｈｉ−Ｚ状態の検出モードではセレクタ
３５はＮＡＮＤゲート３４の出力を選択し、Ｈｉ−Ｚ検
出モードでなければＯＲゲート３３Ｓ２の出力を選択す
るよう図示してないＨｉ−Ｚ検出モード信号発生部から
のモード切換信号Ｚにより制御される。しかしながら図
２に示す実際的な構成はこの発明の本質とは関係ないの
で、以降の説明では簡略化した表現である図１を参照し
て説明することにする。

【００１２】上述のように従来は比較制御信号ＣＰＥ１
とＣＰＥ２が各論理比較部３０₁ ，３０₂ …に設けたア
ンドゲートＡＮＤ１，ＡＮＤ２に与えられ、論理比較を
出力するか否かを制御している。パターン発生部１１か
ら出力される比較制御信号ＣＰＥ１とＣＰＥ２は各論理
比較部３０₁ ，３０₂ …に対して共通に与えられるの
で、論理比較をイネーブルするか否かの制御は全てのテ
ストチャンネルＣＨ₁ 〜ＣＨ_N（従って全てのピン）に
対して同一の形態でしか制御することができない。つま
り全ての論理比較部３０₁ ，３０₂ …においてアンドゲ
ートＡＮＤ１を開いて排他的論理和回路ＸＯＲ１側の判
定結果だけを取出すか、又はアンドゲートＡＮＤ２を開
けて排他的論理和回路ＸＯＲ２側の判定結果だけを取出
すか又は双方を取出すかの制御しか行なうことができな
い。

【００１３】ところで半導体集積回路の発展と共に、例
えば以下のような様々な試験条件が要求されるＩＣが出
現してきている。（Ａ）多ビットダイナミックＲＡＭ、或いは特殊メモリ
（ＡＳＭＩＣ：application specific memory ＩＣ）の
ように、各テストサイクル内でそれぞれの出力ピンの出
力状態（論理出力状態及びＨｉ−Ｚ状態）が異なり、各
ピンの出力に対し期待値信号と比較するためにはピン毎
に比較制御信号ＣＰＥ１，ＣＰＥ２をリアルタイムで切
り換えることが必要となる。

【００１４】（Ｂ）多ビットダイナミックＲＡＭに対す
る試験のように、特定ビットの特定サイクルだけを期待
値信号と比較することが必要となる。（Ｃ）論理演算回路内蔵メモリにおいて、論理演算回路
の出力データに対して比較結果を出力するか否かをビッ
ト毎に制御することが必要となる。（Ｄ）各出力ビットに対してそれぞれ期待値信号と比較
するときに、リアルタイムにチャンネル単位（即ちピン
単位）もしくは全チャンネル共通に比較するか否かの切
り換えを行うことが必要とされる。

【００１５】

【発明が解決しようとする課題】上述のようなＩＣは従
来のＩＣ試験装置では試験することができない不都合が
ある。従来のＩＣ試験装置においては、同種のＩＣを複
数同時に試験する場合には、例えば図３に示すように被
試験ＩＣ１０₁ ，１０₂ …１０_Nのそれぞれの予め決め
た１つ又は複数の出力ピンにそれぞれ図１の場合と同様
にテストチャンネルＣＨ₁ 〜ＣＨ_Nが接続されるが、こ
の場合もゲートＡＮＤ１とＡＮＤ２は全チャンネル共通
で開閉制御されるので、例えば不良が発生したＩＣだけ
をリアルタイムでマスクすることができない欠点があ
る。

【００１６】つまり、同時測定するデバイス毎に特定ア
ドレスのみのＡＣ特性を測定したり、他の任意のデバイ
スをリアルタイムでマスクすることが容易でない。不良
解析メモリを用いればリアルタイムのマスクはできる
が、量産工場で使われるＩＣ試験装置は不良解析用メモ
リが全て装備されているわけではなく、また装備されて
いる試験装置は、同時測定時に全てのデバイスに対して
対応できる容量を備えているとは限らない。更に、メモ
リデバイスでは、デバイスに流れる動的電流とそのデバ
イスのアクセスタイム（応答速度）が一定の関係となる
傾向にあり、そのためアクセスタイムの異なるデバイス
に対する同時測定においては、それぞれ比較するタイミ
ングが異なる必要があるため、１回の試験で済ますこと
ができず、異なるタイミング設定での複数回の試験が必
要となる。

【００１７】この発明の第１の目的は、テストチャンネ
ル毎に独立して論理比較結果を出力するか否かを制御す
ることができるＩＣ試験装置を提供することである。こ
の発明の第２の目的は、テストチャンネル毎に比較モー
ドを制御可能なＩＣ試験装置を提供することである。

【００１８】

【課題を解決するための手段】この発明の第１の観点に
よれば、それぞれが入力信号のレベルを所望のタイミン
グで論理判定するレベル／タイミング比較部と、その論
理判定結果をパターン発生手段により発生された期待値
信号と論理比較し、その論理比較結果を比較制御信号に
従って出力するか禁止する論理比較部とを含む複数のテ
ストチャンネルを有するＩＣ試験装置において、それら
テストチャンネルに対応してそれぞれピン制御信号を生
成するピン制御信号発生手段と、各テストチャンネルに
対応して設けられ、対応するテストチャンネルの論理比
較部に上記比較制御信号を与えるか否かを対応する上記
ピン制御信号に従って制御する論理演算手段、とを設け
る。

【００１９】この発明の第２の観点によれば、それぞれ
が入力信号のレベルを所望のタイミングで論理判定する
レベル／タイミング比較部と、その論理判定結果をパタ
ーン発生手段により発生された期待値信号と論理比較
し、その論理比較結果を比較制御信号に従って出力する
か禁止する論理比較部とを含む複数のテストチャンネル
を有するＩＣ試験装置において、各テストチャンネルに
対応して設けられ、モード切換信号を発生するモード切
換信号発生手段と、各テストチャンネルに対応して設け
られ、対応するテストチャンネルの上記論理比較部に与
える比較制御信号を対応するモード切換信号発生手段か
らのモード切換信号に従って変更する論理演算手段とを
設ける。

【００２０】

【実施例】図４にこの発明の一実施例を示す。図４にお
いて、図１と対応する部分には同じ符号を付して示す。
この発明ではパターン発生部１１内に比較制御信号ＣＰ
Ｅ１とＣＰＥ２を発生させる比較制御信号発生部１１Ｆ
を設ける他にピン制御信号発生部１１Ｇを設けると共に
パターン発生部１１と各論理比較部３０₁ ，３０₂…と
の間にモード切換回路８₁ ，８₂ …８_Nを設け、このモ
ード切換回路８₁ 〜８_Nにより論理比較部３０₁ ，３０
₂ …の比較モードの切換を行なう。各モード切換回路８
₁ ，８₂ …８_Nに対しモード切換信号発生部１３₁ ，１
３₂ …１３_Nが設けられ、このモード切換信号発生部１
３₁ 〜１３_Nから出力されるモード切換信号ＣＯＮＴ
１，ＣＯＮＴ２，ＣＯＮＴ３によってモードの切換制御
を行なう。

【００２１】各モード切換回路８₁ 〜８_Nはこの例では
３個のオアゲートＯＲ１，ＯＲ２，ＯＲ３と、２個のア
ンドゲートＡＮＤ３，ＡＮＤ４と、１個の排他的論理和
回路ＸＯＲ３とによって構成した場合を示す。オアゲー
トＯＲ１とＯＲ２の各一方の入力端子は共通接続し、こ
の共通接続した入力端子にモード切換信号発生部（例え
ば１３₁ ）からモード切換信号ＣＯＮＴ１を与える。オ
アゲートＯＲ１の他方の入力端子には比較制御信号ＣＰ
Ｅ１を与え、またオアゲートＯＲ２の他方の入力端子に
は比較制御信号ＣＰＥ２を与える。従ってモード切換信
号ＣＯＮＴ１を“１”にすることにより比較制御信号Ｃ
ＰＥ１，ＣＰＥ２を一方の論理“１”に変更することが
できる。オアゲートＯＲ３の一方の入力端子にはモード
切換信号発生部１３₁ からモード切換信号ＣＯＮＴ３を
与えられ、他方の入力端子にはピン制御信号ＰＣＰＥ
₁ ，ＰＣＰＥ₂ ，…ＰＣＰＥ_Nの対応する１つが与えら
れる。モード切換信号ＣＯＮＴ３を“１”にすることに
よりピン制御信号ＰＣＰＥを一方の論理“１”に固定す
ることができる。

【００２２】オアゲートＯＲ１，ＯＲ２の各出力端子は
アンドゲートＡＮＤ３とＡＮＤ４の各一方の入力端子に
接続する。オアゲートＯＲ３の出力端子は排他的論理和
回路ＸＯＲ３の一方の入力端子に接続すると共に、アン
ドゲートＡＮＤ４の他方の入力端子にも接続する。排他
的論理和回路ＸＯＲ３の他方の入力端子にはモード切換
信号ＣＯＮＴ２を与え、この排他的論理和回路ＸＯＲ３
の出力端子はアンドゲートＡＮＤ３の他方の入力端子に
接続する。従ってピン制御信号ＰＣＰＥによりアンドゲ
ートＡＮＤ３，ＡＮＤ４から比較制御信号ＣＰＥ１，Ｃ
ＰＥ２を出力するか否かを制御することができる。ま
た、モード切換信号ＣＯＮＴ２を“１”にすることによ
りアンドゲートＡＮＤ３に与えるピン制御信号ＰＣＰＥ
の論理を反転することができる。アンドゲートＡＮＤ
３，ＡＮＤ４の各出力端子は各論理比較部３０₁ ，３０
₂ …に設けたアンドゲートＡＮＤ１，ＡＮＤ２の各一方
の入力端子に接続し、このアンドゲートＡＮＤ１，ＡＮ
Ｄ２を開閉制御し、論理比較結果を出力するか否かを制
御する。

【００２３】上述した各モード切換回路８₁ 〜８_Nの構
成においてモード切換信号ＣＯＮＴ２を“１”論理と
し、他を“０”論理に設定した場合には、各モード切換
回路８ ₁ 〜８_Nは代表して８₁ を図５中に示すように単
純化された等価回路８₁ で表わすことができる。図５に
示す等価回路によれば比較制御信号ＣＰＥ１とＣＰＥ２
はピン制御信号ＰＣＰＥ₁ の論理によって何れか一方の
みを出力するようリアルタイムに切換制御することがで
きる。この設定状態を以下マルチプレックスモードと称
することにする。

【００２４】図４の実施例においても実際には各テスト
チャンネルＣＨ₁ 〜ＣＨ_Nのレベル／タイミング比較部
２０及び論理比較部３０は図２に示すのと同様に構成さ
れており、ストローブ回路２１Ｓ_H1，２１Ｓ_H2，２１Ｓ
_L1，２１Ｓ_L2の前段にＨ論理とＬ論理を判定するレベル
比較器２１Ｃ_H、２１Ｃ_Lが設けられている。論理判定
はストローブ回路においてストローブ信号ＳＴＲＢ１，
ＳＴＲＢ２のタイミングでアナログ比較結果を打ち抜い
た結果と期待値パターンＥＸＰによりＨ論理比較又はＬ
論理比較のどちらかで行う。高インピーダンス状態Ｈｉ
−Ｚを検出するには、モード切換信号Ｚによりセレクタ
３５を制御してＮＡＮＤゲート３４の出力を選択し、Ｈ
論理レベルとＬ論理レベルの中間レベルを２つのレベル
比較器２１Ｃ_H，２１Ｃ_Lにより検出し、その検出結果
をストローブ回路２１Ｓ_H2，２１Ｓ_L2においてストロー
ブＳＴＲＢ２で打ち抜き、ＮＡＮＤゲート３４の出力と
して得る。

【００２５】このマルチプレックスモードによれば例え
ば図６行ＢとＣに示すように被試験ＩＣ１０が各ピン毎
に異なるテストサイクルＴＳ₁ ，ＴＳ₂ ，…（行Ａ）で
高インピーダンス状態Ｈｉ−Ｚを出力するような場合
に、この高インピーダンス状態を各ピン毎に（即ち各チ
ャンネル毎に）ストローブＳＴＲＢ２側で打ち抜いた結
果を比較判定することができる。このため図６行Ｂに示
すように、１番ピンの出力Ｄ_O1と２番ピンの出力Ｄ_O2が
異なるテストサイクルで高インピーダンスを出力する場
合には、各ピン別にストローブＳＴＲＢ１とＳＴＲＢ２
で期待値ＥＸＰとそれぞれ論理比較された結果に対し
て、各ピン毎に独立にＣＰＥ１とＣＰＥ２の制御をしな
ければならない。ストローブＳＴＲＢ１で期待値ＥＸＰ
と論理比較された結果を有効にするには比較制御信号Ｃ
ＰＥ１を選択してゲートＡＮＤ１を開に制御すればよ
い。またストローブＳＴＲＢ２で期待値ＥＸＰと論理比
較された結果を有効にするには比較制御信号ＣＰＥ２を
選択してゲートＡＮＤ２を開に制御すればよい。

【００２６】図５に示したマルチプレックス方式によれ
ば、図６行Ｄに示すように比較制御信号ＣＰＥ１とＣＰ
Ｅ２をそれぞれ“１”に設定すると共に、１番ピン（チ
ャンネルＣＨ₁ ）に対するピン制御信号ＰＣＰＥ₁ と２
番ピン（チャンネルＣＨ₂ ）に対するピン制御信号ＰＣ
ＰＥ₂ を図６行Ｅに示すように発生させることにより、
第１テストサイクルＴＳ₁ ではＰＣＰＥ₁ を“０”、Ｐ
ＣＰＥ₂ を“１”とする。第１ピンに対する論理比較部
３０₁ では比較制御信号ＣＰＥ１を選択してゲートＡＮ
Ｄ１を開閉制御するから、１番ピンはストローブＳＴＲ
Ｂ１側で論理比較された結果を有効にする。このとき２
番ピン側のピン制御信号ＰＣＰＥ₂ は“１”になってい
るから、２番ピンに対する論理比較部３０₂ ではゲート
ＡＮＤ２が開に制御され、ストローブＳＴＲＢ２側で論
理比較された結果を有効とすることができる。図６行Ｆ
は各テストサイクルＴＳ₁ …において１番ピン（チャン
ネルＣＨ₁ ）側と２番ピン（チャンネルＣＨ₂ ）側に対
し選択される比較制御信号ＣＰＥ１とＣＰＥ２を示す。

【００２７】図６行Ｆに示すように、マルチプレックス
モードによれば同一テストサイクルにおいて各ピン毎に
異なる比較制御信号ＣＰＥ１とＣＰＥ２を自由に選択し
てゲートＡＮＤ１，ＡＮＤ２に与えることができ、ゲー
トＡＮＤ１とＡＮＤ２を他のピンの制御状態に制限され
ることなく単独に開閉制御することができる。この結果
図６行Ｂに示すように、高インピーダンス出力状態が各
ピン毎に異なるテストサイクルに発生するようなＩＣ、
或は論理比較したい出力が各ピン毎に異なるタイミング
で出力されるようなＩＣでも試験することができる。

【００２８】一方、モード切換信号ＣＯＮＴ１〜ＣＯＮ
Ｔ３の全てを“０”に設定した場合には、図４中の各モ
ード切換回路８₁ 〜８_Nはその代表８₁ を図７中に示す
ように単純化した等価回路８₁ で表わし得る。この設定
状態をアンドモードまたはマスクモードと称することに
する。このマスクモードによれば、被試験ＩＣ１０の全
ての出力ピンの中の任意のピンの出力だけを論理比較
し、その他のピンの比較結果をマスクすることができ
る。

【００２９】つまり、この例では図８に示すように被試
験ＩＣ１０の各出力ピンの中の予め決めた特定ピン例え
ば２番ピンの出力信号Ｄ_O2の中の第３テストサイクルＴ
Ｓ₃（図８の斜線部分）だけを論理比較できるように設
定した例を示す。このためには比較制御信号ＣＰＥ１又
はＣＰＥ２（行Ｃ）とピン制御信号ＰＣＰＥ₂ （行Ｄ）
を比較判定したいテストサイクルＴＳ₃ において“１”
に反転させればよい。図８に示した例ではテストサイク
ルＴＳ₃ において比較制御信号ＣＰＥ１，ＣＰＥ２及び
ピン制御信号ＰＣＰＥ₂ を“１”に反転させ、２番ピン
の出力信号Ｄ_O2だけを論理比較するように動作させ、ま
たテストサイクルＴＳ₅ において比較制御信号ＣＰＥ
１，ＣＰＥ２を“１”に反転させピン制御信号ＰＣＰＥ
₁ を“１”に反転させ、１番ピンの出力信号Ｄ_O1だけを
論理比較するように動作させた場合を示す。

【００３０】このようにマスクモードによれば被試験Ｉ
Ｃ１０の出力信号の中の所望のピンの出力信号だけを選
択して論理比較することができる。この結果、特定ピン
の特定テストサイクルを比較指定することができ、メモ
リの不良解析試験に有効である。モード切換信号ＣＯＮ
Ｔ１を“１”、ＣＯＮＴ２とＣＯＮＴ３を“０”に設定
した場合には、各モード切換回路８₁ 〜８_Nはその代表
８₁ を図９中に示すように、比較制御信号ＣＰＥ１，Ｃ
ＰＥ２を禁止してピン制御信号ＰＣＰＥ₁ をＡＮＤ１、
ＡＮＤ２の両方に与える等価回路として表わし得る。こ
の等価回路の動作モードをピン単位制御モードと称する
ことにする。

【００３１】ピン単位制御モードによればピン毎に独立
なピン制御信号ＰＣＰＥ₁ 〜ＰＣＰＥ_Nを用いて各ピン
毎に論理比較するか否かを制御することができる。各ピ
ンではアンドゲートＡＮＤ１とＡＮＤ２が同時に開閉制
御され、ストローブＳＴＲＢ１とＳＴＲＢ２で論理比較
された結果の何れの比較結果も出力される。図１０を用
いて図９に示したピン単位制御モードの動作を説明す
る。図１０の例ではテストサイクルＴＳ₂ とＴＳ₅ でピ
ン制御信号ＰＣＰＥ₁ を“１”に反転させ、テストサイ
クルＴＳ₂ とＴＳ₅ で１番ピンを論理比較させると共に
テストサイクルＴＳ₃ とＴＳ₅ でピン制御信号ＰＣＰＥ
₂ を“１”に反転させ、このテストサイクルＴＳ₃ とＴ
Ｓ₅ で２番ピンの出力信号Ｄ_O2を論理比較させた場合を
示す。このように所望のテストサイクルにおいて任意の
ピン制御信号ＰＣＰＥ₁〜ＰＣＰＥ_Nを“１”に反転さ
せることにより、各テストサイクル毎に所望のピンだけ
を指定して単独に論理比較を行なうことができる。この
ピン単位制御モードによれば各ピン毎に独立したパター
ン信号を出力する例えばロジック回路を内蔵したＩＣの
ロジック部出力データを試験する場合に適している。

【００３２】モード切換信号ＣＯＮＴ１とＣＯＮＴ２を
“０”とし、ＣＯＮＴ３を“１”に設定した場合には各
モード切換回路８₁ 〜８_Nは図１１中に示す等価回路と
して動作する。図１１に示す等価回路によれば比較制御
信号ＣＰＥ１とＣＰＥ２はそれぞれ全ピンのアンドゲー
トＡＮＤ１とＡＮＤ２に共通に与えられる。つまりこの
モード設定状態では図１に示した従来の技術と同じ動作
となる。従ってこのモードを従来モードと称することに
する。

【００３３】図１２は図４におけるモード切換回路８₁
〜８_Nの変形実施例をモード切換回路８₁ で代表して示
す。この例では各モード切換回路８₁ 〜８_Nを３個のオ
アゲートＯＲ１，ＯＲ２，ＯＲ３と１個の排他的論理和
回路ＸＯＲ３に加えて２個の排他的論理和回路ＸＯＲ
４，ＸＯＲ５と、セレクタＳＥＬ１，ＳＥＬ２とを新た
に付加する。このセレクタＳＥＬ１，ＳＥＬ２の状態は
各モード切換信号発生部１３₁ 〜１３_Nで発生するモー
ド切換信号ＣＯＮＴ４により制御される。任意のチャン
ネルに対応するモード切換信号ＣＯＮＴ４を“１”に設
定した場合は、そのチャンネルに対応する他のモード切
換信号ＣＯＮＴ１〜ＣＯＮＴ３を“０”に設定する。モ
ード切換信号ＣＯＮＴ４を“１”に設定すると、そのチ
ャンネルに対応するモード切換回路のセレクタＳＥＬ１
とＳＥＬ２は入力端子Ｂに入力される信号を選択して出
力する。従って図１２に示した実施例でモード切換信号
ＣＯＮＴ４を“１”に設定すると、モード切換回路８₁
は図１３中に示す等価回路８ ₁ として動作する。この動
作モードを排他的論理和モードと称することにする。

【００３４】この排他的論理和モードによれば比較制御
信号ＣＰＥ１，ＣＰＥ２とピン毎に独立な比較制御信号
ＰＣＰＥ₁ ，ＰＣＰＥ₂ …との排他的論理和によって各
論理比較部３０₁ ，３０₂ …に設けたアンドゲートＡＮ
Ｄ１とＡＮＤ２が制御される。つまりピン制御信号ＰＣ
ＰＥ₁ ，ＰＣＰＥ₂ …が“０”のとき、比較制御信号Ｃ
ＰＥ１及びＣＰＥ２が有効となって、この比較制御信号
ＣＰＥ１及びＣＰＥ２によって全ての論理比較部３０₁
〜３０_NのアンドゲートＡＮＤ１，ＡＮＤ２を開閉制御
する。また比較制御信号ＣＰＥ１，ＣＰＥ２が“０”の
ときはピン制御信号ＰＣＰＥ₁ ，ＰＣＰＥ₂ …が有効と
なって、このピン制御信号ＰＣＰＥ₁ ，ＰＣＰＥ₂ …に
よってそのピン制御信号が与えられている論理比較部３
０₁ 〜３０_NのアンドゲートＡＮＤ１，ＡＮＤ２が開閉
制御される。

【００３５】図１４に排他的論理和モードの動作を説明
するためのタイミングチャートを示す。モード切換回路
８₁ 〜８_Nの排他的論理和回路ＸＯＲ４の出力ＥＸＡは
図１４行Ｃ，Ｄ，Ｅに示すように比較制御信号ＣＰＥ１
とピン制御信号ＰＣＰＥ₁ との排他的論理和で求められ
る。また排他的論理和回路ＸＯＲ５の出力ＥＸＢは図１
４行Ｃ，Ｄ，Ｅに示すように、比較制御信号ＣＰＥ２と
ピン制御信号ＰＣＰＥ ₁ との排他的論理和で求められ
る。

【００３６】図１２の実施例においてモード切換信号Ｃ
ＯＮＴ４を“０”に設定した場合には、セレクタＳＥＬ
１，ＳＥＬ２は何れも端子Ａ側を選択して出力するの
で、図４の実施例と同様の構成となる。従って、前述の
マルチプレクスモード、マスクモード、ピン単位制御モ
ード、及び従来モードが選択可能となる。これらの各種
モードと比較制御信号ＣＯＮＴ１〜ＣＯＮＴ４の設定論
理値との関係をまとめて図１５の表に示す。

【００３７】前述では１つの被試験ＩＣの複数の出力ピ
ンにそれぞれテストチャンネルを接続して試験する場合
についてこの発明を適用した実施例を示したが、この発
明を同種の複数のＩＣの同時試験に適用できることは明
かである。その場合の実施例を図１６に示す。図１６に
おいて、図４と対応する部分には同じ符号を付して示
す。この実施例においては、同種の複数の被試験ＩＣの
互いに対応する１つまたは複数（この例では１つ）の出
力ピンがそれぞれテストチャンネルＣＨ₁ 〜ＣＨ _Nに接
続されている点をのぞいて、ＩＣ試験装置の構成自体は
図４に示すものと同じである。即ち図４の場合と同様
に、各論理比較部３０₁ 〜３０_Nに設けられたアンドゲ
ートＡＮＤ１，ＡＮＤ２と比較制御信号発生部１１Ｃと
の間に図４に示すのと同じモード切換回路８₁ 〜８_Nを
設けると共に、モード切換回路８₁ 〜８_Nを制御するモ
ード切換信号ＣＯＮＴ１，ＣＯＮＴ２，ＣＯＮＴ３を発
生するモード切換信号発生部１３₁ 〜１３_Nとを設け、
更にパターン発生部１１内に各テストチャンネルＣＨ₁
〜ＣＨ_Nに対応してピン制御信号ＰＣＰＥ₁ ，ＰＣＰＥ
₂ …ＰＣＰＥ_Nを発生するピン制御信号発生部１１Ｇを
設ける。各テストチャンネルのレベル／タイミング比較
部２０及び論理比較部３０の実際的な構成は図２に示す
ものと同様である。ピン制御信号発生部１１Ｇはテスト
チャンネルＣＨ₁ 〜ＣＨ_Nの数と同じ数のピン制御信号
ＰＣＰＥ₁ 〜ＰＣＰＥ_Nを発生する。このピン制御信号
ＰＣＰＥ₁〜ＰＣＰＥ_Nの任意のものが“０”のとき、
テストチャンネルＣＨ₁ 〜ＣＨ_N（被試験ＩＣ１０₁ 〜
１０_N）の対応するものの論理比較動作はマスクされ
る。

【００３８】各モード切換回路８₁ 〜８_Nにはモード切
換信号発生部１３₁ 〜１３_Nが接続され、このモード切
換信号発生部１３₁ 〜１３_Nのそれぞれからモード切換
信号ＣＯＮＴ１〜ＣＯＮＴ３が出力され、このモード切
換信号ＣＯＮＴ１〜ＣＯＮＴ３の論理状態により図１５
の表で示したのと同様にモード切換回路８₁ 〜８_Nの状
態が制御される。ただし、この実施例ではモード切換信
号ＣＯＮＴ４は使用してないので、排他的論理和モード
はないが、モード切換回路８₁ 〜８_Nを図１２と同様の
構成とすると共にモード切換信号ＣＯＮＴ４を発生する
ことにより排他的論理和モードを選択できるようにして
もよい。

【００３９】任意の１つまたは複数のテストチャンネル
に与えられるモード切換信号ＣＯＮＴ１〜ＣＯＮＴ３の
論理値を全て“０”に設定した場合は、それらのテスト
チャンネルに対応するモード切換回路８₁ 〜８_Nは全て
マスクモードに切り換えられる。全てのテストチャンネ
ルＣＨ₁ 〜ＣＨ_Nのモード切換信号ＣＯＮＴ１〜ＣＯＮ
Ｔ３を全て“０”に設定した場合の等価回路を図１７に
示す。ただし図を見易くするため、パターン発生部１１
内のアルゴリズミックパターン発生器１１Ａ、ランダム
パターンメモリ１１Ｂ、マルチプレクサ１１Ｃ，１１
Ｅ、制御部１１Ｄなど、及びピン制御インタフェース部
１４は示してない。図１７に示すように各モード切換回
路８₁ 〜８_Nは図７の場合と同様に等価的に２個のアン
ドゲートのみによって構成されたものとなる。２個のア
ンドゲートはピン制御信号ＰＣＰＥ ₁ 〜ＰＣＰＥ_Nがそ
れぞれ“１”のとき開に制御され、この状態では比較制
御信号ＣＰＥ１とＣＰＥ２は各論理比較部３０₁ 〜３０
_NのゲートＡＮＤ１，ＡＮＤ２に与えられる。

【００４０】ピン制御信号ＰＣＰＥ₁ 〜ＰＣＰＥ_Nを
“０”に設定すると、モード切換回路８₁ 〜８_Nは閉に
制御され、このとき比較制御信号ＣＰＥ１とＣＰＥ２は
論理比較部３０₁ 〜３０_Nに与えられない。つまり、論
理比較部３０₁ 〜３０_Nに設けられたゲートＡＮＤ１と
ＡＮＤ２は閉じた状態に制御され、論理比較結果は出力
されることはなくマスクされる。従って、ピン制御信号
ＰＣＰＥ₁ 〜ＰＣＰＥ_Nの中の所望の制御信号だけをリ
アルタイムに“０”に設定することにより、その“０”
に設定されている間、この“０”が与えられた論理比較
部３０₁ 〜３０_Nに対応する被試験ＩＣの論理比較結果
はマスクされる。よって、被試験ＩＣ１０ ₁ 〜１０_Nの
中の任意の被試験ＩＣの論理比較動作をマスクすること
ができる。またマスクするタイミングも任意に設定する
ことができる。マスクする順序等をリアルタイムで切り
換えるには、ピン制御信号発生部１１Ｇとしては、例え
ばレジスタによって構成し、レジスタに予めマスクする
順序等を記憶させておくことができる。このレジスタか
らマスクデータを読み出してピン制御信号ＰＣＰＥ₁〜
ＰＣＰＥ_Nを発生させることができる。

【００４１】任意のテストチャンネルのモード切換信号
ＣＯＮＴ１，ＣＯＮＴ２，ＣＯＮＴ３を“０”，
“１”，“０”にそれぞれ設定した場合には、そのテス
トチャンネルのモード切換回路８の等価回路は図５に示
すものと同じになり、マルチプレクスモードとなる。従
って、全テストチャンネルＣＨ₁ 〜ＣＨ_Nをマルチプレ
クスモードに設定した場合、等価回路は図１８に示すよ
うになる。この場合、ピン制御信号ＰＣＰＥ₁ 〜ＰＣＰ
Ｅ_Nが“０”のときゲートＡＮＤ３が開き、比較制御信
号ＣＰＥ１がこのゲートＡＮＤ３を通過して論理比較部
３０₁ 〜３０_Nに設けられたゲートＡＮＤ１に与えられ
る。よって、ゲートＡＮＤ１は比較制御信号ＣＰＥ１が
“１”のときだけ開に制御され、ストローブＳＴＲＢ１
側の論理比較結果を出力する。

【００４２】一方、ピン制御信号ＰＣＰＥ₁ 〜ＰＣＰＥ
_Nが“１”のときはゲートＡＮＤ４が開に制御される。
この場合は比較制御信号ＣＰＥ２がゲートＡＮＤ４を通
過して論理比較部３０₁ 〜３０_Nに設けたアンドゲート
ＡＮＤ２に与えられる。よって、ゲートＡＮＤ２は比較
制御信号ＣＰＥ２が“１”のとき開に制御され、ストロ
ーブＳＴＲＢ２側の論理比較結果を出力する。

【００４３】このようにマルチプレックスモードによれ
ば、ピン制御信号ＰＣＰＥ₁ 〜ＰＣＰＥ_Nの各論理によ
って論理比較器３０₁ 〜３０_Nにおいて、ストローブＳ
ＴＲＢ１とＳＴＲＢ２の何れの論理比較結果をもリアル
タイムで切り換えて出力することができる。一般に被試
験ＩＣの応答速度は、そのＩＣの電源回路の電流を測定
することにより他のＩＣとの相対的傾向を知ることがで
きる。被試験ＩＣ１０ ₁ 〜１０_Nの中に例えば図１９行
Ｂに示すように応答速度が遅いＩＣ（Ｄ_O2）が混入して
いる場合、その応答速度が遅いＩＣの制御信号ＰＣＰＥ
₂ を図１９行Ｅに示すように“１”に制御することによ
り、モード切換回路８₂ ではゲートＡＮＤ４が開に制御
される。従って、比較制御信号ＣＰＥ２が選択されて論
理比較部３０₂ のアンドゲートＡＮＤ２に与えられ、論
理比較部３０₂ ではテストサイクルＴＳの中でタイミン
グが遅いストローブＳＴＲＢ２で打ち抜いた論理を期待
値ＥＸＰ₂ と比較することができる。つまり、応答速度
の異なるＩＣをそれに応じて異なるタイミングのストロ
ーブで同時に試験することができる。

【００４４】モード切換信号ＣＯＮＴ１，ＣＯＮＴ２，
ＣＯＮＴ３をそれぞれ“０”，“０”，“１”に設定し
た場合には、図１１の場合と同様に、比較制御信号ＣＰ
Ｅ１とＣＰＥ２だけが有効となる。このモードは図３で
説明した従来の技術と同じモードである。図２０は図４
及び１６の実施例においてピン制御信号発生部１１Ｇの
構成例を説明するために、それを含むパターン発生部１
１をブロックで示すものである。アルゴリズミックパタ
ーン発生器１１Ａ、ランダムパターンメモリ１１Ｂ、マ
ルチプレクサ１１Ｃ、１１Ｅ，制御部１１Ｄ等の動作は
図１において説明したものと同じであるのでそれらの説
明は省略する。

【００４５】図２０の実施例においては、ピン制御信号
発生部１１ＧはマルチプレクサＭＵＸ１とＭＵＸ２から
構成されている。マルチプレクサＭＵＸ１はマルチプレ
クサ１１Ｃの一方の出力データＤＢとランダムパターン
メモリ１１ＢからのランダムパターンデータＲＰとが与
えられ、制御部１１Ｄからの選択制御信号ＳＣに従って
その何れか一方を選択出力し、マルチプレクサＭＵＸ２
に与える。マルチプレクサＭＵＸ２はピン制御インター
フェイス部１４からマルチプレクサ１１Ｅに与えられる
のと同じビット選択信号ＢＳＥＬとデータ選択信号ＤＳ
ＥＬが与えられ、各テストチャンネル毎に入力パターン
データの所望のビットを選択し、かつそのチャンネルに
対応して与えられたデータ選択信号ＤＳＥＬがデータＤ
Ａ側の選択を表している場合（例えばＤＳＥＬが“１”
の場合）に、前記信号ＢＳＥＬに従って選択したビット
位置のデータをピン制御信号として出力することを可能
（イネーブル）にする。データ選択信号ＤＳＥＬがデー
タＤＢ側の選択を表している場合は、選択したビットデ
ータの出力を禁止する。この様にしてＮチャンネルに対
応したＮ個のピン制御信号ＰＣＰＥ₁ 〜ＰＣＰＥ_Nが得
られる。

【００４６】ピン制御信号発生部１１Ｇの動作モードと
しては、例えばマルチプレクサＭＵＸ１によりランダム
パターンメモリ１１Ｂから読みだしたランダムパターン
データＲＰを選択する場合と、マルチプレクサ１１Ｃか
らのデータＤＢを選択する場合がある。マルチプレクサ
ＭＵＸ２において各チャンネル毎に入力パターンデータ
中のビット選択信号ＢＳＥＬにより指定されたビットを
そのチャンネルに与えられたデータ選択信号ＤＳＥＬが
“１”か“０”かによってピン制御信号ＰＣＰＥとして
出力するか、禁止する。

【００４７】図２０の実施例において重要なことはマル
チプレクサＭＵＸ１によりランダムパターンメモリ１１
ＢからのランダムパターンデータＲＰとマルチプレクサ
１１ＣからのパターンデータＤＢの何れかを選択可能に
していることである。これによって発生できるピン制御
信号パターンの多様性を大きくしている。次に重要なこ
とは、ビット選択信号ＢＳＥＬをマルチプレクサ１１Ｅ
とＭＵＸ２の両方に共通に与えていることである。これ
によってマルチプレクサ１１Ｅにおいて各チャンネルに
対し選択する入力データのビット位置とマルチプレクサ
ＭＵＸ２において各チャンネルに対し選択する入力デー
タのビット位置とが一致し、各チャンネルＣＨ₁ 〜ＣＨ
_Nの期待値ＥＸＰ₁ 〜ＥＸＰ_Nとピン制御信号ＰＣＰＥ
₁ 〜ＰＣＰＥ_Nとの対応関係が付くため、アルゴリズミ
ックパターン発生器１１Ａのパターン発生シーケンスを
決めるプログラムとランダムパターンメモリ１１Ｂから
の読みだしシーケンスを決めるプログラムの作成が容易
になる。

【００４８】

【発明の効果】以上説明したように、この発明によれば
テストチャンネルＣＨ₁ 〜ＣＨ_Nに対応してピン制御信
号ＰＣＰＥ₁ 〜ＰＣＰＥ_Nを発生すると共に、モード切
換回路８₁ ，８₂ …８_Nを設け、これら各モード切換回
路８₁ 〜８_Nにおいてピン制御信号により共通の比較制
御信号の出力をそれぞれ制御することによって各論理比
較器３０₁ ，３０₂ …における論理比較動作を各テスト
チャンネル毎に制御できるように構成したから、出力条
件がピン単位別に異なるＩＣでも試験を行なうことがで
きる。よって高機能化されたＩＣを試験することができ
る利点が得られる。またモード切換信号により各モード
切換回路を制御してマルチプレクスモード、マスクモー
ド、ピン単位制御モード、従来モード、排他的論理和モ
ードなどで各テストチャンネルの論理比較を行うことが
できる。

【００４９】例えばこのマスクモードによれば被試験メ
モリＩＣ１０中に不良が検出された場合、その不良を検
出したアドレスが再びアクセスされた場合にその比較結
果をマスクして試験を続けることにより、他に不良個所
があるか否かを見ることができる。新たに他の不良アド
レスが検出された場合は、このアドレスをマスクして試
験を行えば更に他のアドレスに不良があるか否かを見る
ことができる。この不良検出回数を計数すれば、不良解
析メモリを持たない量産試験用のＩＣ試験装置でありな
がら、不良と判定されたＩＣの不良個所の個数を試験プ
ログラムを変更することなく得ることができる。多数の
ＩＣを同時に試験しているときに、あるチャンネルのＩ
Ｃに不良が検出された場合、そのチャンネルの比較結果
をマスクして他のＩＣに付いての試験を続けることがで
きる。

【００５０】マルチプレックスモードによれば、各被試
験ＩＣ１０₁ 〜１０_NごとにストローブＳＴＲＢ１とＳ
ＴＲＢ２の何れかを自由に選択することができる。よっ
て多数個同時試験を行った場合に、応答の遅いＩＣが存
在しても、その応答の遅いＩＣの論理比較をタイミング
が遅い方のストローブＳＴＲＢ２で打ち抜いた論理で比
較することができる。このように被試験ＩＣ１０₁ 〜１
０_NのそれぞれについてストローブＳＴＲＢ１とＳＴＲ
Ｂ２の何れかを自由に選択できるから、多数同時試験を
行う場合、応答速度に速い遅いがあっても、これらのＩ
Ｃを正確に試験することができる。

【００５１】また、モード切換回路８₁ 〜８_Nによって
従来モードも設定することができるから、従来の試験モ
ードで試験を行うことができる。この様に、各種のモー
ドでＩＣの試験を行うことができ、ＩＣ試験装置の汎用
性を高めることができる。

【図面の簡単な説明】

【図１】従来のＩＣ試験装置を示す接続図。

【図２】図１におけるレベル／タイミング比較部と論理
比較部の実際的な構成を示す接続図。

【図３】複数のＩＣを試験する場合の接続図。

【図４】この発明の一実施例を示す接続図。

【図５】この発明によるＩＣ試験装置の一つのモード切
換状態（マルチプレックスモード）を示す簡略化した等
価回路図。

【図６】図５の動作を説明するための波形図。

【図７】この発明の他のモード設定状態（マスクモー
ド）を示す簡略化した等価回路図。

【図８】図７の動作を説明するための波形図。

【図９】この発明の他のモード設定状態（ピン単位制御
モード）を示す簡略化した等価回路図。

【図１０】図９の動作を説明するための波形図。

【図１１】この発明の他のモード設定状態（従来モー
ド）を示す簡略化した等価回路図。

【図１２】この発明の変形実施例を説明するための接続
図。

【図１３】図１２に示した実施例の排他的論理和モード
設定状態を示す簡略化した等価回路図。

【図１４】図１３で説明したモードの動作を説明するた
めの波形図。

【図１５】モード設定信号の論理とモード切換状態を説
明するための図。

【図１６】この発明の他の実施例を示す接続図。

【図１７】図１６においてマスクモードに設定した場合
を説明するための接続図。

【図１８】図１６においてマルチプレックスモードに設
定した場合を説明するための接続図。

【図１９】図１８に示したマルチプレックスモードの動
作を説明するためのタイミングチャート。

【図２０】図４及び図１６の実施例における期待値発生
部１１Ｇの構成を説明するためのパターン発生部１１の
ブロック図。

【符号の説明】

１０₁ 〜１０_N 被試験ＩＣ２０₁ 〜２０_N レベル／タイミング比較部３０₁ 〜３０_N 論理比較部１１パターン発生部

Claims

【特許請求の範囲】

【請求項１】それぞれが入力信号のレベルを所望のタ
イミングで論理判定するレベル／タイミング比較部と、
その論理判定結果をパターン発生手段により発生された
期待値信号と論理比較し、その論理比較結果を比較制御
信号に従って出力するか禁止する論理比較部とを含む複
数のテストチャンネルを有するＩＣ試験装置において、上記テストチャンネルに対応してそれぞれピン制御信号
を生成するピン制御信号発生手段と、各上記テストチャンネルに対応して設けられ、対応する
上記テストチャンネルの上記論理比較部に上記比較制御
信号を与えるか否かを対応する上記ピン制御信号に従っ
て制御する論理演算手段、とを含むＩＣ試験装置。
【請求項２】請求項１に記載のＩＣ試験装置におい
て、モード切換信号を生成するモード切換信号発生手段
が各上記論理演算手段に対応して設けられ、各上記論理
演算手段は与えられた上記比較制御信号を対応する上記
モード切換信号発生手段からのモード切換信号に従って
一方の論理に変更するモード切換論理回路を含む。
【請求項３】請求項２に記載のＩＣ試験装置におい
て、上記モード切換信号は第１モード切換信号を含み、
各上記論理演算手段の上記モード切換論理回路は上記第
１モード切換信号と上記比較制御信号との論理和を演算
して変更された比較制御信号を生成する論理和回路を含
み、各上記論理演算手段は上記変更された比較制御信号
を上記ピン制御信号に従って出力するか禁止するゲート
回路を含む。
【請求項４】請求項３に記載のＩＣ試験験装置におい
て、上記モード切換信号は第２モード切換信号を含み、
上記ゲート回路に与えられる上記ピン制御信号の論理を
上記第２モード切換信号に従って反転する論理反転手段
を含む。
【請求項５】請求項２に記載のＩＣ試験装置におい
て、上記比較制御信号は第１及び第２比較制御信号を含
み、各上記テストチャンネルの上記レベル／タイミング
比較部と上記論理比較部は第１ストローブのタイミング
で論理判定する第１レベル比較手段と、その判定結果を
上記期待値信号と論理比較し、その論理比較結果を上記
第１比較制御信号に従って出力するか禁止する第１論理
比較手段と、第２ストローブのタイミングで論理判定す
る第２レベル比較手段と、その判定結果を上記期待値信
号と論理比較し、その論理比較結果を上記第２比較制御
信号に従って出力するか禁止する第２論理比較手段とを
含む。
【請求項６】請求項５に記載のＩＣ試験装置におい
て、各上記論理演算手段は上記第１及び第２比較制御信
号と上記第１モード切換信号との論理和を得る第１及び
第２論理和回路と、２つの上記論理和出力をそれぞれ上
記第１及び第２論理比較手段に与えるか否かを対応する
テストチャンネルの上記ピン制御信号に従って制御する
第１及び第２ゲートを含む。
【請求項７】請求項６に記載のＩＣ試験装置におい
て、上記第１ゲートに与える上記ピン制御信号を第２モ
ード切換信号に従って論理反転する論理反転手段が設け
られている。
【請求項８】請求項７に記載のＩＣ試験装置におい
て、上記論理反転手段と上記第２論理和回路に与える上
記ピン制御信号を第３モード切換信号に従って一方の論
理に変更する第３論理和回路が設けられている。
【請求項９】請求項６、７または８に記載のＩＣ試験
装置において、各上記論理演算手段は上記第１及び第２
論理和回路の出力と上記ピン制御信号との排他的論理和
を得る第１及び第２排他的論理和回路と、上記第１ゲー
トの出力と上記第１排他的論理和回路の出力の何れかを
選択して上記第１論理比較手段に与える第１セレクタ手
段と、上記第２ゲートの出力と上記第２排他的論理和回
路の出力の何れかを選択して上記第２論理比較手段に与
える第２セレクタ手段とを含み、上記第１及び第２セレ
クタ手段は対応するテストチャンネルのモード切換信号
発生部により発生したもう１つのモード切換信号に従っ
て制御される。
【請求項１０】それぞれが入力信号のレベルを所望の
タイミングで論理判定するレベル／タイミング比較部
と、その論理判定結果をパターン発生手段により発生さ
れた期待値信号と論理比較し、その論理比較結果を比較
制御信号に従って出力するか禁止する論理比較部とを含
む複数のテストチャンネルを有するＩＣ試験装置におい
て、各上記テストチャンネルに対応して設けられ、モード切
換信号を発生するモード切換信号発生手段と、各上記テストチャンネルに対応して設けられ、対応する
上記テストチャンネルの上記論理比較部に与える上記比
較制御信号を対応する上記モード切換信号発生手段から
の上記モード切換信号に従って変更する論理演算手段と
を含む。
【請求項１１】請求項１または１０に記載のＩＣ試験
装置において、上記パターン発生手段は論理演算により
アルゴリズミックパターンデータを発生するアルゴリズ
ミックパターン発生手段と、予めランダムパターンデー
タが格納されたランダムパターンメモリ手段と、上記ア
ルゴリズミックパターンデータと上記ランダムパターン
データとから期待値データを生成する第１マルチプレク
サ手段と、上記期待値データに基づいて各上記テストチ
ャンネルに対応した上記期待値信号を生成する第２マル
チプレクサ手段と、上記ランダムパターンメモリ手段か
らの上記ランダムパターンデータと上記第１マルチプレ
クサ手段からの上記期待値データとが与えられ、その何
れか一方を選択制御信号に従って選択出力する第３マル
チプレクサ手段と、上記第３マルチプレクサ手段の出力
に基づいて各テストチャンネルに対応した上記ピン制御
信号を生成する第４マルチプレクサ手段とを含む。
【請求項１２】請求項１１に記載のＩＣ試験装置にお
いて、上記第２及び第４マルチプレクサ手段はそれぞれ
共通のビット選択信号に従って指定された入力データの
ビットをそれぞれ対応するテストチャンネルの上記期待
値信号及び上記ピン制御信号として出力する。
【請求項１３】請求項１２に記載のＩＣ試験装置にお
いて、上記期待値データは第１データと第２データを含
み、上記第２マルチプレクサ手段はデータ選択信号に従
ってその何れか一方のデータが選択され、上記第４マル
チプレクサ手段は上記データ選択信号に従って各テスト
チャンネルに対応する上記ピン制御信号をイネーブルす
る。
【請求項１４】請求項１または１０に記載のＩＣ試験
装置において、それぞれの上記テストチャンネルの入力
は１つの被試験ＩＣの複数の出力ピンにそれぞれ接続さ
れている。
【請求項１５】請求項１または１０に記載のＩＣ試験
装置において、それぞれの上記テストチャンネルの入力
は複数の被試験ＩＣの互いに対応する少なくとも１つの
出力ピンにそれぞれ接続されている。