JPH06119467A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH06119467A JPH06119467A JP4265705A JP26570592A JPH06119467A JP H06119467 A JPH06119467 A JP H06119467A JP 4265705 A JP4265705 A JP 4265705A JP 26570592 A JP26570592 A JP 26570592A JP H06119467 A JPH06119467 A JP H06119467A
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Abstract
(57)【要約】 （修正有）
【目的】 特に開発支援装置用に適用されるマイクロコ
ンピュータに関する。 【構成】 外部入出力端子群１０８を介して接続される
開発装置の電圧しきい値レベルを、内部のＣＰＵ部１０
２で判定できる電圧レベルに変換して出力する外部入出
力インタフェース部１０４と、外部入出力実行履歴用端
子群１０９を介して接続される実行履歴記憶回路との間
の入出力実行履歴用信号群１１８の入出力を制御し、且
つ入出力制御端子群１０７を介して接続される開発装置
との間の入出力制御信号群１１６の入出力を制御すると
ともに、内部のＣＰＵ部１０２との間の信号授受ならび
に外部入出力インタフェース部１０４との間の信号の授
受の制御を行う入出力制御部１０３とを備え、外部入出
力インタフェース部１０４に対しては、電源端子１０６
を介して所定の第１の電源を供給し、ＣＰＵ部１０２と
入出力制御部１０３に対しては、電源端子１０５を介し
て開発支援装置より出力される第２の電源を供給する。
ンピュータに関する。 【構成】 外部入出力端子群１０８を介して接続される
開発装置の電圧しきい値レベルを、内部のＣＰＵ部１０
２で判定できる電圧レベルに変換して出力する外部入出
力インタフェース部１０４と、外部入出力実行履歴用端
子群１０９を介して接続される実行履歴記憶回路との間
の入出力実行履歴用信号群１１８の入出力を制御し、且
つ入出力制御端子群１０７を介して接続される開発装置
との間の入出力制御信号群１１６の入出力を制御すると
ともに、内部のＣＰＵ部１０２との間の信号授受ならび
に外部入出力インタフェース部１０４との間の信号の授
受の制御を行う入出力制御部１０３とを備え、外部入出
力インタフェース部１０４に対しては、電源端子１０６
を介して所定の第１の電源を供給し、ＣＰＵ部１０２と
入出力制御部１０３に対しては、電源端子１０５を介し
て開発支援装置より出力される第２の電源を供給する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に開発支援装置用に適用されるマイクロコンピ
ュータに関する。
関し、特に開発支援装置用に適用されるマイクロコンピ
ュータに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータのブロック
図を図４に示す。図４において、マイクロコンピュータ
４０１は、ＣＰＵ部４０２、入出力制御部４０３および
外部入出力インタフェース部４０４により構成されてお
り、外部電源端子４０５より供給される電源電圧の入力
を受けて動作する。通常の命令実行時において、ＣＰＵ
部４０２において入出力命令が実行される場合には、Ｃ
ＰＵ信号群４１１を介して情報の入出力が行われる。受
け取られた情報に対応して、入出力制御部４０３による
制御作用を介して、マイクロコンピュータ４０１の外部
に対しては入出力制御信号群４１３が入出力制御端子４
０７を介して出力され、また当該入出力制御部４０３に
より、入出力制御信号群４１０、外部入出力インタフェ
ース部４０４、内部入出力信号群４０９および外部入出
力端子群４０６を介して、マイクロコンピュータ４０１
の外部入出力信号群４０８との間のデータ授受が行われ
る。
図を図４に示す。図４において、マイクロコンピュータ
４０１は、ＣＰＵ部４０２、入出力制御部４０３および
外部入出力インタフェース部４０４により構成されてお
り、外部電源端子４０５より供給される電源電圧の入力
を受けて動作する。通常の命令実行時において、ＣＰＵ
部４０２において入出力命令が実行される場合には、Ｃ
ＰＵ信号群４１１を介して情報の入出力が行われる。受
け取られた情報に対応して、入出力制御部４０３による
制御作用を介して、マイクロコンピュータ４０１の外部
に対しては入出力制御信号群４１３が入出力制御端子４
０７を介して出力され、また当該入出力制御部４０３に
より、入出力制御信号群４１０、外部入出力インタフェ
ース部４０４、内部入出力信号群４０９および外部入出
力端子群４０６を介して、マイクロコンピュータ４０１
の外部入出力信号群４０８との間のデータ授受が行われ
る。
【０００３】図５は、上記の従来のマイクロコンピュー
タを用いた開発支援装置を示すブロック図である。図５
に示されるように、この開発支援装置５０１は、マイク
ロコンピュータ疑似挿入部５０７を含む開発装置５０６
に対応して、マイクロコンピュータ４０１、開発支援装
置電源５０２、実行履歴記憶装置５０３、開発装置電源
検出部５０４および電圧変換部５０５を備えて構成され
ており、接続形態としては、開発装置５０６に実装され
るマイクロコンピュータの代りに、マイクロコンピュー
タ疑似挿入部５０７に開発支援装置５０１が接続され、
開発支援装置５０１内に実装されているマイクロコンピ
ュータ４０１が、開発装置５０６に実装されるマイクロ
コンピュータの代りに動作するように形成されている。
この場合に、従来の開発装置５０６の電源は、開発装置
電源端子５１２を介して検出されて、電源入力があるか
否かが開発装置電源検出部５０５により判定され、マイ
クロコンピュータ４０１に対しては、開発支援装置電源
５０２より、電源線４０５を介してマイクロコンピュー
タ４０１の外部電源端子４０５に供給されている。開発
装置５０６の外部入出力信号群４０８および外部入出力
制御信号群５１０は、それぞれ従来の開発支援装置５０
１内の外部入出力端子群４０６と、入出力制御端子群４
０７に接続されている。実行履歴を記憶する場合には、
外部入出力信号群４０８のデータを、実行履歴情報信号
５０９を介して電圧変換部５０５により変換を行い、実
行履歴記憶回路５０３に書込んでいる。
タを用いた開発支援装置を示すブロック図である。図５
に示されるように、この開発支援装置５０１は、マイク
ロコンピュータ疑似挿入部５０７を含む開発装置５０６
に対応して、マイクロコンピュータ４０１、開発支援装
置電源５０２、実行履歴記憶装置５０３、開発装置電源
検出部５０４および電圧変換部５０５を備えて構成され
ており、接続形態としては、開発装置５０６に実装され
るマイクロコンピュータの代りに、マイクロコンピュー
タ疑似挿入部５０７に開発支援装置５０１が接続され、
開発支援装置５０１内に実装されているマイクロコンピ
ュータ４０１が、開発装置５０６に実装されるマイクロ
コンピュータの代りに動作するように形成されている。
この場合に、従来の開発装置５０６の電源は、開発装置
電源端子５１２を介して検出されて、電源入力があるか
否かが開発装置電源検出部５０５により判定され、マイ
クロコンピュータ４０１に対しては、開発支援装置電源
５０２より、電源線４０５を介してマイクロコンピュー
タ４０１の外部電源端子４０５に供給されている。開発
装置５０６の外部入出力信号群４０８および外部入出力
制御信号群５１０は、それぞれ従来の開発支援装置５０
１内の外部入出力端子群４０６と、入出力制御端子群４
０７に接続されている。実行履歴を記憶する場合には、
外部入出力信号群４０８のデータを、実行履歴情報信号
５０９を介して電圧変換部５０５により変換を行い、実
行履歴記憶回路５０３に書込んでいる。
【０００４】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、当該マイクロコンピュータを開発支
援装置に適用する場合には、マイクロコンピュータによ
り判定される電圧レベルと、外部に接続されている記憶
装置との電圧しきい値が、マイクロコンピュータに入力
される動作電圧によって差異が生じ、正しい実行履歴デ
ータとして利用することができないという欠点がある。
ロコンピュータは、当該マイクロコンピュータを開発支
援装置に適用する場合には、マイクロコンピュータによ
り判定される電圧レベルと、外部に接続されている記憶
装置との電圧しきい値が、マイクロコンピュータに入力
される動作電圧によって差異が生じ、正しい実行履歴デ
ータとして利用することができないという欠点がある。
【０００５】
【課題を解決するための手段】第１の発明のマイクロコ
ンピュータは、所定の開発装置に対応して、開発支援装
置電源および実行履歴記憶回路等を備えて構成される開
発支援装置内に組込まれて入出力処理を行うマイクロコ
ンピュータにおいて、所定の外部入出力端子群を介して
接続される前記開発装置の電圧しきい値レベルを、内部
のＣＰＵ部において判定することのできる電圧レベルに
変換して出力する外部入出力インタフェース部と、所定
の外部入出力実行履歴用端子群を介して接続される前記
実行履歴記憶回路との間の入出力履歴用信号群の入出力
を制御し、且つ所定の入出力制御端子群を介して接続さ
れる前記開発装置との間の入出力制御信号群の入出力を
制御するとともに、内部のＣＰＵ部との間の信号授受な
らびに前記外部入出力インタフェース部との間の信号の
授受の制御を行う入出力制御部と、を少なくとも備え、
前記外部入出力インタフェース部に対しては、第１の電
源端子を介して所定の第１の電源を供給するとともに、
前記ＣＰＵ部ならびに入出力制御部に対しては、第２の
電源端子を介して前記開発支援装置電源より出力される
第２の電源を供給することを特徴としている。
ンピュータは、所定の開発装置に対応して、開発支援装
置電源および実行履歴記憶回路等を備えて構成される開
発支援装置内に組込まれて入出力処理を行うマイクロコ
ンピュータにおいて、所定の外部入出力端子群を介して
接続される前記開発装置の電圧しきい値レベルを、内部
のＣＰＵ部において判定することのできる電圧レベルに
変換して出力する外部入出力インタフェース部と、所定
の外部入出力実行履歴用端子群を介して接続される前記
実行履歴記憶回路との間の入出力履歴用信号群の入出力
を制御し、且つ所定の入出力制御端子群を介して接続さ
れる前記開発装置との間の入出力制御信号群の入出力を
制御するとともに、内部のＣＰＵ部との間の信号授受な
らびに前記外部入出力インタフェース部との間の信号の
授受の制御を行う入出力制御部と、を少なくとも備え、
前記外部入出力インタフェース部に対しては、第１の電
源端子を介して所定の第１の電源を供給するとともに、
前記ＣＰＵ部ならびに入出力制御部に対しては、第２の
電源端子を介して前記開発支援装置電源より出力される
第２の電源を供給することを特徴としている。
【０００６】また、第２の発明のマイクロコンピュータ
は、所定の開発装置に対応して、開発支援装置電源およ
び入出力データ比較回路等を備えて構成される開発支援
装置内に組込まれて入出力処理を行うマイクロコンピュ
ータにおいて、所定の外部入出力端子群を介して接続さ
れる前記開発装置の電圧しきい値レベルを、内部のＣＰ
Ｕ部において判定することのできる電圧レベルに変換し
て出力する外部入出力インタフェース部と、所定の外部
入出力実行履歴用端子群を介して接続される前記入出力
データ比較回路との間の入出力履歴用信号群の入出力を
制御し、且つ所定の入出力制御端子群を介して接続され
る前記開発装置との間の入出力制御信号群の入出力を制
御するとともに、内部のＣＰＵ部との間の信号授受なら
びに前記外部入出力インタフェース部との間の信号の授
受の制御を行い、併せて前記外部入出力インタフェース
部より入力される開発支援装置専用割込み信号の受入れ
制御を行う入出力制御部と、を少なくとも備え、前記外
部入出力インタフェース部に対しては、第１の電源端子
を介して所定の第１の電源を供給するとともに、前記Ｃ
ＰＵ部ならびに入出力制御部に対しては、第２の電源端
子を介して前記開発支援装置電源より出力される第２の
電源を供給することを特徴としている。
は、所定の開発装置に対応して、開発支援装置電源およ
び入出力データ比較回路等を備えて構成される開発支援
装置内に組込まれて入出力処理を行うマイクロコンピュ
ータにおいて、所定の外部入出力端子群を介して接続さ
れる前記開発装置の電圧しきい値レベルを、内部のＣＰ
Ｕ部において判定することのできる電圧レベルに変換し
て出力する外部入出力インタフェース部と、所定の外部
入出力実行履歴用端子群を介して接続される前記入出力
データ比較回路との間の入出力履歴用信号群の入出力を
制御し、且つ所定の入出力制御端子群を介して接続され
る前記開発装置との間の入出力制御信号群の入出力を制
御するとともに、内部のＣＰＵ部との間の信号授受なら
びに前記外部入出力インタフェース部との間の信号の授
受の制御を行い、併せて前記外部入出力インタフェース
部より入力される開発支援装置専用割込み信号の受入れ
制御を行う入出力制御部と、を少なくとも備え、前記外
部入出力インタフェース部に対しては、第１の電源端子
を介して所定の第１の電源を供給するとともに、前記Ｃ
ＰＵ部ならびに入出力制御部に対しては、第２の電源端
子を介して前記開発支援装置電源より出力される第２の
電源を供給することを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例を示すブロック図
であり、図２に示されるのは、本実施例のマイクロコン
ピュータ１０１を用いた開発支援装置の第１の実施例の
ブロック図である。図１に示されるように、本実施例の
マイクロコンピュータ１０１は、ＣＰＵ部１０２、入出
力制御部１０３および外部入出力インタフェース部１０
４により構成されている。また、図２に示されるよう
に、本実施例のマイクロコンピュータ１０１を用いた開
発支援装置２０１は、マイクロコンピュータ疑似挿入部
２０６を含む開発装置２０５に対応して、マイクロコン
ピュータ１０１、開発支援装置電源２０２、実行履歴記
憶装置２０３および開発装置電源検出部２０４を備えて
構成されており、接続形態としては、従来例の場合と同
様に、開発装置２０５に実装されるマイクロコンピュー
タの代りに、マイクロコンピュータ疑似挿入部２０６に
開発支援装置２０１が接続され、開発支援装置２０１内
に実装されているマイクロコンピュータ１０１が、開発
装置２０５に実装されるマイクロコンピュータの代りに
動作するように形成されている。
であり、図２に示されるのは、本実施例のマイクロコン
ピュータ１０１を用いた開発支援装置の第１の実施例の
ブロック図である。図１に示されるように、本実施例の
マイクロコンピュータ１０１は、ＣＰＵ部１０２、入出
力制御部１０３および外部入出力インタフェース部１０
４により構成されている。また、図２に示されるよう
に、本実施例のマイクロコンピュータ１０１を用いた開
発支援装置２０１は、マイクロコンピュータ疑似挿入部
２０６を含む開発装置２０５に対応して、マイクロコン
ピュータ１０１、開発支援装置電源２０２、実行履歴記
憶装置２０３および開発装置電源検出部２０４を備えて
構成されており、接続形態としては、従来例の場合と同
様に、開発装置２０５に実装されるマイクロコンピュー
タの代りに、マイクロコンピュータ疑似挿入部２０６に
開発支援装置２０１が接続され、開発支援装置２０１内
に実装されているマイクロコンピュータ１０１が、開発
装置２０５に実装されるマイクロコンピュータの代りに
動作するように形成されている。
【０００９】図１において、マイクロコンピュータ１０
１は、外部電源端子１０６より入力される電源電圧によ
り動作するが、この電源電圧は、２．７〜７［Ｖ］の範
囲で変動する。他方、開発支援装置２０１の側の電源電
圧は５［Ｖ］で固定されている。従って、開発支援装置
２０１の側に対応する電源電圧は固定する必要があるた
め、入出力制御部１０３およびＣＰＵ部１０２に対して
は、専用電源端子１０５より所定の専用の電源電圧を供
給して動作させる。また、通常の命令実行時において、
ＣＰＵ部１０２において入出力命令が実行された場合に
は、ＣＰＵ信号群１１５を介して情報の入出力が行われ
るが、入出力制御部１０３において、開発支援装置２０
１の実行履歴記憶回路２０３において判断可能な信号群
が、内部入出力力実行履歴信号群１１８を通して、外部
入出力実行履歴用端子群１０９に出力される。この出力
された外部入出力履歴用信号群１１７は、実行履歴記憶
回路２０３に電圧変換作用を介することなく書込まれ
る。なお、外部入出力端子群１０８、外部入出力信号群
１１０、内部出力信号群１１１、外部入出力インタフェ
ース部１０４および入出力制御信号群１１２の動作／作
用等に関しては、前述の従来例のマイクロコンピュータ
４０１の場合と同様である。
１は、外部電源端子１０６より入力される電源電圧によ
り動作するが、この電源電圧は、２．７〜７［Ｖ］の範
囲で変動する。他方、開発支援装置２０１の側の電源電
圧は５［Ｖ］で固定されている。従って、開発支援装置
２０１の側に対応する電源電圧は固定する必要があるた
め、入出力制御部１０３およびＣＰＵ部１０２に対して
は、専用電源端子１０５より所定の専用の電源電圧を供
給して動作させる。また、通常の命令実行時において、
ＣＰＵ部１０２において入出力命令が実行された場合に
は、ＣＰＵ信号群１１５を介して情報の入出力が行われ
るが、入出力制御部１０３において、開発支援装置２０
１の実行履歴記憶回路２０３において判断可能な信号群
が、内部入出力力実行履歴信号群１１８を通して、外部
入出力実行履歴用端子群１０９に出力される。この出力
された外部入出力履歴用信号群１１７は、実行履歴記憶
回路２０３に電圧変換作用を介することなく書込まれ
る。なお、外部入出力端子群１０８、外部入出力信号群
１１０、内部出力信号群１１１、外部入出力インタフェ
ース部１０４および入出力制御信号群１１２の動作／作
用等に関しては、前述の従来例のマイクロコンピュータ
４０１の場合と同様である。
【００１０】図２は、上述のように、本発明のマイクロ
コンピュータ１０１を用いた開発支援装置を示すブロッ
ク図であるが、前述の従来の開発支援装置の場合と異な
る点は、図５の従来例においては、実行履歴を記憶する
場合に、外部入出力信号群１１０のデータを、実行履歴
情報信号群５０９を介して電圧変換部５０５において変
換して実行履歴記憶回路５０３に書込んでいたのに対し
て、本実施例においては、専用電源端子１０５を用い
て、マイクロコンピュータ１０１において判定可能な電
圧レベルを、外部入出力実行履歴用端子群１０９より出
力するようにしていることである。これにより、電圧変
換部５０５を使用することなしに、実行履歴回路２０３
に書込むことを可能にしている。
コンピュータ１０１を用いた開発支援装置を示すブロッ
ク図であるが、前述の従来の開発支援装置の場合と異な
る点は、図５の従来例においては、実行履歴を記憶する
場合に、外部入出力信号群１１０のデータを、実行履歴
情報信号群５０９を介して電圧変換部５０５において変
換して実行履歴記憶回路５０３に書込んでいたのに対し
て、本実施例においては、専用電源端子１０５を用い
て、マイクロコンピュータ１０１において判定可能な電
圧レベルを、外部入出力実行履歴用端子群１０９より出
力するようにしていることである。これにより、電圧変
換部５０５を使用することなしに、実行履歴回路２０３
に書込むことを可能にしている。
【００１１】図３は、本発明のマイクロコンピュータ１
０１を用いた開発支援装置の第２の実施例を示すブロッ
ク図である。図３に示されるように、開発支援装置３０
１は、マイクロコンピュータ疑似挿入部３０６を含む開
発装置３０５に対応して、マイクロコンピュータ１０
１、開発支援装置電源３０２、入出力データ比較回路３
０３および開発装置電源検出部３０４を備えて構成され
ている。本実施例の前述の第１の実施例との相違点は、
図２の第１の実施例における実行履歴記憶回路２０３の
代りに、入出力データ比較回路３０３が設けられてお
り、マイクロコンピュータ１０１において判定可能な電
圧レべルを、外部入出力実行履歴端子群１０９を介して
出力することにより、入出力データ比較回路３０３にお
いて出力データの比較を行い、マイクロコンピュータ１
０１の開発支援装置専用割込み端子３０６に対して、開
発支援装置専用割込み信号３０８を出力することによ
り、マイクロコンピュータ１０１における実行を中断す
ることが可能となる。
０１を用いた開発支援装置の第２の実施例を示すブロッ
ク図である。図３に示されるように、開発支援装置３０
１は、マイクロコンピュータ疑似挿入部３０６を含む開
発装置３０５に対応して、マイクロコンピュータ１０
１、開発支援装置電源３０２、入出力データ比較回路３
０３および開発装置電源検出部３０４を備えて構成され
ている。本実施例の前述の第１の実施例との相違点は、
図２の第１の実施例における実行履歴記憶回路２０３の
代りに、入出力データ比較回路３０３が設けられてお
り、マイクロコンピュータ１０１において判定可能な電
圧レべルを、外部入出力実行履歴端子群１０９を介して
出力することにより、入出力データ比較回路３０３にお
いて出力データの比較を行い、マイクロコンピュータ１
０１の開発支援装置専用割込み端子３０６に対して、開
発支援装置専用割込み信号３０８を出力することによ
り、マイクロコンピュータ１０１における実行を中断す
ることが可能となる。
【００１２】
【発明の効果】以上説明したように、本発明は、外部と
の入出力処理をする外部入出力信号群を有するマイクロ
コンピュータにおいて、外部入出力実行履歴用端子群を
別個に設けることにより、マクロサービス等のマイクロ
コンピュータの命令実行とは別に入出力処理が行われる
ものであっても、当該処理の実行履歴を記憶することが
可能であり、マイクロコンピュータ内で処理可能な電圧
レベルのデータを前記外部入出力実行履歴用端子群から
出力することにより、ＣＰＵ部において判定する電圧レ
ベルと同様の実行履歴データが得られ信頼性が改善され
るという効果がある。
の入出力処理をする外部入出力信号群を有するマイクロ
コンピュータにおいて、外部入出力実行履歴用端子群を
別個に設けることにより、マクロサービス等のマイクロ
コンピュータの命令実行とは別に入出力処理が行われる
ものであっても、当該処理の実行履歴を記憶することが
可能であり、マイクロコンピュータ内で処理可能な電圧
レベルのデータを前記外部入出力実行履歴用端子群から
出力することにより、ＣＰＵ部において判定する電圧レ
ベルと同様の実行履歴データが得られ信頼性が改善され
るという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例を用いた開発支援装置の第１の実施例
を示すブロック図である。
を示すブロック図である。
【図３】本実施例を用いた開発支援装置の第２の実施例
を示すブロック図である。
を示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】従来例を用いた開発支援装置の一実施例を示す
ブロック図である。
ブロック図である。
１０１、４０１ マイクロコンピュータ １０２、４０２ ＣＰＵ部 １０３、４０３ 入出力制御部 １０４、４０４ 外部入出力インタフェース部 ２０１、３０１、５０１ 開発支援装置 ２０２、３０２、５０２ 開発支援装置電源 ２０３、５０３ 実行履歴記憶回路 ２０４、３０４、５０４ 開発装置電源検出部 ２０５、３０５、５０６ 開発装置 ２０６、３０６、５０７ マイクロコンピュータ疑似
挿入部 ３０３ 入出力データ比較回路
挿入部 ３０３ 入出力データ比較回路
Claims (2)
- 【請求項１】 所定の開発装置に対応して、開発支援装
置電源および実行履歴記憶回路等を備えて構成される開
発支援装置内に組込まれて入出力処理を行うマイクロコ
ンピュータにおいて、 所定の外部入出力端子群を介して接続される前記開発装
置の電圧しきい値レベルを、内部のＣＰＵ部において判
定することのできる電圧レベルに変換して出力する外部
入出力インタフェース部と、 所定の外部入出力実行履歴用端子群を介して接続される
前記実行履歴記憶回路との間の入出力履歴用信号群の入
出力を制御し、且つ所定の入出力制御端子群を介して接
続される前記開発装置との間の入出力制御信号群の入出
力を制御するとともに、内部のＣＰＵ部との間の信号授
受ならびに前記外部入出力インタフェース部との間の信
号の授受の制御を行う入出力制御部と、 を少なくとも備え、前記外部入出力インタフェース部に
対しては、第１の電源端子を介して所定の第１の電源を
供給するとともに、前記ＣＰＵ部ならびに入出力制御部
に対しては、第２の電源端子を介して前記開発支援装置
電源より出力される第２の電源を供給することを特徴と
するマイクロコンピュータ。 - 【請求項２】 所定の開発装置に対応して、開発支援装
置電源および入出力データ比較回路等を備えて構成され
る開発支援装置内に組込まれて入出力処理を行うマイク
ロコンピュータにおいて、 所定の外部入出力端子群を介して接続される前記開発装
置の電圧しきい値レベルを、内部のＣＰＵ部において判
定することのできる電圧レベルに変換して出力する外部
入出力インタフェース部と、 所定の外部入出力実行履歴用端子群を介して接続される
前記入出力データ比較回路との間の入出力履歴用信号群
の入出力を制御し、且つ所定の入出力制御端子群を介し
て接続される前記開発装置との間の入出力制御信号群の
入出力を制御するとともに、内部のＣＰＵ部との間の信
号授受ならびに前記外部入出力インタフェース部との間
の信号の授受の制御を行い、併せて前記外部入出力イン
タフェース部より入力される開発支援装置専用割込み信
号の受入れ制御を行う入出力制御部と、 を少なくとも備え、前記外部入出力インタフェース部に
対しては、第１の電源端子を介して所定の第１の電源を
供給するとともに、前記ＣＰＵ部ならびに入出力制御部
に対しては、第２の電源端子を介して前記開発支援装置
電源より出力される第２の電源を供給することを特徴と
するマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265705A JPH06119467A (ja) | 1992-10-05 | 1992-10-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265705A JPH06119467A (ja) | 1992-10-05 | 1992-10-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06119467A true JPH06119467A (ja) | 1994-04-28 |
Family
ID=17420869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265705A Pending JPH06119467A (ja) | 1992-10-05 | 1992-10-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06119467A (ja) |
-
1992
- 1992-10-05 JP JP4265705A patent/JPH06119467A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991221 |