JPH06120419A - 積層型半導体集積回路 - Google Patents
積層型半導体集積回路Info
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- JPH06120419A JPH06120419A JP4263544A JP26354492A JPH06120419A JP H06120419 A JPH06120419 A JP H06120419A JP 4263544 A JP4263544 A JP 4263544A JP 26354492 A JP26354492 A JP 26354492A JP H06120419 A JPH06120419 A JP H06120419A
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- laminated
- semiconductor substrate
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 ＬＳＩチップを貼り合わせて積層化した場合
の上下のＬＳＩ間を電気的に接続する電極と上部ＬＳＩ
の基板との間で生ずる絶縁不良を改善する。 【構成】 上部ＬＳＩチップ２０８を構成するスルーホ
ール電極６００を有した半導体基板２０２の裏面に絶縁
薄膜１００を形成し、接着剤５０１によって上部ＬＳＩ
チップを接着し、スルーホール電極６００と下部ＬＳＩ
上の配線５００とを導通させる。
の上下のＬＳＩ間を電気的に接続する電極と上部ＬＳＩ
の基板との間で生ずる絶縁不良を改善する。 【構成】 上部ＬＳＩチップ２０８を構成するスルーホ
ール電極６００を有した半導体基板２０２の裏面に絶縁
薄膜１００を形成し、接着剤５０１によって上部ＬＳＩ
チップを接着し、スルーホール電極６００と下部ＬＳＩ
上の配線５００とを導通させる。
Description
【０００１】
【産業上の利用分野】本発明は積層型半導体集積回路に
関する。さらに詳しくは複数個の半導体集積回路（以下
ＬＳＩ）を樹脂などの接着剤を用いて立体ＬＳＩ化した
積層型ＬＳＩの構造に関する。
関する。さらに詳しくは複数個の半導体集積回路（以下
ＬＳＩ）を樹脂などの接着剤を用いて立体ＬＳＩ化した
積層型ＬＳＩの構造に関する。
【０００２】
【従来の技術】従来半導体装置内の電子回路の集積度を
向上させる手段として、チップ面積の拡大や回路パター
ンの微細化が一般的である。しかし、これらによる集積
度向上の限界が知られるに及んで、近年単一チップ上に
多重に薄膜の回路パターンを積層する形態の、いわゆる
積層型ＬＳＩが提案され現在各方面で研究が進められて
いる。
向上させる手段として、チップ面積の拡大や回路パター
ンの微細化が一般的である。しかし、これらによる集積
度向上の限界が知られるに及んで、近年単一チップ上に
多重に薄膜の回路パターンを積層する形態の、いわゆる
積層型ＬＳＩが提案され現在各方面で研究が進められて
いる。
【０００３】このような半導体装置として、例えば特開
昭第５８−３９０３０号、特開昭第６４−１８２４８
号、特開平第３−４４０６６号及び特開平第１−２０１
９４８号に挙げられるような積層型ＬＳＩが知られてい
る。積層型ＬＳＩでは、ＬＳＩプロセスが終了した半導
体基板上にポリイミドなどの接着剤を介して被積層ＬＳ
Ｉが接着される。従来の積層型ＬＳＩでは前記被積層Ｌ
ＳＩの半導体基板裏面が直接ポリイミドなどの接着剤に
接している。
昭第５８−３９０３０号、特開昭第６４−１８２４８
号、特開平第３−４４０６６号及び特開平第１−２０１
９４８号に挙げられるような積層型ＬＳＩが知られてい
る。積層型ＬＳＩでは、ＬＳＩプロセスが終了した半導
体基板上にポリイミドなどの接着剤を介して被積層ＬＳ
Ｉが接着される。従来の積層型ＬＳＩでは前記被積層Ｌ
ＳＩの半導体基板裏面が直接ポリイミドなどの接着剤に
接している。
【０００４】図２に半導体集積回路の積層化工程の概略
を示す。一般に集積回路は、ウエハと呼ばれる半導体基
板に、熱酸化、イオン注入、フォトリソグラフィなどの
処理を行って、半導体基板表面にトランジスタ回路を作
製する。図２（１−１）および図２（２−１）はそのよ
うな工程をへて、トランジスタ回路が作製された半導体
基板２０１および半導体基板２０２の平面略図を示す。
このような集積回路は、非常に微細な加工が施されるの
で、ウエハ全面にわたって良品を作製することは難し
い。従って、集積回路はある限定された規模のトランジ
スタ回路で構成された集積回路チップと呼ばれる構成単
位を多数、半導体基板上に同時に作製する。図２（１−
１）および図２（２−１）に示された実線２０３および
実線２０４は、集積回路チップの境界線を示しており、
一般にスクライブラインと称呼されている。
を示す。一般に集積回路は、ウエハと呼ばれる半導体基
板に、熱酸化、イオン注入、フォトリソグラフィなどの
処理を行って、半導体基板表面にトランジスタ回路を作
製する。図２（１−１）および図２（２−１）はそのよ
うな工程をへて、トランジスタ回路が作製された半導体
基板２０１および半導体基板２０２の平面略図を示す。
このような集積回路は、非常に微細な加工が施されるの
で、ウエハ全面にわたって良品を作製することは難し
い。従って、集積回路はある限定された規模のトランジ
スタ回路で構成された集積回路チップと呼ばれる構成単
位を多数、半導体基板上に同時に作製する。図２（１−
１）および図２（２−１）に示された実線２０３および
実線２０４は、集積回路チップの境界線を示しており、
一般にスクライブラインと称呼されている。
【０００５】トランジスタ回路の作製工程については詳
細の記述を省略する。トランジスタ回路を作製済みの半
導体基板２０１および半導体基板２０２は、この後、積
層化工程へと進められる。積層化工程については試料の
断面模式図を用いて説明する。積層化工程は大きく分け
て３つの工程からなる。第１の工程は、被積層ＬＳＩチ
ップの作製工程で図２（２−２）から図２（２−５）に
工程の概略が示されている。まず、ＬＳＩの完成した半
導体基板２０２の表面側にＬＳＩチップを保持するため
の支持基板２０５が樹脂等の接着剤を用いて接着され
る。その後、半導体基板２０２の裏面を研磨して、半導
体基板２０２を十分に薄くする。これは積層化後の上下
のＬＳＩ間で信号の授受を行うために必要である。さら
に、この半導体基板２０２と支持基板２０５を、先に示
したスクライブライン２０４に沿って切断し、被積層Ｌ
ＳＩチップの作製は完了する。
細の記述を省略する。トランジスタ回路を作製済みの半
導体基板２０１および半導体基板２０２は、この後、積
層化工程へと進められる。積層化工程については試料の
断面模式図を用いて説明する。積層化工程は大きく分け
て３つの工程からなる。第１の工程は、被積層ＬＳＩチ
ップの作製工程で図２（２−２）から図２（２−５）に
工程の概略が示されている。まず、ＬＳＩの完成した半
導体基板２０２の表面側にＬＳＩチップを保持するため
の支持基板２０５が樹脂等の接着剤を用いて接着され
る。その後、半導体基板２０２の裏面を研磨して、半導
体基板２０２を十分に薄くする。これは積層化後の上下
のＬＳＩ間で信号の授受を行うために必要である。さら
に、この半導体基板２０２と支持基板２０５を、先に示
したスクライブライン２０４に沿って切断し、被積層Ｌ
ＳＩチップの作製は完了する。
【０００６】近年、工業的に使用されている半導体基板
の多くは５００μｍないしは６００μｍ程度の厚さを有
するが、その表面を利用して作製されるトランジスタ
は、概ね数μｍ程度の厚さしか使用していない。従って
図２には半導体基板の全体図を示しているために、その
詳細な内部構造が示されていない。図２（２−３）の詳
細な内部構造を示すために図５に図２（２−３）の一部
を拡大した断面模式図を示す。図５では例として基本構
造を有するＭＯＳトランジスタを１個と上下のＬＳＩ間
を結ぶスルーホール１個の２つの構成要素を示した。Ｌ
ＳＩはこのようなトランジスタが多数個、半導体基板上
に集積化されたものである。また、表面近傍の構造を示
すために半導体基板２０２の大半を省略して表記してい
る。
の多くは５００μｍないしは６００μｍ程度の厚さを有
するが、その表面を利用して作製されるトランジスタ
は、概ね数μｍ程度の厚さしか使用していない。従って
図２には半導体基板の全体図を示しているために、その
詳細な内部構造が示されていない。図２（２−３）の詳
細な内部構造を示すために図５に図２（２−３）の一部
を拡大した断面模式図を示す。図５では例として基本構
造を有するＭＯＳトランジスタを１個と上下のＬＳＩ間
を結ぶスルーホール１個の２つの構成要素を示した。Ｌ
ＳＩはこのようなトランジスタが多数個、半導体基板上
に集積化されたものである。また、表面近傍の構造を示
すために半導体基板２０２の大半を省略して表記してい
る。
【０００７】図２（２−２）で１層のＬＳＩが完成した
後、上下のＬＳＩ間で信号の授受を行うための電極を作
製するには、半導体基板２０２を貫通する穴であるスル
ーホール３００を形成しなければならない。このスルー
ホール３００は、化学的エッングまたは反応性イオンエ
ッチング等の方法によって形成される。さらにＣＶＤ法
等によって絶縁膜３０４を形成した後、接着剤３０６を
ウエハ表面に塗布し、支持基板２０５を接着する。Ａ−
Ａ’の破線は、図２（２−４）で半導体基板２０２が研
磨される終点位置を示している。Ａ−Ａ’まで半導体基
板２０２を研磨することによってスルーホール３００は
半導体基板２０２を貫通する穴になる。図８に図２（２
−４）の拡大図を示す。
後、上下のＬＳＩ間で信号の授受を行うための電極を作
製するには、半導体基板２０２を貫通する穴であるスル
ーホール３００を形成しなければならない。このスルー
ホール３００は、化学的エッングまたは反応性イオンエ
ッチング等の方法によって形成される。さらにＣＶＤ法
等によって絶縁膜３０４を形成した後、接着剤３０６を
ウエハ表面に塗布し、支持基板２０５を接着する。Ａ−
Ａ’の破線は、図２（２−４）で半導体基板２０２が研
磨される終点位置を示している。Ａ−Ａ’まで半導体基
板２０２を研磨することによってスルーホール３００は
半導体基板２０２を貫通する穴になる。図８に図２（２
−４）の拡大図を示す。
【０００８】第２の工程は、被積層ＬＳＩチップの接着
工程で図２（３−１）と図２（３−２）に示される。ま
ず、半導体基板２０１の表面に作製されたＬＳＩチップ
に、第１の工程で作製された支持基板付き被積層ＬＳＩ
チップ２０６を位置合わせして、接着剤等によって接着
する。次に被積層ＬＳＩチップの支持基板２０７を除去
し、被積層ＬＳＩチップ２０８だけが半導体基板２０１
の上に残される。この第２の工程は、必要な回数だけ繰
り返すことによって、ＬＳＩの積層数を選択できる。
工程で図２（３−１）と図２（３−２）に示される。ま
ず、半導体基板２０１の表面に作製されたＬＳＩチップ
に、第１の工程で作製された支持基板付き被積層ＬＳＩ
チップ２０６を位置合わせして、接着剤等によって接着
する。次に被積層ＬＳＩチップの支持基板２０７を除去
し、被積層ＬＳＩチップ２０８だけが半導体基板２０１
の上に残される。この第２の工程は、必要な回数だけ繰
り返すことによって、ＬＳＩの積層数を選択できる。
【０００９】第２の工程においても、その詳細な構造を
示すためにウエハ表面近傍の断面拡大模式図を用いる。
図９は図２（３−２）の拡大図である。表面にＬＳＩが
作製された半導体基板２０１の表面に接着剤５０１によ
って上部ＬＳＩチップ２０８が接着されている。この
後、上部ＬＳＩと下部ＬＳＩを電気的に接続するため
に、スルーホール３００を通じてスルーホール下部の接
着剤が、化学的エッチングや反応性イオンエッチングな
どの手法を用いて除去され、下部ＬＳＩの配線５００の
表面が露出される。さらに、蒸着やメッキなどの手法を
用いてスルーホール電極６００を形成した後の断面拡大
図が図１０に示されている。
示すためにウエハ表面近傍の断面拡大模式図を用いる。
図９は図２（３−２）の拡大図である。表面にＬＳＩが
作製された半導体基板２０１の表面に接着剤５０１によ
って上部ＬＳＩチップ２０８が接着されている。この
後、上部ＬＳＩと下部ＬＳＩを電気的に接続するため
に、スルーホール３００を通じてスルーホール下部の接
着剤が、化学的エッチングや反応性イオンエッチングな
どの手法を用いて除去され、下部ＬＳＩの配線５００の
表面が露出される。さらに、蒸着やメッキなどの手法を
用いてスルーホール電極６００を形成した後の断面拡大
図が図１０に示されている。
【００１０】第３の工程は、積層化完了後のＬＳＩチッ
プ切断工程で、図２（４−１）に示される。第２の工程
で、所望のＬＳＩを積層化させたなら、図２（１−１）
に示されるスクライブライン２０３に沿って、積層化Ｌ
ＳＩチップ２０９に切断される。この後、積層化ＬＳＩ
チップ２０９は、一般に後半工程と称呼される、組み立
て工程を経て製品となる。
プ切断工程で、図２（４−１）に示される。第２の工程
で、所望のＬＳＩを積層化させたなら、図２（１−１）
に示されるスクライブライン２０３に沿って、積層化Ｌ
ＳＩチップ２０９に切断される。この後、積層化ＬＳＩ
チップ２０９は、一般に後半工程と称呼される、組み立
て工程を経て製品となる。
【００１１】
【発明が解決しようとする課題】上記のような積層型Ｌ
ＳＩではスルーホール電極６００が被積層ＬＳＩの半導
体基板を貫通するスルーホール３００を通じて形成され
ている。スルーホール３００は絶縁膜３０４によって、
その側壁が絶縁されているが、半導体基板２０２の裏面
は露出した状態で下部ＬＳＩの表面に接着される。ここ
で使用される接着剤５０１は一般に絶縁性を有するがス
ルーホール電極６００を下部ＬＳＩの配線５００と接続
するためには、接着剤５０１の一部を除去しなければな
らない。このときに、スルーホール電極６００と半導体
基板２０２との絶縁性が損なわれたならば、ＬＳＩとし
て正しく動作しない。スルーホール電極６００と半導体
基板２０２は、絶縁膜３０４で側壁部が絶縁されている
が、半導体基板２０２を研磨するときに、半導体基板２
０２の裏面付近に生じる欠損を完全に無くすことは困難
である。また、接着剤５０１の一部を除去するときに、
絶縁膜３０４の厚さ以上に横方向へ穴が広がったならば
スルーホール電極６００と半導体基板２０２の絶縁性は
損なわれる。このように、従来の積層型ＬＳＩでは半導
体基板２０２の裏面付近においてスルーホール電極６０
０と半導体基板２０２の間の絶縁性を保障するのが困難
であり、最悪の場合には短絡状態になるという問題があ
った。
ＳＩではスルーホール電極６００が被積層ＬＳＩの半導
体基板を貫通するスルーホール３００を通じて形成され
ている。スルーホール３００は絶縁膜３０４によって、
その側壁が絶縁されているが、半導体基板２０２の裏面
は露出した状態で下部ＬＳＩの表面に接着される。ここ
で使用される接着剤５０１は一般に絶縁性を有するがス
ルーホール電極６００を下部ＬＳＩの配線５００と接続
するためには、接着剤５０１の一部を除去しなければな
らない。このときに、スルーホール電極６００と半導体
基板２０２との絶縁性が損なわれたならば、ＬＳＩとし
て正しく動作しない。スルーホール電極６００と半導体
基板２０２は、絶縁膜３０４で側壁部が絶縁されている
が、半導体基板２０２を研磨するときに、半導体基板２
０２の裏面付近に生じる欠損を完全に無くすことは困難
である。また、接着剤５０１の一部を除去するときに、
絶縁膜３０４の厚さ以上に横方向へ穴が広がったならば
スルーホール電極６００と半導体基板２０２の絶縁性は
損なわれる。このように、従来の積層型ＬＳＩでは半導
体基板２０２の裏面付近においてスルーホール電極６０
０と半導体基板２０２の間の絶縁性を保障するのが困難
であり、最悪の場合には短絡状態になるという問題があ
った。
【００１２】
【課題を解決するための手段及び作用】かくして本発明
によれば、複数個の半導体集積回路を接着手段を用いて
立体回路化した積層型半導体集積回路であって、半導体
基板裏面が絶縁性薄膜で被覆されている被積層半導体集
積回路と積層半導体集積回路が接着剤層を介して積層さ
れてなる積層型半導体集積回路が提供される。
によれば、複数個の半導体集積回路を接着手段を用いて
立体回路化した積層型半導体集積回路であって、半導体
基板裏面が絶縁性薄膜で被覆されている被積層半導体集
積回路と積層半導体集積回路が接着剤層を介して積層さ
れてなる積層型半導体集積回路が提供される。
【００１３】本発明で使用できる半導体集積回路は特に
限定されず、例えばＭＯＳ−ＬＳＩ、バイポーラＬＳＩ
や化合物半導体あるいはＬＥＤなどの個別半導体であっ
てもよい。この内半導体どうしを電気的に接続する手段
が、スルーホールである半導体集積回路に適用すること
が望ましい。さらに絶縁性膜に使用できる材料として
は、例えば公知の方法であるＣＶＤ法やスパッタ法など
を用いて積層したＳｉＯ2 膜、ＳｉＮ膜またはＳｉＯ2
膜とＳｉＮ膜との複合膜、あるいは回転塗布された有機
絶縁膜等を使用することができる。このうち被積層ＬＳ
Ｉを構成する基板がシリコンからなるときは、ＳｉＯ2
膜を用いることによって絶縁耐圧が高く、高耐圧素子を
得ることができる。また、素子構造が複雑で歪みが生じ
るような場合はＳｉＯ2 膜とＳｉＮ膜との複合膜を用い
るのが好ましい。この絶縁膜の膜厚は０．５〜５μｍ、
好ましくは１μｍ前後である。
限定されず、例えばＭＯＳ−ＬＳＩ、バイポーラＬＳＩ
や化合物半導体あるいはＬＥＤなどの個別半導体であっ
てもよい。この内半導体どうしを電気的に接続する手段
が、スルーホールである半導体集積回路に適用すること
が望ましい。さらに絶縁性膜に使用できる材料として
は、例えば公知の方法であるＣＶＤ法やスパッタ法など
を用いて積層したＳｉＯ2 膜、ＳｉＮ膜またはＳｉＯ2
膜とＳｉＮ膜との複合膜、あるいは回転塗布された有機
絶縁膜等を使用することができる。このうち被積層ＬＳ
Ｉを構成する基板がシリコンからなるときは、ＳｉＯ2
膜を用いることによって絶縁耐圧が高く、高耐圧素子を
得ることができる。また、素子構造が複雑で歪みが生じ
るような場合はＳｉＯ2 膜とＳｉＮ膜との複合膜を用い
るのが好ましい。この絶縁膜の膜厚は０．５〜５μｍ、
好ましくは１μｍ前後である。
【００１４】本発明の積層型ＬＳＩにおける絶縁膜の形
成は、積層する半導体基板の裏面研磨工程の後、もしく
はチップ切断工程の後に形成することができる。上記の
ようにして得られた被積層型半導体基板と積層型半導体
基板が、接着剤層を介することによって接着される。こ
の接着剤層に使用できる接着剤としては公知のものが使
用できるが、例えばエポキシ系樹脂接着剤、ポリイミド
系樹脂接着剤等が挙げられる。
成は、積層する半導体基板の裏面研磨工程の後、もしく
はチップ切断工程の後に形成することができる。上記の
ようにして得られた被積層型半導体基板と積層型半導体
基板が、接着剤層を介することによって接着される。こ
の接着剤層に使用できる接着剤としては公知のものが使
用できるが、例えばエポキシ系樹脂接着剤、ポリイミド
系樹脂接着剤等が挙げられる。
【００１５】このような絶縁膜を介した構成の積層型半
導体集積回路にすることによって、接着剤の加工精度等
に影響されず、絶縁性を保つことが可能になる。
導体集積回路にすることによって、接着剤の加工精度等
に影響されず、絶縁性を保つことが可能になる。
【００１６】
【実施例】以下、具体的に図１〜図７に基づいて説明を
行う。まずスルーホールを有した被積層ＭＯＳ−ＬＳＩ
を作成する。厚さ５００μｍのｐ型シリコン基板２０２
上に熱酸化法で薄い酸化膜を、ＣＶＤ法で窒化膜を形成
した。次にホトマスクを用いて所望の領域を残して、薄
い酸化膜および窒化膜を除去した。窒化膜をマスクとし
て熱酸化によって厚い絶縁膜３０２を形成し、その後薄
い酸化膜および窒化膜を除去した。ここまでは、従来か
らあるＭＯＳＬＳＩと同様の製造工程である。
行う。まずスルーホールを有した被積層ＭＯＳ−ＬＳＩ
を作成する。厚さ５００μｍのｐ型シリコン基板２０２
上に熱酸化法で薄い酸化膜を、ＣＶＤ法で窒化膜を形成
した。次にホトマスクを用いて所望の領域を残して、薄
い酸化膜および窒化膜を除去した。窒化膜をマスクとし
て熱酸化によって厚い絶縁膜３０２を形成し、その後薄
い酸化膜および窒化膜を除去した。ここまでは、従来か
らあるＭＯＳＬＳＩと同様の製造工程である。
【００１７】次に、熱酸化によって薄いゲート絶縁膜を
形成したのち、ポリシリコンからなる薄いゲート電極３
０５を積層およびエッチングして成形し、ソース、ドレ
イン領域はリンのイオン打ち込みにより形成した。次に
層間絶縁膜として酸化膜３０３をＣＶＤ法によって形成
し、ソース、ドレイン領域上の酸化膜を除去しアルミニ
ウムからなる薄膜３０１を真空蒸着法によって形成し
た。さらにホトリソグラフィ技術によって配線パターン
部分だけを残し、不要なアルミニウムをエッチングによ
って除去した。
形成したのち、ポリシリコンからなる薄いゲート電極３
０５を積層およびエッチングして成形し、ソース、ドレ
イン領域はリンのイオン打ち込みにより形成した。次に
層間絶縁膜として酸化膜３０３をＣＶＤ法によって形成
し、ソース、ドレイン領域上の酸化膜を除去しアルミニ
ウムからなる薄膜３０１を真空蒸着法によって形成し
た。さらにホトリソグラフィ技術によって配線パターン
部分だけを残し、不要なアルミニウムをエッチングによ
って除去した。
【００１８】次に被積層ＭＯＳ−ＬＳＩにスルーホール
３００を形成した。形成方法は反応性イオンエッチング
であり、スルーホールの深さは４０〜８０μｍとした。
この半導体上にＣＶＤ法によって酸化膜からなる絶縁膜
３０４を形成し、図３に示すような被積層ＭＯＳ−ＬＳ
Ｉを形成した。積層ＭＯＳ−ＬＳＩの製造方法は、上記
被積層ＭＯＳ−ＬＳＩの製造方法において、配線パター
ンを形成する工程まで同一である。ただし形成される配
線パターン５００は、図４に示すように被積層ＭＯＳ−
ＬＳＩのスルーホール電極６００と接続できるように形
成した。
３００を形成した。形成方法は反応性イオンエッチング
であり、スルーホールの深さは４０〜８０μｍとした。
この半導体上にＣＶＤ法によって酸化膜からなる絶縁膜
３０４を形成し、図３に示すような被積層ＭＯＳ−ＬＳ
Ｉを形成した。積層ＭＯＳ−ＬＳＩの製造方法は、上記
被積層ＭＯＳ−ＬＳＩの製造方法において、配線パター
ンを形成する工程まで同一である。ただし形成される配
線パターン５００は、図４に示すように被積層ＭＯＳ−
ＬＳＩのスルーホール電極６００と接続できるように形
成した。
【００１９】図２に半導体集積回路の積層化工程の概略
を示す。この図において図３の被積層ＭＯＳ−ＬＳＩは
図２（２−１）の１層ＬＳＩ完成基板（積層用）の平面
略図に相当する。図４の積層ＭＯＳ−ＬＳＩは図２（１
−１）の１層ＬＳＩ完成基板の平面略図に相当する。ト
ランジスタ回路を作製済みの半導体基板２０１および半
導体基板２０２は、この後、積層化工程へと進められ
る。積層化工程については試料の断面模式図を用いて説
明する。積層化工程は大きく分けて３つの工程からな
る。
を示す。この図において図３の被積層ＭＯＳ−ＬＳＩは
図２（２−１）の１層ＬＳＩ完成基板（積層用）の平面
略図に相当する。図４の積層ＭＯＳ−ＬＳＩは図２（１
−１）の１層ＬＳＩ完成基板の平面略図に相当する。ト
ランジスタ回路を作製済みの半導体基板２０１および半
導体基板２０２は、この後、積層化工程へと進められ
る。積層化工程については試料の断面模式図を用いて説
明する。積層化工程は大きく分けて３つの工程からな
る。
【００２０】第１の工程は、被積層ＭＯＳ−ＬＳＩチッ
プの作製工程で図２（２−２）から図２（２−５）に工
程の概略が示されている。まず、ＬＳＩの完成した半導
体基板２０２の表面側に、図２（２−３）に示すように
ＬＳＩチップを保持するための支持基板２０５を、紫外
線硬化型水溶性接着剤を用いて接着した。この支持基板
が接着された被積層ＭＯＳ−ＬＳＩチップの拡大断面図
を図５に示す。
プの作製工程で図２（２−２）から図２（２−５）に工
程の概略が示されている。まず、ＬＳＩの完成した半導
体基板２０２の表面側に、図２（２−３）に示すように
ＬＳＩチップを保持するための支持基板２０５を、紫外
線硬化型水溶性接着剤を用いて接着した。この支持基板
が接着された被積層ＭＯＳ−ＬＳＩチップの拡大断面図
を図５に示す。
【００２１】その後、図５のＡ−Ａ面に沿って、図２
（２−４）に示すように半導体基板２０２の裏面を研磨
して、スルーホールの下部が開口するまで半導体基板２
０２を十分に薄くした。この処理は積層化後の上下のＬ
ＳＩ間で信号の授受を行うために必要である。さらにこ
の被積層ＭＯＳ−ＬＳＩチップの下部に酸化珪素からな
る絶縁膜１００を、ＣＶＤ法によって膜厚１μｍで形成
した。この工程の拡大断面図を図６に示した。
（２−４）に示すように半導体基板２０２の裏面を研磨
して、スルーホールの下部が開口するまで半導体基板２
０２を十分に薄くした。この処理は積層化後の上下のＬ
ＳＩ間で信号の授受を行うために必要である。さらにこ
の被積層ＭＯＳ−ＬＳＩチップの下部に酸化珪素からな
る絶縁膜１００を、ＣＶＤ法によって膜厚１μｍで形成
した。この工程の拡大断面図を図６に示した。
【００２２】さらに、この半導体基板２０２と支持基板
２０５を、図２（２−１）に示したスクラブライン２０
４に沿って切断することによって、被積層ＬＳＩチップ
の作製を完了させた。第２の工程は、被積層ＭＯＳ−Ｌ
ＳＩチップの接着工程で図２（３−１）と図２（３−
２）に示される。まず、図６に示すようにＬＳＩが作製
された半導体基板２０１の表面に接着剤５０１によっ
て、絶縁層１００が形成された上部ＬＳＩチップ２０８
を接着した。使用した接着剤は樹脂系接着剤のエポキシ
樹脂系接着剤である。この後、上部ＬＳＩと下部ＬＳＩ
を電気的に接続するために、スルーホール３００を通じ
てスルーホール下部の接着剤層５０１および絶縁層１０
０を、反応性イオンエッチング法を用いて除去した。こ
の工程の拡大断面図を図７に示した。この処理で下部Ｌ
ＳＩの配線５００の表面を露出させた。さらに、無電解
メッキ法によってスルーホール電極６００を形成した。
この断面拡大図を図１に示した。
２０５を、図２（２−１）に示したスクラブライン２０
４に沿って切断することによって、被積層ＬＳＩチップ
の作製を完了させた。第２の工程は、被積層ＭＯＳ−Ｌ
ＳＩチップの接着工程で図２（３−１）と図２（３−
２）に示される。まず、図６に示すようにＬＳＩが作製
された半導体基板２０１の表面に接着剤５０１によっ
て、絶縁層１００が形成された上部ＬＳＩチップ２０８
を接着した。使用した接着剤は樹脂系接着剤のエポキシ
樹脂系接着剤である。この後、上部ＬＳＩと下部ＬＳＩ
を電気的に接続するために、スルーホール３００を通じ
てスルーホール下部の接着剤層５０１および絶縁層１０
０を、反応性イオンエッチング法を用いて除去した。こ
の工程の拡大断面図を図７に示した。この処理で下部Ｌ
ＳＩの配線５００の表面を露出させた。さらに、無電解
メッキ法によってスルーホール電極６００を形成した。
この断面拡大図を図１に示した。
【００２３】この第２の工程は、必要な回数だけ繰り返
すことによって、ＬＳＩの積層数を選択できる。第３の
工程は、積層化完了後のＬＳＩチップ切断工程で、図２
（４−１）に示される。第２の工程で、所望のＬＳＩを
積層化させたなら、図２（１−１）に示されたスクライ
ブライン２０３に沿って、積層化ＬＳＩチップ２０９に
切断した。この後、積層化ＬＳＩチップ２０９は、一般
に後半工程と称呼される、組み立て工程を経て製品とな
る。
すことによって、ＬＳＩの積層数を選択できる。第３の
工程は、積層化完了後のＬＳＩチップ切断工程で、図２
（４−１）に示される。第２の工程で、所望のＬＳＩを
積層化させたなら、図２（１−１）に示されたスクライ
ブライン２０３に沿って、積層化ＬＳＩチップ２０９に
切断した。この後、積層化ＬＳＩチップ２０９は、一般
に後半工程と称呼される、組み立て工程を経て製品とな
る。
【００２４】
【発明の効果】ＬＳＩチップを貼り合わせて積層化した
場合の上下のＬＳＩ間を電気的に接続する電極と上部Ｌ
ＳＩの基板との間で生じる絶縁不良が改善された。
場合の上下のＬＳＩ間を電気的に接続する電極と上部Ｌ
ＳＩの基板との間で生じる絶縁不良が改善された。
【図１】本発明の絶縁層を介した積層型集積回路の概略
断面図である。
断面図である。
【図２】集積回路積層化工程の概略図である。
【図３】被積層ＬＳＩの概略断面図である。
【図４】被積層ＬＳＩの概略断面図である。
【図５】支持基板接着後の概略断面図である。
【図６】半導体基板裏面研磨および絶縁層積層後の概略
断面図である。
断面図である。
【図７】本発明の支持基板除去後の概略断面図である。
【図８】従来の半導体基板裏面研磨後の概略断面図であ
る。
る。
【図９】従来の支持基板除去後の概略断面図である。
【図１０】従来のチップ切断後の概略断面図である。
１００ 絶縁膜 ２０１ 半導体基板 ２０２ 半導体基板 ２０３ スクライブライン ２０４ スクライブライン ２０５ 支持基板 ２０６ 被積層ＬＳＩチップ ２０７ 被積層ＬＳＩチップの支持基板 ２０８ 上部ＬＳＩチップ ２０９ 積層化ＬＳＩチップ ３００ スルーホール ３０１ ＬＳＩ配線 ３０２ 絶縁層 ３０３ 絶縁膜 ３０４ 絶縁膜 ３０５ ゲート電極 ３０６ 接着剤 ５００ ＬＳＩ配線 ５０１ 接着剤 ６００ スルーホール電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯元 学 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 複数個の半導体集積回路を接着手段を用
いて立体回路化した積層型半導体集積回路であって、半
導体基板裏面が絶縁性薄膜で被覆されている被積層半導
体集積回路と積層半導体集積回路が接着剤層を介して積
層されてなる積層型半導体集積回路。 - 【請求項２】 絶縁性薄膜が二酸化珪素であることを特
徴とする請求項１記載の積層型半導体集積回路。 - 【請求項３】 絶縁性薄膜が窒化珪素であることを特徴
とする請求項１記載の積層型半導体集積回路。 - 【請求項４】 絶縁性薄膜が二酸化珪素と窒化珪素の複
合膜であることを特徴とする請求項１記載の積層型半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263544A JPH06120419A (ja) | 1992-10-01 | 1992-10-01 | 積層型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4263544A JPH06120419A (ja) | 1992-10-01 | 1992-10-01 | 積層型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120419A true JPH06120419A (ja) | 1994-04-28 |
Family
ID=17391017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4263544A Pending JPH06120419A (ja) | 1992-10-01 | 1992-10-01 | 積層型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508590A (ja) * | 1998-03-26 | 2002-03-19 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ． | 垂直集積した回路構造を作製するための配線方法および垂直集積した回路構造 |
| US7675153B2 (en) | 2005-02-02 | 2010-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof |
-
1992
- 1992-10-01 JP JP4263544A patent/JPH06120419A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002508590A (ja) * | 1998-03-26 | 2002-03-19 | フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ． | 垂直集積した回路構造を作製するための配線方法および垂直集積した回路構造 |
| US7675153B2 (en) | 2005-02-02 | 2010-03-09 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof |
| US7892890B2 (en) | 2005-02-02 | 2011-02-22 | Kabushiki Kaisha Toshiba | Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof |
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