JPH0845935A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
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- JPH0845935A JPH0845935A JP6194873A JP19487394A JPH0845935A JP H0845935 A JPH0845935 A JP H0845935A JP 6194873 A JP6194873 A JP 6194873A JP 19487394 A JP19487394 A JP 19487394A JP H0845935 A JPH0845935 A JP H0845935A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
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- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
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- Y10S438/928—Front and rear surface processing
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 配線段差の小さい多層配線を形成する方法を
提供すること。 【構成】 第１工程で、第１基体1 に素子を形成しよう
とする領域100 を囲む状態で溝101 を形成した後、溝10
1 を含めて第１基体1 の表面にゲート酸化膜102を形成
する。次いで第２工程で、ゲート酸化膜102 上にゲート
電極103 を形成し、第３工程で第１配線1 を覆うととも
に溝101 内を埋め込む状態で第１基体1 上に第２絶縁膜
105 を形成する。そして第２絶縁膜105 上に第２配線10
7 を形成し、次に第４工程で第２配線107 を覆う状態で
第２絶縁膜105 上に第３絶縁膜108と密着層109 とを順
に形成する。さらに密着層109 の表面と第２基体2 の表
面とを張り合わせた後、第１基体1 の裏面から溝101 の
底部位置まで第１基体１を除去する。そして第５工程
で、第１基体1 の裏面上に第４絶縁膜110 と第４配線11
3 とを順に形成する。
提供すること。 【構成】 第１工程で、第１基体1 に素子を形成しよう
とする領域100 を囲む状態で溝101 を形成した後、溝10
1 を含めて第１基体1 の表面にゲート酸化膜102を形成
する。次いで第２工程で、ゲート酸化膜102 上にゲート
電極103 を形成し、第３工程で第１配線1 を覆うととも
に溝101 内を埋め込む状態で第１基体1 上に第２絶縁膜
105 を形成する。そして第２絶縁膜105 上に第２配線10
7 を形成し、次に第４工程で第２配線107 を覆う状態で
第２絶縁膜105 上に第３絶縁膜108と密着層109 とを順
に形成する。さらに密着層109 の表面と第２基体2 の表
面とを張り合わせた後、第１基体1 の裏面から溝101 の
底部位置まで第１基体１を除去する。そして第５工程
で、第１基体1 の裏面上に第４絶縁膜110 と第４配線11
3 とを順に形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に搭載され
る多層配線の形成方法に関するものである。
る多層配線の形成方法に関するものである。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴って配線は多層化
の方向に進んでいる。そのため、ＬＳＩの製造工程にお
いて配線工程の占める割合は増加し続けている。例えば
０．３５μｍ程度のＡＳＩＣデバイスでは、全工程の約
１／３が配線工程であるとまで言われている。従来、こ
の配線工程では、基体上に配線と絶縁膜とを交互に積み
上げることによって多層配線を形成している。
の方向に進んでいる。そのため、ＬＳＩの製造工程にお
いて配線工程の占める割合は増加し続けている。例えば
０．３５μｍ程度のＡＳＩＣデバイスでは、全工程の約
１／３が配線工程であるとまで言われている。従来、こ
の配線工程では、基体上に配線と絶縁膜とを交互に積み
上げることによって多層配線を形成している。
【０００３】例えば図７に示すように、基体５０表面に
第１絶縁膜５１を介して第１配線５２を形成する。また
第１配線５２上に、第２絶縁膜５３を介して第２配線５
４を形成する。同様にして第２配線５４上に、第３絶縁
膜５６、第３配線５７、第４絶縁膜５８および第４配線
５９を順に積層することによって４層からなる多層配線
を形成している。このような多層配線は、チップの小型
化や高性能化に貢献するものになっている。
第１絶縁膜５１を介して第１配線５２を形成する。また
第１配線５２上に、第２絶縁膜５３を介して第２配線５
４を形成する。同様にして第２配線５４上に、第３絶縁
膜５６、第３配線５７、第４絶縁膜５８および第４配線
５９を順に積層することによって４層からなる多層配線
を形成している。このような多層配線は、チップの小型
化や高性能化に貢献するものになっている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来法によって多層配線を形成する場合、配線層数が
増えるにしたがって配線段差が大きくなる。このため上
層になるにつれて配線の加工が難しくなり、配線間のコ
ンタクトの不良や配線のショート／オープン不良などが
起きる問題が発生している。
た従来法によって多層配線を形成する場合、配線層数が
増えるにしたがって配線段差が大きくなる。このため上
層になるにつれて配線の加工が難しくなり、配線間のコ
ンタクトの不良や配線のショート／オープン不良などが
起きる問題が発生している。
【０００５】例えば図７に示すように、第１絶縁膜５１
および第２絶縁膜５３にコンタクトホール５５を設けた
場合には、そのコンタクトホール５５の部分で第２配線
５４の段差が非常に大きくなる。したがってその部分で
は、第２配線５４と第２配線５４上方に形成する第３配
線５６とのコンタクトがとれない。そして、このような
配線間のコンタクトの不良や配線のショート／オープン
不良などは半導体装置の製造歩留りを低下させる一因に
なる。
および第２絶縁膜５３にコンタクトホール５５を設けた
場合には、そのコンタクトホール５５の部分で第２配線
５４の段差が非常に大きくなる。したがってその部分で
は、第２配線５４と第２配線５４上方に形成する第３配
線５６とのコンタクトがとれない。そして、このような
配線間のコンタクトの不良や配線のショート／オープン
不良などは半導体装置の製造歩留りを低下させる一因に
なる。
【０００６】本発明は上記課題を解決するためになされ
たものであり、配線段差の小さい多層配線を形成する方
法を提供することを目的としている。
たものであり、配線段差の小さい多層配線を形成する方
法を提供することを目的としている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の多層配線の形成方法（以下、本発明方法と記
す）は、まず第１工程で、第１基体に素子を形成しよう
とする領域を囲む状態で溝を形成する。この後、その溝
を含めて上記第１基体の表面に第１絶縁膜を形成する。
次いで第２工程で、第１絶縁膜上に第１配線を形成す
る。続いて第３工程では、第１配線を覆うとともに上記
溝内を埋め込む状態で上記第１基体上に第２絶縁膜を形
成する。そしてこの第２絶縁膜上に第２配線を形成す
る。次に第４工程で、第２配線を覆う状態で上記第２絶
縁膜上に第３絶縁膜と密着層とを順に形成する。さら
に、この密着層の表面と第２基体の表面とを張り合わせ
た後、上記第１基体の裏面から上記溝の底部位置まで第
１基体を除去する。そして第５工程では、その第１基体
の裏面上に第４絶縁膜を形成し、さらに第４絶縁膜上に
第３配線を形成する方法である。
に本発明の多層配線の形成方法（以下、本発明方法と記
す）は、まず第１工程で、第１基体に素子を形成しよう
とする領域を囲む状態で溝を形成する。この後、その溝
を含めて上記第１基体の表面に第１絶縁膜を形成する。
次いで第２工程で、第１絶縁膜上に第１配線を形成す
る。続いて第３工程では、第１配線を覆うとともに上記
溝内を埋め込む状態で上記第１基体上に第２絶縁膜を形
成する。そしてこの第２絶縁膜上に第２配線を形成す
る。次に第４工程で、第２配線を覆う状態で上記第２絶
縁膜上に第３絶縁膜と密着層とを順に形成する。さら
に、この密着層の表面と第２基体の表面とを張り合わせ
た後、上記第１基体の裏面から上記溝の底部位置まで第
１基体を除去する。そして第５工程では、その第１基体
の裏面上に第４絶縁膜を形成し、さらに第４絶縁膜上に
第３配線を形成する方法である。
【０００８】また本発明方法は、上記第１工程では第１
絶縁膜がゲート酸化膜からなる。そして、上記第２工程
では、上記素子を形成しようとする領域の上記ゲート酸
化膜上に上記第１配線でゲート電極を形成する方法であ
る。
絶縁膜がゲート酸化膜からなる。そして、上記第２工程
では、上記素子を形成しようとする領域の上記ゲート酸
化膜上に上記第１配線でゲート電極を形成する方法であ
る。
【０００９】
【作用】本発明方法では、第１基体上に第１配線と第２
配線とを形成した後、第１基体の最表面に形成した密着
層と第２基体とを張り合わせる。そのため、第１配線と
第２配線とは第１基体と第２基体との間に埋め込まれた
状態になる。また平坦に研磨除去した第１基体の裏面上
に第３配線を形成するため、第３配線は平坦状に形成さ
れる。また上記第１配線がゲート電極からなることによ
って、第１基体の裏面側または第２基体の表面側のいず
れからでもゲート電極とコンタクトがとれる。
配線とを形成した後、第１基体の最表面に形成した密着
層と第２基体とを張り合わせる。そのため、第１配線と
第２配線とは第１基体と第２基体との間に埋め込まれた
状態になる。また平坦に研磨除去した第１基体の裏面上
に第３配線を形成するため、第３配線は平坦状に形成さ
れる。また上記第１配線がゲート電極からなることによ
って、第１基体の裏面側または第２基体の表面側のいず
れからでもゲート電極とコンタクトがとれる。
【００１０】
【実施例】以下、本発明方法の実施例を図面に基づいて
説明する。図１は本発明方法の一例を示す工程図であ
り、基体にトランジスタからなる素子を形成する場合の
例を示したものである。また、図２は本発明方法で形成
された多層配線の一例を示す断面図である。
説明する。図１は本発明方法の一例を示す工程図であ
り、基体にトランジスタからなる素子を形成する場合の
例を示したものである。また、図２は本発明方法で形成
された多層配線の一例を示す断面図である。
【００１１】まず図１（ａ）に示す第１工程では、リソ
グラフィとエッチングとによって、トランジスタを形成
しようとする領域１００を囲む状態で第１基体１に溝１
０１を形成する。第１基体１は、例えばシリコンからな
る。また上記エッチング方法には、例えば反応性イオン
エッチング（以下、ＲＩＥと記す）が用いられる。そし
て溝１０１を形成した後は、溝１０１を含めて第１基体
１の表面に、第１絶縁膜であるゲート酸化膜１０２を形
成する。ゲート酸化膜１０２は例えば熱酸化法によって
形成し、例えば酸化シリコンからなる。
グラフィとエッチングとによって、トランジスタを形成
しようとする領域１００を囲む状態で第１基体１に溝１
０１を形成する。第１基体１は、例えばシリコンからな
る。また上記エッチング方法には、例えば反応性イオン
エッチング（以下、ＲＩＥと記す）が用いられる。そし
て溝１０１を形成した後は、溝１０１を含めて第１基体
１の表面に、第１絶縁膜であるゲート酸化膜１０２を形
成する。ゲート酸化膜１０２は例えば熱酸化法によって
形成し、例えば酸化シリコンからなる。
【００１２】次いで図１（ｂ）に示す第２工程では、ゲ
ート酸化膜１０２上に導電膜（図示せず）を形成する。
導電膜の材料には例えばポリシリコンが用いられ、形成
方法には例えば化学的気相成長法（以下、ＣＶＤ法と記
す）が用いられる。
ート酸化膜１０２上に導電膜（図示せず）を形成する。
導電膜の材料には例えばポリシリコンが用いられ、形成
方法には例えば化学的気相成長法（以下、ＣＶＤ法と記
す）が用いられる。
【００１３】この後、リソグラフィとエッチングとによ
ってその導電膜をパターンニングする。こうして、トラ
ンジスタを形成しようとする領域１００のゲート酸化膜
１０２上にゲート電極１０３を形成する。このゲート電
極１０３が第１配線になる。続いて、ゲート電極１０３
をマスクにしてイオン注入を行い、第１基体１にソース
／ドレイン１０４を形成する。
ってその導電膜をパターンニングする。こうして、トラ
ンジスタを形成しようとする領域１００のゲート酸化膜
１０２上にゲート電極１０３を形成する。このゲート電
極１０３が第１配線になる。続いて、ゲート電極１０３
をマスクにしてイオン注入を行い、第１基体１にソース
／ドレイン１０４を形成する。
【００１４】次に、図１（ｃ）に示す第３工程では、第
１基体１上に第２絶縁膜１０５を形成する。この際、第
２絶縁膜１０５を、ゲート電極１０３を覆うとともに溝
１０１内を埋め込む状態で形成する。第２絶縁膜１０５
は例えば酸化シリコンからなり、また形成方法には例え
ばＣＶＤ法が用いられる。この第２絶縁膜１０５は、素
子分離膜にもなる。
１基体１上に第２絶縁膜１０５を形成する。この際、第
２絶縁膜１０５を、ゲート電極１０３を覆うとともに溝
１０１内を埋め込む状態で形成する。第２絶縁膜１０５
は例えば酸化シリコンからなり、また形成方法には例え
ばＣＶＤ法が用いられる。この第２絶縁膜１０５は、素
子分離膜にもなる。
【００１５】その後、第２絶縁膜１０５上にレジスト膜
（図示せず）を形成してエッチングとリソグラフィとに
よってパターンニングし、レジスト膜に開口を形成す
る。続いてレジスト膜をマスクにして例えばＲＩＥを行
い、第２絶縁膜１０５にコンタクトホール１０６を形成
する。そして、レジスト膜を例えばプラズマアッシャー
処理やウエット処理によって除去する。
（図示せず）を形成してエッチングとリソグラフィとに
よってパターンニングし、レジスト膜に開口を形成す
る。続いてレジスト膜をマスクにして例えばＲＩＥを行
い、第２絶縁膜１０５にコンタクトホール１０６を形成
する。そして、レジスト膜を例えばプラズマアッシャー
処理やウエット処理によって除去する。
【００１６】次に、第２絶縁膜１０５上にコンタクトホ
ール１０６を埋め込む状態で導電膜（図示せず）を形成
する。導電膜は例えばポリシリコン、高融点金属シリサ
イドなどからなる。また形成方法には、スパッタリング
法、ＣＶＤ法、蒸着法などが用いられる。その後、リソ
グラフィとエッチングとによって導電膜をパターンニン
グし、第２配線１０７を形成する。
ール１０６を埋め込む状態で導電膜（図示せず）を形成
する。導電膜は例えばポリシリコン、高融点金属シリサ
イドなどからなる。また形成方法には、スパッタリング
法、ＣＶＤ法、蒸着法などが用いられる。その後、リソ
グラフィとエッチングとによって導電膜をパターンニン
グし、第２配線１０７を形成する。
【００１７】次いで図１（ｄ）に示す第４工程では、第
２配線１０７を覆う状態で第２絶縁膜１０５上に第３絶
縁膜１０８と密着層１０９とを順に形成する。例えばＣ
ＶＤ法によって、第２配線１０７を覆う状態で第２絶縁
膜１０５上に酸化シリコン膜を形成し、第３絶縁膜１０
８を形成する。また第３絶縁膜１０８の形成後は、例え
ばＣＶＤ法で第３絶縁膜１０８上にポリシリコンを成膜
し、化学的機械的研磨法で表面を平坦化することによっ
て、密着層１０９を形成する。
２配線１０７を覆う状態で第２絶縁膜１０５上に第３絶
縁膜１０８と密着層１０９とを順に形成する。例えばＣ
ＶＤ法によって、第２配線１０７を覆う状態で第２絶縁
膜１０５上に酸化シリコン膜を形成し、第３絶縁膜１０
８を形成する。また第３絶縁膜１０８の形成後は、例え
ばＣＶＤ法で第３絶縁膜１０８上にポリシリコンを成膜
し、化学的機械的研磨法で表面を平坦化することによっ
て、密着層１０９を形成する。
【００１８】次に、密着層１０９の表面と、この実施例
では支持基板になる第２基体２の表面とを張り合わせ
る。この張り合わせは、いわゆるＳＯＩ（Silicon On I
nsulotor）と呼ばれる従来の張り合わせ技術を用いて行
う。すなわち、密着層１０９の表面と第２基体２の表面
とを密着させ、この状態で所定の温度で所定の時間熱処
理することによって張り合わせる。
では支持基板になる第２基体２の表面とを張り合わせ
る。この張り合わせは、いわゆるＳＯＩ（Silicon On I
nsulotor）と呼ばれる従来の張り合わせ技術を用いて行
う。すなわち、密着層１０９の表面と第２基体２の表面
とを密着させ、この状態で所定の温度で所定の時間熱処
理することによって張り合わせる。
【００１９】その後、第１基体１の裏面から溝１０１の
底部位置まで第１基体１を除去する。除去方法には例え
ば化学的機械的研磨法が用いられ、除去後の第１基体１
の裏面は平坦になっている。
底部位置まで第１基体１を除去する。除去方法には例え
ば化学的機械的研磨法が用いられ、除去後の第１基体１
の裏面は平坦になっている。
【００２０】そして図１（ｅ）に示す第５工程では、平
坦な第１基体１の裏面上に第４絶縁膜１１０を形成す
る。なお、図１（ｅ）は、図１（ｄ）を反転しかつ第５
工程を行った状態を示してたものである。上記第４絶縁
膜１１０は例えば酸化シリコンからなり、また形成方法
には例えばＣＶＤ法が用いられる。
坦な第１基体１の裏面上に第４絶縁膜１１０を形成す
る。なお、図１（ｅ）は、図１（ｄ）を反転しかつ第５
工程を行った状態を示してたものである。上記第４絶縁
膜１１０は例えば酸化シリコンからなり、また形成方法
には例えばＣＶＤ法が用いられる。
【００２１】続いて、第４絶縁膜１１０上にレジスト膜
（図示せず）を形成してエッチングとリソグラフィとに
よってパターンニングし、レジスト膜に開口を形成す
る。次にレジスト膜をマスクにして例えばＲＩＥを行
い、例えばトランジスタのソース／ドレイン１０４上お
よび第２配線１０７を取り出そうとする箇所の第４絶縁
膜１１０にコンタクトホール１１１を形成する。そし
て、レジスト膜を例えばプラズマアッシャー処理やウエ
ット処理によって除去する。
（図示せず）を形成してエッチングとリソグラフィとに
よってパターンニングし、レジスト膜に開口を形成す
る。次にレジスト膜をマスクにして例えばＲＩＥを行
い、例えばトランジスタのソース／ドレイン１０４上お
よび第２配線１０７を取り出そうとする箇所の第４絶縁
膜１１０にコンタクトホール１１１を形成する。そし
て、レジスト膜を例えばプラズマアッシャー処理やウエ
ット処理によって除去する。
【００２２】次に、第４絶縁膜１１０上にコンタクトホ
ール１１１を埋め込む状態で導電膜（図示せず）を形成
する。導電膜は例えばアルミニウム、アルミニウム合金
などからなる。また形成方法には、スパッタリング法、
ＣＶＤ法、蒸着法などが用いられる。その後、リソグラ
フィとエッチングとによって導電膜をパターンニング
し、第３配線１１２を形成する。
ール１１１を埋め込む状態で導電膜（図示せず）を形成
する。導電膜は例えばアルミニウム、アルミニウム合金
などからなる。また形成方法には、スパッタリング法、
ＣＶＤ法、蒸着法などが用いられる。その後、リソグラ
フィとエッチングとによって導電膜をパターンニング
し、第３配線１１２を形成する。
【００２３】そしてこの実施例では、図２に示すよう
に、第４絶縁膜１１０を形成する場合と同様の方法に
て、第３配線１１２を覆う状態で第４絶縁膜１１０上に
第５絶縁膜１１３を形成する。その後、上記コンタクト
ホール１１１の形成方法と同様にして、第５絶縁膜１１
３にコンタクトホール１１４を形成する。
に、第４絶縁膜１１０を形成する場合と同様の方法に
て、第３配線１１２を覆う状態で第４絶縁膜１１０上に
第５絶縁膜１１３を形成する。その後、上記コンタクト
ホール１１１の形成方法と同様にして、第５絶縁膜１１
３にコンタクトホール１１４を形成する。
【００２４】そして、第３配線１１２の形成方法と同様
にして、第５絶縁膜１１３上に第４配線１１５を形成す
る。このことによって、図２に示すような例えば４層か
らなる多層配線が得られる。
にして、第５絶縁膜１１３上に第４配線１１５を形成す
る。このことによって、図２に示すような例えば４層か
らなる多層配線が得られる。
【００２５】上記実施例では、第４工程で第１基体１の
最表面に形成された密着層１０９と第２基体２とを張り
合わせてＳＯＩ構造を形成する。そのため、第１配線で
あるゲート電極１０３および第２配線１０７は第１基体
１と第２基体２との間に埋め込まれた状態になる。
最表面に形成された密着層１０９と第２基体２とを張り
合わせてＳＯＩ構造を形成する。そのため、第１配線で
あるゲート電極１０３および第２配線１０７は第１基体
１と第２基体２との間に埋め込まれた状態になる。
【００２６】つまりこの実施例では、従来法で同じ４層
の多層配線を形成する場合（図７参照）に比べて、ゲー
ト電極１０３と第２配線１０７の２つの配線、ゲート酸
化膜１０２および第２絶縁膜１０５分の段差がなくな
る。しかも、第３配線１１２、第４配線１１５は平坦に
研磨除去された第１基体１の裏面上に順に形成してい
く。このため、図２に示すように第３配線１１２を平坦
状に形成できる。また、第４配線１１５を小さい段差で
形成することができる。
の多層配線を形成する場合（図７参照）に比べて、ゲー
ト電極１０３と第２配線１０７の２つの配線、ゲート酸
化膜１０２および第２絶縁膜１０５分の段差がなくな
る。しかも、第３配線１１２、第４配線１１５は平坦に
研磨除去された第１基体１の裏面上に順に形成してい
く。このため、図２に示すように第３配線１１２を平坦
状に形成できる。また、第４配線１１５を小さい段差で
形成することができる。
【００２７】また、第１基体１と第２基体２とを張り合
わせてＳＯＩ構造を形成するので、、第１基体１の裏面
側または第２基体２の表面側のいずれからでもゲート電
極１０３とコンタクトをとることができる。
わせてＳＯＩ構造を形成するので、、第１基体１の裏面
側または第２基体２の表面側のいずれからでもゲート電
極１０３とコンタクトをとることができる。
【００２８】したがって上記実施例によれば、従来法で
同じ層数の多層配線を形成する場合に比べて上層の配線
を小さい段差で形成できる。このため、上層の配線を容
易に加工することができる。また、配線間のコンタクト
の不良や配線のショート／オープン不良などを大幅に低
減できる。よって、高信頼性の多層配線を形成できるの
で、製造歩留りが向上することになる。
同じ層数の多層配線を形成する場合に比べて上層の配線
を小さい段差で形成できる。このため、上層の配線を容
易に加工することができる。また、配線間のコンタクト
の不良や配線のショート／オープン不良などを大幅に低
減できる。よって、高信頼性の多層配線を形成できるの
で、製造歩留りが向上することになる。
【００２９】また、上記実施例の多層配線をセルベース
ＬＳＩに適用した場合には、ゲートアレイのコンタクト
の位置の自由度が大きくなるので、ＬＳＩの高集積化に
有効になる。なお、本発明方法は特にセルベースＬＳＩ
に有効であるが、エンデベッデットセルアレイ、つまり
セルベースゲートアレイを搭載したＡＳＩＣにも対応可
能である。
ＬＳＩに適用した場合には、ゲートアレイのコンタクト
の位置の自由度が大きくなるので、ＬＳＩの高集積化に
有効になる。なお、本発明方法は特にセルベースＬＳＩ
に有効であるが、エンデベッデットセルアレイ、つまり
セルベースゲートアレイを搭載したＡＳＩＣにも対応可
能である。
【００３０】次に、本発明方法を実際に適用した例につ
いて説明する。図３はスタティックＲＡＭ（以下、ＳＲ
ＡＭと記す）のレイアウト図であり、本発明方法によっ
て形成したセルベースゲートアレイを用いた場合を示し
ている。また、図４は図３におけるＡ−Ａ1 線断面図で
あり、図５は図３におけるＢ−Ｂ2 線断面図である。さ
らに、図６は図３に示すＳＲＡＭの等価回路図である。
いて説明する。図３はスタティックＲＡＭ（以下、ＳＲ
ＡＭと記す）のレイアウト図であり、本発明方法によっ
て形成したセルベースゲートアレイを用いた場合を示し
ている。また、図４は図３におけるＡ−Ａ1 線断面図で
あり、図５は図３におけるＢ−Ｂ2 線断面図である。さ
らに、図６は図３に示すＳＲＡＭの等価回路図である。
【００３１】ここで示すＳＲＡＭは、２つの情報保持ト
ランジスタ（以下、Ｄ1 、Ｄ2 と記す）、２つの負荷ト
ランジスタ（以下、Ｌ1 、Ｌ2 と記す）、および２つの
選択トランジスタ（以下、Ｔ1 、Ｔ2 と記す）の６つの
トランジスタセルを有している。なお、Ｄ1 、Ｄ2 、Ｔ
1 、Ｔ2 はＮＭＯＳトランジスタからなり、Ｌ1 、Ｌ2
はＰＭＯＳトランジスタからなる。
ランジスタ（以下、Ｄ1 、Ｄ2 と記す）、２つの負荷ト
ランジスタ（以下、Ｌ1 、Ｌ2 と記す）、および２つの
選択トランジスタ（以下、Ｔ1 、Ｔ2 と記す）の６つの
トランジスタセルを有している。なお、Ｄ1 、Ｄ2 、Ｔ
1 、Ｔ2 はＮＭＯＳトランジスタからなり、Ｌ1 、Ｌ2
はＰＭＯＳトランジスタからなる。
【００３２】そして図４および図５に示したように、上
記実施例と同様の方法によって、Ｄ1 、Ｄ2 、Ｌ1 、Ｌ
2 、Ｔ1 、Ｔ2 のそれぞれのゲート電極３２は第２絶縁
膜３１内に埋め込まれた状態で形成されている。また各
ゲート電極３２を第１配線とした場合、第２配線３４は
第２絶縁膜３１の下面側に形成されており、第２絶縁膜
３１と第３絶縁膜３５との間に埋め込まれた状態になっ
ている。
記実施例と同様の方法によって、Ｄ1 、Ｄ2 、Ｌ1 、Ｌ
2 、Ｔ1 、Ｔ2 のそれぞれのゲート電極３２は第２絶縁
膜３１内に埋め込まれた状態で形成されている。また各
ゲート電極３２を第１配線とした場合、第２配線３４は
第２絶縁膜３１の下面側に形成されており、第２絶縁膜
３１と第３絶縁膜３５との間に埋め込まれた状態になっ
ている。
【００３３】すなわち、第１基体３内でかつその表面側
にはＤ1 、Ｄ2 、Ｌ1 、Ｌ2 、Ｔ1、Ｔ2 それぞれのソ
ース／ドレインの拡散層３０と、それぞのゲート電極３
２の電極パッド３２ａとが形成されている。
にはＤ1 、Ｄ2 、Ｌ1 、Ｌ2 、Ｔ1、Ｔ2 それぞれのソ
ース／ドレインの拡散層３０と、それぞのゲート電極３
２の電極パッド３２ａとが形成されている。
【００３４】上記拡散層３０は例えば平面的に見て（図
３参照）、Ｌ1 、Ｌ2 の拡散層３０に対しＴ1 、Ｄ1 の
拡散層３０とＤ2 、Ｔ2 の拡散層３０とが対向して配置
されるように形成されている。このうち、Ｔ1 、Ｄ1 の
拡散層３０は互いに共通な部分を有する状態で形成され
ている。またＤ2 、Ｔ2 の拡散層３０も同様に、互いに
共通な部分を有する状態で形成されている。なお、第１
基体３は例えばシリコンからなり、また電極パッド３２
ａは例えばポリシリコンからなる。
３参照）、Ｌ1 、Ｌ2 の拡散層３０に対しＴ1 、Ｄ1 の
拡散層３０とＤ2 、Ｔ2 の拡散層３０とが対向して配置
されるように形成されている。このうち、Ｔ1 、Ｄ1 の
拡散層３０は互いに共通な部分を有する状態で形成され
ている。またＤ2 、Ｔ2 の拡散層３０も同様に、互いに
共通な部分を有する状態で形成されている。なお、第１
基体３は例えばシリコンからなり、また電極パッド３２
ａは例えばポリシリコンからなる。
【００３５】また拡散層３０の下面には、図示しない第
１絶縁膜を介して第２絶縁膜３１が形成されている。こ
の第２絶縁膜３１には、その内部に埋め込まれかつ電極
パッド３２ａに接続する状態でゲート電極３２が形成さ
れている。ゲート電極３２は、例えばポリシリコンから
なる。
１絶縁膜を介して第２絶縁膜３１が形成されている。こ
の第２絶縁膜３１には、その内部に埋め込まれかつ電極
パッド３２ａに接続する状態でゲート電極３２が形成さ
れている。ゲート電極３２は、例えばポリシリコンから
なる。
【００３６】第２絶縁膜３１の下面には、第２配線３４
が形成されている。図３では、第２配線３４は実線で示
している。上記第２配線３４は、第２絶縁膜３１に形成
されたコンタクトホール３３を介して拡散層３０または
ゲート電極３２の電極パッド３２ａに接続されている。
なお、図３に示す●は、第２配線３４と拡散層３０また
は電極パッド３２ａとのコンタクトを示している。
が形成されている。図３では、第２配線３４は実線で示
している。上記第２配線３４は、第２絶縁膜３１に形成
されたコンタクトホール３３を介して拡散層３０または
ゲート電極３２の電極パッド３２ａに接続されている。
なお、図３に示す●は、第２配線３４と拡散層３０また
は電極パッド３２ａとのコンタクトを示している。
【００３７】つまり、第２配線３４と拡散層３０または
電極パッド３２ａとのコンタクトは、第２絶縁膜３１に
埋め込まれた状態でとられている。そして、第２配線３
４の下面には第３絶縁膜３５が形成されている。なお、
図４および図５では、第３絶縁膜３５のさらに下面側に
形成される密着膜、第２基体は省略してある。したがっ
て、第２配線３４は第２絶縁膜３１と第３絶縁膜３５と
の間に埋め込まれた状態に形成されている。
電極パッド３２ａとのコンタクトは、第２絶縁膜３１に
埋め込まれた状態でとられている。そして、第２配線３
４の下面には第３絶縁膜３５が形成されている。なお、
図４および図５では、第３絶縁膜３５のさらに下面側に
形成される密着膜、第２基体は省略してある。したがっ
て、第２配線３４は第２絶縁膜３１と第３絶縁膜３５と
の間に埋め込まれた状態に形成されている。
【００３８】一方、第１基体３の上方には、図示しない
第４絶縁膜を介して第３配線３６が形成されている。図
３に示す破線は、この第３配線３６を示しており、○は
第３配線３６と第１配線３２とのコンタクトホールの位
置を示している。
第４絶縁膜を介して第３配線３６が形成されている。図
３に示す破線は、この第３配線３６を示しており、○は
第３配線３６と第１配線３２とのコンタクトホールの位
置を示している。
【００３９】なお、この具体例においては、各Ｄ1 、Ｄ
2 、Ｌ1 、Ｌ2 、Ｔ1 、Ｔ2 と、２本のビット線（以
下、Ｂ1 、Ｂ2 と記す）、電源線（以下、ＶＤＤと記
す）および接地線（以下、ＶＳＳと記す）とは第２配線
３４によって次のように接続する状態で形成されてい
る。
2 、Ｌ1 、Ｌ2 、Ｔ1 、Ｔ2 と、２本のビット線（以
下、Ｂ1 、Ｂ2 と記す）、電源線（以下、ＶＤＤと記
す）および接地線（以下、ＶＳＳと記す）とは第２配線
３４によって次のように接続する状態で形成されてい
る。
【００４０】すなわち第２配線３４は、Ｂ1 とＴ1 の拡
散層３０とを接続し、Ｔ1 およびＤ1 の共通の拡散層３
０とＬ1 の拡散層３０とを接続する。またＬ1 の拡散層
３０とＬ2 のゲート電極３２の電極パッド３２ａとを接
続し、さらにこの電極パッド３２ａとＤ2 の電極パッド
３２ａとを接続する。
散層３０とを接続し、Ｔ1 およびＤ1 の共通の拡散層３
０とＬ1 の拡散層３０とを接続する。またＬ1 の拡散層
３０とＬ2 のゲート電極３２の電極パッド３２ａとを接
続し、さらにこの電極パッド３２ａとＤ2 の電極パッド
３２ａとを接続する。
【００４１】また、Ｌ1 の拡散層３０とＬ2 の拡散層３
０とをＶＤＤに接続し、Ｌ2 の拡散層３０とＴ2 および
Ｄ2 の共通の拡散層３０と接続する。またＴ2 およびＤ
2 の共通の拡散層３０とＤ1 の電極パッド３２ａとを接
続し、さらにこの電極パッド３２ａとＬ1 の電極パッド
３２ａとを接続する。そして、Ｔ2 の拡散層３０とＢ2
とを接続し、Ｄ1 の拡散層３０およびＤ2 の拡散層３０
とＶＳＳとを接続するように形成されている。
０とをＶＤＤに接続し、Ｌ2 の拡散層３０とＴ2 および
Ｄ2 の共通の拡散層３０と接続する。またＴ2 およびＤ
2 の共通の拡散層３０とＤ1 の電極パッド３２ａとを接
続し、さらにこの電極パッド３２ａとＬ1 の電極パッド
３２ａとを接続する。そして、Ｔ2 の拡散層３０とＢ2
とを接続し、Ｄ1 の拡散層３０およびＤ2 の拡散層３０
とＶＳＳとを接続するように形成されている。
【００４２】上記した例では、ＳＲＡＭを構成するＤ1
、Ｄ2 、Ｌ1 、Ｌ2 、Ｔ1 、Ｔ2 のゲート電極３２お
よび電極パッド３２ａと第２配線３４とが第１基体３と
第３絶縁膜３５との間に埋め込まれる状態に形成され
る。つまり、本発明方法を用いることによってＳＲＡＭ
を第１基体３と、第１基体３に張り合わせる第２基体と
の間に埋め込んだ状態で形成できる。このため、ＳＲＡ
Ｍ上に形成される配線の段差を小さくできるので、電気
的信頼性の高いＬＳＩを得ることが可能になる。
、Ｄ2 、Ｌ1 、Ｌ2 、Ｔ1 、Ｔ2 のゲート電極３２お
よび電極パッド３２ａと第２配線３４とが第１基体３と
第３絶縁膜３５との間に埋め込まれる状態に形成され
る。つまり、本発明方法を用いることによってＳＲＡＭ
を第１基体３と、第１基体３に張り合わせる第２基体と
の間に埋め込んだ状態で形成できる。このため、ＳＲＡ
Ｍ上に形成される配線の段差を小さくできるので、電気
的信頼性の高いＬＳＩを得ることが可能になる。
【００４３】
【発明の効果】以上説明したように本発明方法では、第
１基体の最表面に形成した密着層と第２基体とを張り合
わせるので、第１配線と第２配線とを第１基体と第２基
体との間に埋め込んだ状態にすることができる。また平
坦に研磨除去した第１基体の裏面上に第３配線を形成す
るため、平坦状の第３配線が得られる。
１基体の最表面に形成した密着層と第２基体とを張り合
わせるので、第１配線と第２配線とを第１基体と第２基
体との間に埋め込んだ状態にすることができる。また平
坦に研磨除去した第１基体の裏面上に第３配線を形成す
るため、平坦状の第３配線が得られる。
【００４４】したがって本発明方法によれば、従来法で
同じ層数の多層配線を形成する場合に比べて上層の配線
を小さい段差で形成できる。このため、上層の配線を容
易に加工することができることになり、配線間のコンタ
クトの不良や配線のショート／オープン不良などを大幅
に低減できる。よって、高信頼性の多層配線を形成でき
るので、製造歩留りが向上することになる。
同じ層数の多層配線を形成する場合に比べて上層の配線
を小さい段差で形成できる。このため、上層の配線を容
易に加工することができることになり、配線間のコンタ
クトの不良や配線のショート／オープン不良などを大幅
に低減できる。よって、高信頼性の多層配線を形成でき
るので、製造歩留りが向上することになる。
【００４５】また上記第１配線がゲート電極からなるこ
とによって、第１基体の裏面側または第２基体の表面側
のいずれからでもゲート電極とコンタクトがとれる。し
たがって、ゲート電極とのコンタクトの位置の自由度が
大きくなるので、本発明方法はＬＳＩの高集積化に非常
に有効になる。
とによって、第１基体の裏面側または第２基体の表面側
のいずれからでもゲート電極とコンタクトがとれる。し
たがって、ゲート電極とのコンタクトの位置の自由度が
大きくなるので、本発明方法はＬＳＩの高集積化に非常
に有効になる。
【図１】本発明方法の一例を示す工程図である。
【図２】本発明方法で形成された多層配線の一例を示す
断面図である。
断面図である。
【図３】ＳＲＡＭのレイアウト図であり、本発明方法に
よって形成したセルベースゲートアレイを用いた場合を
示している。
よって形成したセルベースゲートアレイを用いた場合を
示している。
【図４】図３におけるＡ−Ａ1 線断面図である。
【図５】図３におけるＢ−Ｂ2 線断面図である。
【図６】図３に示すＳＲＡＭの等価回路図である。
【図７】従来法による多層配線を示す断面図である。
１、３ 第１基体 ２ 第２基体 ３２、１０３ ゲート電極（第１配線） ３１、１０５ 第２絶縁膜 ３４、１０７ 第２配線 ３５、１０８ 第３絶縁膜 ３６、１１２ 第３配線 １００ 素子を形成しようとする領域 １０１ 溝 １０２ ゲート酸化膜（第１絶縁膜） １０９ 密着層 １１０ 第４絶縁膜
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｂ 29/786 21/336 Ｈ０１Ｌ 21/88 Ｋ 9056−4Ｍ 29/78 ３１１ Ｙ
Claims (2)
- 【請求項１】 第１基体に、素子を形成しようとする領
域を囲む状態で溝を形成した後、該溝を含めて前記第１
基体の表面に第１絶縁膜を形成する第１工程と、 該第１絶縁膜上に第１配線を形成する第２工程と、 前記第１配線を覆うとともに前記溝内を埋め込む状態で
前記第１基体上に第２絶縁膜を形成した後、該第２絶縁
膜上に第２配線を形成する第３工程と、 前記第２配線を覆う状態で前記第２絶縁膜上に第３絶縁
膜と密着層とを順に形成し、さらに該密着層の表面と第
２基体の表面とを張り合わせた後、前記第１基体の裏面
から前記溝の底部位置まで該第１基体を除去する第４工
程と、 この後、前記第１基体の裏面上に第４絶縁膜を形成し、
続いて該第４絶縁膜上に第３配線を形成する第５工程と
を有することを特徴とする多層配線の形成方法。 - 【請求項２】 前記第１工程では第１絶縁膜はゲート酸
化膜からなり、 前記第２工程では、前記素子を形成しようとする領域の
前記ゲート酸化膜上に前記第１配線でゲート電極を形成
することを特徴とする請求項１記載の多層配線の形成方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6194873A JPH0845935A (ja) | 1994-07-26 | 1994-07-26 | 多層配線の形成方法 |
| US08/505,786 US5589419A (en) | 1994-07-26 | 1995-07-21 | Process for fabricating semiconductor device having a multilevel interconnection |
| KR19950022170A KR960005951A (ja) | 1994-07-26 | 1995-07-25 | |
| SG1995000947A SG33431A1 (en) | 1994-07-26 | 1995-07-26 | Process for fabricating semiconductor device |
| CN95115252A CN1063580C (zh) | 1994-07-26 | 1995-07-26 | 制造具有多层互连的半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6194873A JPH0845935A (ja) | 1994-07-26 | 1994-07-26 | 多層配線の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0845935A true JPH0845935A (ja) | 1996-02-16 |
Family
ID=16331734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6194873A Pending JPH0845935A (ja) | 1994-07-26 | 1994-07-26 | 多層配線の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5589419A (ja) |
| JP (1) | JPH0845935A (ja) |
| KR (1) | KR960005951A (ja) |
| CN (1) | CN1063580C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093757A (ja) * | 2003-09-18 | 2005-04-07 | Sharp Corp | 薄膜半導体装置および薄膜半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512496B2 (ja) * | 1994-11-25 | 2004-03-29 | 株式会社半導体エネルギー研究所 | Ｓｏｉ型半導体集積回路の作製方法 |
| US5807783A (en) * | 1996-10-07 | 1998-09-15 | Harris Corporation | Surface mount die by handle replacement |
| KR100702119B1 (ko) * | 2001-06-30 | 2007-03-30 | 주식회사 하이닉스반도체 | 반도체소자의 본딩패드 및 그 제조방법 |
| US7285477B1 (en) * | 2006-05-16 | 2007-10-23 | International Business Machines Corporation | Dual wired integrated circuit chips |
| FR2910704A1 (fr) * | 2007-04-05 | 2008-06-27 | Commissariat Energie Atomique | Procede de realisation d'un dispositif a circuit integre interconnecte |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450543A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Manufacture of semiconductor device |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| US5091330A (en) * | 1990-12-28 | 1992-02-25 | Motorola, Inc. | Method of fabricating a dielectric isolated area |
| DE69226687T2 (de) * | 1991-10-16 | 1999-04-15 | Sony Corp., Tokio/Tokyo | Verfahren zur Herstellung einer SOI-Struktur mit einem DRAM |
| JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 |
| US5496764A (en) * | 1994-07-05 | 1996-03-05 | Motorola, Inc. | Process for forming a semiconductor region adjacent to an insulating layer |
-
1994
- 1994-07-26 JP JP6194873A patent/JPH0845935A/ja active Pending
-
1995
- 1995-07-21 US US08/505,786 patent/US5589419A/en not_active Expired - Fee Related
- 1995-07-25 KR KR19950022170A patent/KR960005951A/ko not_active Ceased
- 1995-07-26 CN CN95115252A patent/CN1063580C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005093757A (ja) * | 2003-09-18 | 2005-04-07 | Sharp Corp | 薄膜半導体装置および薄膜半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1063580C (zh) | 2001-03-21 |
| CN1127935A (zh) | 1996-07-31 |
| KR960005951A (ja) | 1996-02-23 |
| US5589419A (en) | 1996-12-31 |
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