JPH06120423A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06120423A JPH06120423A JP4267183A JP26718392A JPH06120423A JP H06120423 A JPH06120423 A JP H06120423A JP 4267183 A JP4267183 A JP 4267183A JP 26718392 A JP26718392 A JP 26718392A JP H06120423 A JPH06120423 A JP H06120423A
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Abstract
(57)【要約】
【目的】分極反転、誘電率の温度変化よる信頼性低下の
問題を回避し、小面積かつ、大容量のキャパシタを備え
た半導体装置を提供する。 【構成】固溶体(xBaZrO3・(1-x) PbTiO3)で、BaZrO3が4
5%以上含まれる固溶体薄膜をキャパシタ絶縁膜として用
いる。 【効果】構造の簡単で小面積のキャパシタで十分な蓄積
電荷量を確保することが出来るので、キャパシタを備え
た半導体装置の高集積化を容易に実現できる。
問題を回避し、小面積かつ、大容量のキャパシタを備え
た半導体装置を提供する。 【構成】固溶体(xBaZrO3・(1-x) PbTiO3)で、BaZrO3が4
5%以上含まれる固溶体薄膜をキャパシタ絶縁膜として用
いる。 【効果】構造の簡単で小面積のキャパシタで十分な蓄積
電荷量を確保することが出来るので、キャパシタを備え
た半導体装置の高集積化を容易に実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、高
誘電体を用いた大規模集積回路に好適な小面積かつ、大
容量のキャパシタを備えた半導体装置に関する。
誘電体を用いた大規模集積回路に好適な小面積かつ、大
容量のキャパシタを備えた半導体装置に関する。
【０００２】
【従来の技術】近年、半導体装置の高集積化にともな
い、個々の素子は微細化の一途をたどっている。たとえ
ば、ＤＲＡＭ( Dynamic Random Access Memory )は３年
で４倍のペースで高集積化を実現してきており、既に４
メガビットメモリの量産が始まっている。この高集積化
は、チップ面積の拡大（世代ごと1.4倍）とメモリセル
面積の縮小（世代ごと36%、約1/3倍）によって達成され
てきた。そしてメモリセル面積の縮小は素子の微細化に
よって行われてきた。しかし、微細化に伴う蓄積容量の
減少のために信号対雑音（ＳＮ）比の低下や、α線の入
射による信号反転等の弊害が顕在化し、信頼性の確保が
大きな問題となっている。すなわち、静電容量を一定に
保ったままキャパシタ面積を1/k倍に縮小するためには
絶縁膜の膜厚も1/kに薄くしなければならないが、従来
用いられている誘電体であるSiO2やSi3N4はすでに限界
近くまで薄膜化が進んでおり、これ以上の薄膜化は非常
に困難になってきているのである。この問題を解決する
ため、３次元化によって小さな平面面積のなかに大きな
キャパシタ面積を持ったメモリセルが開発されていが、
このような方法によっても、メモリセルの微細化と構造
の複雑化が進行し製造技術が非常に難しくなるととも
に、開発・製造コストが著しく増大するという経済性の
問題ある。
い、個々の素子は微細化の一途をたどっている。たとえ
ば、ＤＲＡＭ( Dynamic Random Access Memory )は３年
で４倍のペースで高集積化を実現してきており、既に４
メガビットメモリの量産が始まっている。この高集積化
は、チップ面積の拡大（世代ごと1.4倍）とメモリセル
面積の縮小（世代ごと36%、約1/3倍）によって達成され
てきた。そしてメモリセル面積の縮小は素子の微細化に
よって行われてきた。しかし、微細化に伴う蓄積容量の
減少のために信号対雑音（ＳＮ）比の低下や、α線の入
射による信号反転等の弊害が顕在化し、信頼性の確保が
大きな問題となっている。すなわち、静電容量を一定に
保ったままキャパシタ面積を1/k倍に縮小するためには
絶縁膜の膜厚も1/kに薄くしなければならないが、従来
用いられている誘電体であるSiO2やSi3N4はすでに限界
近くまで薄膜化が進んでおり、これ以上の薄膜化は非常
に困難になってきているのである。この問題を解決する
ため、３次元化によって小さな平面面積のなかに大きな
キャパシタ面積を持ったメモリセルが開発されていが、
このような方法によっても、メモリセルの微細化と構造
の複雑化が進行し製造技術が非常に難しくなるととも
に、開発・製造コストが著しく増大するという経済性の
問題ある。
【０００３】また例えば、移動体通信に用いられるアナ
ログ回路には大きな容量を持ったキャパシタが必要であ
るが、これを従来のキャパシタ用の誘電体膜を用いて作
ろうとすると大きな面積を必要とするためＬＳＩ化とす
ることが出来ず、外付けのコンデンサーを用いている。
しかし、さらに小型軽量な移動体通信装置を実現するた
めには１チップＬＳＩ化が必要である。このように、大
容量のキャパシタを含む回路をＬＳＩ化するために、小
さな面積に大きな電荷を蓄積することの出来る誘電率の
大きな材料を用いたキャパシタが必要とされている。
ログ回路には大きな容量を持ったキャパシタが必要であ
るが、これを従来のキャパシタ用の誘電体膜を用いて作
ろうとすると大きな面積を必要とするためＬＳＩ化とす
ることが出来ず、外付けのコンデンサーを用いている。
しかし、さらに小型軽量な移動体通信装置を実現するた
めには１チップＬＳＩ化が必要である。このように、大
容量のキャパシタを含む回路をＬＳＩ化するために、小
さな面積に大きな電荷を蓄積することの出来る誘電率の
大きな材料を用いたキャパシタが必要とされている。
【０００４】チタン酸ジルコン酸鉛（ＰＺＴ）を代表と
する強誘電体は、従来のキャパシタ用の誘電体膜SiO2や
Si3N4に比較し100〜1000倍の誘電率を持つため、これを
キャパシタ絶縁膜に用いれば小面積で大容量のキャパシ
タが実現できる。例えば、DRAMに用いれば、比較的簡単
なキャパシタ構造と組み合わせるだけでギガビット世代
の微小な（0.1〜0.2μｍ2）メモリセルの中に回路動作
上十分な電荷を蓄える事ができる。強誘電体薄膜をキャ
パシタ絶縁膜に用いたＤＲＡＭとしては特公平３−１６
５５５７号や、特公平３−２５６３５６号に記載されて
いるものがある。
する強誘電体は、従来のキャパシタ用の誘電体膜SiO2や
Si3N4に比較し100〜1000倍の誘電率を持つため、これを
キャパシタ絶縁膜に用いれば小面積で大容量のキャパシ
タが実現できる。例えば、DRAMに用いれば、比較的簡単
なキャパシタ構造と組み合わせるだけでギガビット世代
の微小な（0.1〜0.2μｍ2）メモリセルの中に回路動作
上十分な電荷を蓄える事ができる。強誘電体薄膜をキャ
パシタ絶縁膜に用いたＤＲＡＭとしては特公平３−１６
５５５７号や、特公平３−２５６３５６号に記載されて
いるものがある。
【０００５】
【発明が解決しようとする課題】強誘電体は永久双極子
間の相互作用が強く、外部電場を印加しない状態でも自
発分極と呼ばれる電気分極を生じており、この自発分極
を外部電場により反転することができる物質である。こ
のため強誘電体の分極Ｐと印加電場Ｅの関係は図２に示
したようなものとなる。この関係を履歴曲線と呼び、分
極がゼロになるときの電場を坑電場ＥCと呼ぶ。このよ
うな特性を持つ強誘電体をキャパシタ絶縁膜に用いる場
合、外部電場の向きが反転して、それまでと逆方向に坑
電場以上の大きさの電場がかかると、分極反転電流が流
れることになる。このため、アナログＬＳＩに用いる場
合には回路動作に問題を引き起こしてしまう問題があ
る。
間の相互作用が強く、外部電場を印加しない状態でも自
発分極と呼ばれる電気分極を生じており、この自発分極
を外部電場により反転することができる物質である。こ
のため強誘電体の分極Ｐと印加電場Ｅの関係は図２に示
したようなものとなる。この関係を履歴曲線と呼び、分
極がゼロになるときの電場を坑電場ＥCと呼ぶ。このよ
うな特性を持つ強誘電体をキャパシタ絶縁膜に用いる場
合、外部電場の向きが反転して、それまでと逆方向に坑
電場以上の大きさの電場がかかると、分極反転電流が流
れることになる。このため、アナログＬＳＩに用いる場
合には回路動作に問題を引き起こしてしまう問題があ
る。
【０００６】また、分極反転に伴う薄膜の疲労によって
特性が劣化するといった問題がある。特にDRAMではキャ
パシタ絶縁膜にかかる電圧を小さくしてキャパシタ絶縁
膜の信頼性を確保するために、プレ−ト電圧Vcpを電源
電圧の１／２に設定し、”０”，”１”いずれの情報を
記録する場合でも±(VDD-VSS)/2の電圧がかかるように
することで、キャパシタ絶縁膜にかかる電圧を小さくし
てキャパシタ絶縁膜の信頼性を確保するhalf VDD plate
方式が用いられている。ところが、強誘電体薄膜をキャ
パシタ絶縁膜として用いたＤＲＡＭではEc・t＞VDD/2の
場合、情報の読出し、書き込みの度に強誘電体の分極が
反転し、疲労によって特性が劣化してしまうという問題
がある。
特性が劣化するといった問題がある。特にDRAMではキャ
パシタ絶縁膜にかかる電圧を小さくしてキャパシタ絶縁
膜の信頼性を確保するために、プレ−ト電圧Vcpを電源
電圧の１／２に設定し、”０”，”１”いずれの情報を
記録する場合でも±(VDD-VSS)/2の電圧がかかるように
することで、キャパシタ絶縁膜にかかる電圧を小さくし
てキャパシタ絶縁膜の信頼性を確保するhalf VDD plate
方式が用いられている。ところが、強誘電体薄膜をキャ
パシタ絶縁膜として用いたＤＲＡＭではEc・t＞VDD/2の
場合、情報の読出し、書き込みの度に強誘電体の分極が
反転し、疲労によって特性が劣化してしまうという問題
がある。
【０００７】図３はこれまで報告されているPZT薄膜の
膜厚tと抗電場Ecの関係をまとめたものである。膜厚が
薄くなるに従ってEcが増大している。half VDD plate方
式を用いた場合に、各世代のキャパシタ絶縁膜にかかる
電場を計算して、同図中に示してある。この図から分か
るように、1G,4G bit DRAMではPZT薄膜を用いてもhalfV
DD plate方式を採用できる可能性がある。しかし、膜中
で坑電場にばらつきがある場合、坑電場の小さい部分は
分極の反転がおこることになり、信頼性の面からは問題
がある。
膜厚tと抗電場Ecの関係をまとめたものである。膜厚が
薄くなるに従ってEcが増大している。half VDD plate方
式を用いた場合に、各世代のキャパシタ絶縁膜にかかる
電場を計算して、同図中に示してある。この図から分か
るように、1G,4G bit DRAMではPZT薄膜を用いてもhalfV
DD plate方式を採用できる可能性がある。しかし、膜中
で坑電場にばらつきがある場合、坑電場の小さい部分は
分極の反転がおこることになり、信頼性の面からは問題
がある。
【０００８】また、最も広く研究されている強誘電体で
あるPZTは、キュリー点と呼ばれる相転移温度に近づく
につれてその誘電率が増大し、キュリー点で極大とな
る。通常半導体装置が用いられる温度範囲でもその誘電
率の温度変化にのために静電容量が変化してしまうた
め、アナログＬＳＩに用いる場合に大きな問題となる。
あるPZTは、キュリー点と呼ばれる相転移温度に近づく
につれてその誘電率が増大し、キュリー点で極大とな
る。通常半導体装置が用いられる温度範囲でもその誘電
率の温度変化にのために静電容量が変化してしまうた
め、アナログＬＳＩに用いる場合に大きな問題となる。
【０００９】
【課題を解決するための手段】固溶体(xBaZrO3・(1-x)
PbTiO3)で、BaZrO3が45%以上含まれる固溶体の薄膜をキ
ャパシタ絶縁膜として採用する。
PbTiO3)で、BaZrO3が45%以上含まれる固溶体の薄膜をキ
ャパシタ絶縁膜として採用する。
【００１０】
【作用】半導体装置の動作保証温度範囲が−２０℃〜１
２５℃であることから、−２０℃以下にキュリー点を持
つ強誘電体材料を採用し、常誘電体相で使用することに
より分極反転による信頼性の問題を回避できる。
２５℃であることから、−２０℃以下にキュリー点を持
つ強誘電体材料を採用し、常誘電体相で使用することに
より分極反転による信頼性の問題を回避できる。
【００１１】固溶体(xBaZrO3・(1-x) PbTiO3)で、BaZrO
3が４５％以上含まれる固溶体では、キュリー点が−２
０℃以下で、ＤＲＡＭの動作保証温度範囲内では常誘電
性であるので分極反転を起こさない。特に、x=0.45〜
0.5の組成では比誘電率が1500〜2000と大きく、また温
度による比誘電率の変化が小さいので、キャパシタ絶縁
膜として好適である。したがってこの材料をキャパシタ
絶縁膜として用いれば著しい半導体装置の高集積化を実
現できる。
3が４５％以上含まれる固溶体では、キュリー点が−２
０℃以下で、ＤＲＡＭの動作保証温度範囲内では常誘電
性であるので分極反転を起こさない。特に、x=0.45〜
0.5の組成では比誘電率が1500〜2000と大きく、また温
度による比誘電率の変化が小さいので、キャパシタ絶縁
膜として好適である。したがってこの材料をキャパシタ
絶縁膜として用いれば著しい半導体装置の高集積化を実
現できる。
【００１２】
【実施例】以下、実施例を用いて本発明を詳細に説明す
る。
る。
【００１３】図１は、本発明のキャパシタを用いたDRAM
メモリセルの断面図を示したものである。キャパシタ絶
縁膜に固溶体(xBaZrO3・(1-x) PbTiO3)の薄膜を用いて
いる以外は、基本的には特公平3-256356号に記載されて
いるものと同じ構造をしている。ここで１はp半導体基
板、２は素子間分離絶縁膜、３はゲート酸化膜、４はゲ
ート電極となるワード線、５,６,７,１０,１２,１３は
層間絶縁膜、６はｎ型不純物拡散層（リン）、９,１４
はコンタクトプラグ、１１はビット線、１５は下部電
極、１６は固溶体(xBaZrO3・(1-x) PbTiO3)の薄膜、１
７はプレート電極である。
メモリセルの断面図を示したものである。キャパシタ絶
縁膜に固溶体(xBaZrO3・(1-x) PbTiO3)の薄膜を用いて
いる以外は、基本的には特公平3-256356号に記載されて
いるものと同じ構造をしている。ここで１はp半導体基
板、２は素子間分離絶縁膜、３はゲート酸化膜、４はゲ
ート電極となるワード線、５,６,７,１０,１２,１３は
層間絶縁膜、６はｎ型不純物拡散層（リン）、９,１４
はコンタクトプラグ、１１はビット線、１５は下部電
極、１６は固溶体(xBaZrO3・(1-x) PbTiO3)の薄膜、１
７はプレート電極である。
【００１４】図４から図８は、本実施例によるメモリセ
ルを製造する工程を示すための断面図である。まず、図
４に示すように、スイッチ用トランジスタを従来のMOSF
ET形成工程により形成する。表面全体に公知のＣＶＤ法
を用いて厚さ５０ｎｍのSiO2７と、厚さ４００ｎｍのSi
3N4をそれぞれＣＶＤ法により堆積させ、膜厚分のSi3N4
をエッチングすることによりワード線間に絶縁膜８を埋
め込む。
ルを製造する工程を示すための断面図である。まず、図
４に示すように、スイッチ用トランジスタを従来のMOSF
ET形成工程により形成する。表面全体に公知のＣＶＤ法
を用いて厚さ５０ｎｍのSiO2７と、厚さ４００ｎｍのSi
3N4をそれぞれＣＶＤ法により堆積させ、膜厚分のSi3N4
をエッチングすることによりワード線間に絶縁膜８を埋
め込む。
【００１５】次に、図５に示すように、ビット線が基板
表面のｎ型拡散層と接触する部分および、蓄積電極が基
板表面のｎ型拡散層と接触する部分を公知のホトリソグ
ラフィ法とドライエッチング法を用いて開口する。ＣＶ
Ｄ法を用いて厚さ４００ｎｍのn型の不純物を含む多結
晶シリコンを堆積させた後、膜厚分のエッチングをする
ことにより、前述のエッチングにより形成された穴の内
部に多結晶シリコン５１、５２を埋め込む。
表面のｎ型拡散層と接触する部分および、蓄積電極が基
板表面のｎ型拡散層と接触する部分を公知のホトリソグ
ラフィ法とドライエッチング法を用いて開口する。ＣＶ
Ｄ法を用いて厚さ４００ｎｍのn型の不純物を含む多結
晶シリコンを堆積させた後、膜厚分のエッチングをする
ことにより、前述のエッチングにより形成された穴の内
部に多結晶シリコン５１、５２を埋め込む。
【００１６】厚さ５０ｎｍのSiO2１０をＣＶＤ法により
堆積させ、ビット線が多結晶シリコン５２と接触する部
分のみを公知のホトリソグラフィ法とドライエッチング
法を用いて開口する。次に、ビット線11を形成する。ビ
ット線の材料としては、金属のシリサイドと多結晶シリ
コンの積層膜を用いた。この上に、厚さ200nmのSiO2１
２を堆積させる。SiO2１２とビット線１１を公知のホト
リソグラフィ法とドライエッチング法を用いて加工し、
ビット線を所望のパターンとする。次に、膜厚１５０ｎ
ｍのSiO2をＣＶＤ法により堆積し、ドライエッチング法
によりエッチングして、ビット線の側壁部にSiO2のサイ
ドウォールスペーサを形成し、ビット線を絶縁する（図
６）。
堆積させ、ビット線が多結晶シリコン５２と接触する部
分のみを公知のホトリソグラフィ法とドライエッチング
法を用いて開口する。次に、ビット線11を形成する。ビ
ット線の材料としては、金属のシリサイドと多結晶シリ
コンの積層膜を用いた。この上に、厚さ200nmのSiO2１
２を堆積させる。SiO2１２とビット線１１を公知のホト
リソグラフィ法とドライエッチング法を用いて加工し、
ビット線を所望のパターンとする。次に、膜厚１５０ｎ
ｍのSiO2をＣＶＤ法により堆積し、ドライエッチング法
によりエッチングして、ビット線の側壁部にSiO2のサイ
ドウォールスペーサを形成し、ビット線を絶縁する（図
６）。
【００１７】蓄積電極が多結晶シリコン５１と接触する
部分のみを公知のホトリソグラフィ法とドライエッチン
グ法を用いて開口する。この上にＣＶＤ法によりSiO2１
３を堆積し、エッチバック法により平坦化した。ＢＰＳ
Ｇなどのシリコン酸化膜系の絶縁膜を堆積させ、平坦化
してもよい。その場合、絶縁膜は、下の段差を埋めて平
坦化するのに十分な膜厚とする必要がある。公知のホト
リソグラフィ法とドライエッチング法を用いて蓄積容量
部を多結晶シリコン５１と接触させるメモリ部コンタク
ト孔を開口し、このコンタクト孔を多結晶シリコン１４
で埋め込む（図７）。
部分のみを公知のホトリソグラフィ法とドライエッチン
グ法を用いて開口する。この上にＣＶＤ法によりSiO2１
３を堆積し、エッチバック法により平坦化した。ＢＰＳ
Ｇなどのシリコン酸化膜系の絶縁膜を堆積させ、平坦化
してもよい。その場合、絶縁膜は、下の段差を埋めて平
坦化するのに十分な膜厚とする必要がある。公知のホト
リソグラフィ法とドライエッチング法を用いて蓄積容量
部を多結晶シリコン５１と接触させるメモリ部コンタク
ト孔を開口し、このコンタクト孔を多結晶シリコン１４
で埋め込む（図７）。
【００１８】Ptの下地電極15を形成した後、フォトレジ
ストをマスクにドライエッチング法によりこれをパター
ンニングした。この表面に固溶体(xBaZrO3・(1-x) PbTi
O3)の薄膜16を形成する。本実施例では、高周波マグネ
トロンスパッタ法により、厚さ100nmの(xBaZrO3・
(1-x) PbTiO3)固溶体薄膜を形成した。薄膜の組成はx=
0.47とした。スパッタリングガスはアルゴンと酸素の
９：１混合ガスを使用し、ガス圧は0.1Torrとした。ス
パッタ時の基板温度は約200℃とし、スパッタ終了後、
酸化雰囲気中で550℃2時間の熱処理をおこなった。
ストをマスクにドライエッチング法によりこれをパター
ンニングした。この表面に固溶体(xBaZrO3・(1-x) PbTi
O3)の薄膜16を形成する。本実施例では、高周波マグネ
トロンスパッタ法により、厚さ100nmの(xBaZrO3・
(1-x) PbTiO3)固溶体薄膜を形成した。薄膜の組成はx=
0.47とした。スパッタリングガスはアルゴンと酸素の
９：１混合ガスを使用し、ガス圧は0.1Torrとした。ス
パッタ時の基板温度は約200℃とし、スパッタ終了後、
酸化雰囲気中で550℃2時間の熱処理をおこなった。
【００１９】今回はスパッタ法を用いたが、(xBaZrO3・
(1-x) PbTiO3)固溶体薄膜の形成方法としては、公知の
ゾル・ゲル法やＣＶＤ法、ＭＯＣＶＤ法等を用いてもよ
い。次に、プレート電極17を被着し、メモリセルの蓄積
容量部を完成させる。最後に、層間絶縁膜を形成し、そ
の上にＡｌ配線を作り、メモリセルを完成する。
(1-x) PbTiO3)固溶体薄膜の形成方法としては、公知の
ゾル・ゲル法やＣＶＤ法、ＭＯＣＶＤ法等を用いてもよ
い。次に、プレート電極17を被着し、メモリセルの蓄積
容量部を完成させる。最後に、層間絶縁膜を形成し、そ
の上にＡｌ配線を作り、メモリセルを完成する。
【００２０】本発明の半導体装置、ダイナミックランダ
ムアクセスメモリに限らず、あらゆる種類の半導体装置
に適用可能である。その例を、図８に示した高速バイポ
ーラメモリの例で説明する。この半導体記憶装置は、た
とえばスーパーコンピュータのキャシュメモリとして使
われている。この半導体記憶装置は、α線入射によるソ
フトエラーを防止するためのキャパシタとしてPtSi-Si
のシュットキーバリアダイオード(SBD)の接合容量が利
用されている。ソフトエラーを防止するためには約500f
Fの静電容量が必要であるが、SBDの静電容量密度は3.4f
F/μm2以上にすることができないため、大面積のSBDを
使用せざろうえなかった。誘電率の大きな材料を用いた
小面積のキャパシタと小面積のSBDと並列に形成して、
全体として面積の小さなダーオードの等価回路を使用す
ればメモリセルの面積を縮小することができる。上記小
面積のキャパシタの誘電体材料としてタンタル、チタン
などの金属酸化物を用いた高速バイポーラメモリとして
は特開昭61-212053号に記載されているものがある。本
実施例ではこの小面積キャパシタとして本発明の半導体
装置を用いた。図９は、本実施例の高速バイポーラメモ
リセルの部分断面図である。図において、90はp型シリ
コン基板、91はn+埋め込み層、92は素子間分離絶縁膜、
93はn型エピタキシャルシリコン層、94は高濃度にドー
プされたn型エピタキシャルシリコン層、95はPtSi、96
はシリコン酸化膜、97は(xBaZrO3・(1-x)PbTiO3)固溶体
薄膜、98はTi配線層、99はAl配線層である。93のn型エ
ピタキシャルシリコン層上のPtSiはショットキー接触と
なり、となり、Al/TiN配線とn+埋め込み層の間にショッ
トキーダイオードが形成される。一方94の高濃度にドー
プされたn型エピタキシャルシリコン層上のPtSiはオー
ミック接触となっている。この部分のPtSiはキャパシタ
の下地電極として用いられる。本実施例ではキャパシタ
絶縁膜としてx=0.47の(xBaZrO3・(1-x) PbTiO3)固溶体
薄膜を用いたので、その比誘電率は1100で100nmの膜厚
でも単位面積当たり約100fF/μm2もの静電容量が得られ
た。これはTa2O5を用いた場合の約10倍の静電容量密度
であり、従来50μm2必要であったキャパシタ面積を5μm
2にすることができる。その結果セル面積を大幅に縮小
することができた。
ムアクセスメモリに限らず、あらゆる種類の半導体装置
に適用可能である。その例を、図８に示した高速バイポ
ーラメモリの例で説明する。この半導体記憶装置は、た
とえばスーパーコンピュータのキャシュメモリとして使
われている。この半導体記憶装置は、α線入射によるソ
フトエラーを防止するためのキャパシタとしてPtSi-Si
のシュットキーバリアダイオード(SBD)の接合容量が利
用されている。ソフトエラーを防止するためには約500f
Fの静電容量が必要であるが、SBDの静電容量密度は3.4f
F/μm2以上にすることができないため、大面積のSBDを
使用せざろうえなかった。誘電率の大きな材料を用いた
小面積のキャパシタと小面積のSBDと並列に形成して、
全体として面積の小さなダーオードの等価回路を使用す
ればメモリセルの面積を縮小することができる。上記小
面積のキャパシタの誘電体材料としてタンタル、チタン
などの金属酸化物を用いた高速バイポーラメモリとして
は特開昭61-212053号に記載されているものがある。本
実施例ではこの小面積キャパシタとして本発明の半導体
装置を用いた。図９は、本実施例の高速バイポーラメモ
リセルの部分断面図である。図において、90はp型シリ
コン基板、91はn+埋め込み層、92は素子間分離絶縁膜、
93はn型エピタキシャルシリコン層、94は高濃度にドー
プされたn型エピタキシャルシリコン層、95はPtSi、96
はシリコン酸化膜、97は(xBaZrO3・(1-x)PbTiO3)固溶体
薄膜、98はTi配線層、99はAl配線層である。93のn型エ
ピタキシャルシリコン層上のPtSiはショットキー接触と
なり、となり、Al/TiN配線とn+埋め込み層の間にショッ
トキーダイオードが形成される。一方94の高濃度にドー
プされたn型エピタキシャルシリコン層上のPtSiはオー
ミック接触となっている。この部分のPtSiはキャパシタ
の下地電極として用いられる。本実施例ではキャパシタ
絶縁膜としてx=0.47の(xBaZrO3・(1-x) PbTiO3)固溶体
薄膜を用いたので、その比誘電率は1100で100nmの膜厚
でも単位面積当たり約100fF/μm2もの静電容量が得られ
た。これはTa2O5を用いた場合の約10倍の静電容量密度
であり、従来50μm2必要であったキャパシタ面積を5μm
2にすることができる。その結果セル面積を大幅に縮小
することができた。
【００２１】図１０は(xBaZrO3・(1-x) PbTiO3)固溶体
を用いたキャパシタの比誘電率の温度特性である。x=0.
45〜0.5の組成では、0℃〜125℃の温度範囲で比誘電率
が1500〜2000と大きく、また温度による比誘電率の変化
が小さいことがわかる。また図１１はＲＦマグネトロン
スパッタ法により作成したx=0.47の(xBaZrO3・(1-x)PbT
iO3)固溶体薄膜の比誘電率の温度変化を測定し、他の強
誘電体薄膜と比較したものである。(xBaZrO3・(1-x) Pb
TiO3)固溶体薄膜の比誘電率の温度変化が非常に小さく
優れた特性を持つことがわかった。
を用いたキャパシタの比誘電率の温度特性である。x=0.
45〜0.5の組成では、0℃〜125℃の温度範囲で比誘電率
が1500〜2000と大きく、また温度による比誘電率の変化
が小さいことがわかる。また図１１はＲＦマグネトロン
スパッタ法により作成したx=0.47の(xBaZrO3・(1-x)PbT
iO3)固溶体薄膜の比誘電率の温度変化を測定し、他の強
誘電体薄膜と比較したものである。(xBaZrO3・(1-x) Pb
TiO3)固溶体薄膜の比誘電率の温度変化が非常に小さく
優れた特性を持つことがわかった。
【００２２】
【発明の効果】本発明によれば、構造が簡単で小面積の
キャパシタで十分な蓄積電荷量を確保することが出来る
ので、キャパシタを備えた半導体装置の高集積化を容易
に実現できる。
キャパシタで十分な蓄積電荷量を確保することが出来る
ので、キャパシタを備えた半導体装置の高集積化を容易
に実現できる。
【図１】本発明の第１の実施例の断面図である。
【図２】強誘電体の分極−電場特性である。
【図３】ＰＺＴ薄膜の膜厚ｔと抗電場Ｅcの関係であ
る。
る。
【図４】本発明の第１の実施例の工程を示す第１の断面
図である。
図である。
【図５】本発明の第１の実施例の工程を示す第２の断面
図である。
図である。
【図６】本発明の第１の実施例の工程を示す第３の断面
図である。
図である。
【図７】本発明の第１の実施例の工程を示す第４の断面
図である。
図である。
【図８】本発明の第２の実施例の半導体記憶装置の回路
図である。
図である。
【図９】本発明の第２の実施例の断面図である。
【図１０】x(BaZrO3)・1-x(PbTiO3)固溶体の比誘電率の
温度特性である。
温度特性である。
【図１１】x(BaZrO3)・1-x(PbTiO3)固溶体薄膜と他の強
誘電体薄膜の比誘電率の温度変化の比較である。
誘電体薄膜の比誘電率の温度変化の比較である。
１…半導体基板、２…素子間分離酸化膜、３…ゲート酸
化膜、４…ワード線、５,７,８,１０,１２,１３…層間
絶縁膜、６…不純物拡散層、９,１４,５１,５２…コン
タクトプラグ、１１…ビット線、１５…下部電極、１６
…(xBaZrO3・(1-x) PbTiO3)固溶体薄膜、１７…プレー
ト電極、９０…p型シリコン基板、９…n+埋め込み層、
９２…素子間分離絶縁膜、９３…n型エピタキシャルシ
リコン層、９４…高濃度にドープされたn型エピタキシ
ャルシリコン層、９５…PtSi、９６…シリコン酸化膜、
９７…(xBaZrO3・(1-x) PbTiO3)固溶体薄膜、９８…Ti
配線層、９９…Al配線層。
化膜、４…ワード線、５,７,８,１０,１２,１３…層間
絶縁膜、６…不純物拡散層、９,１４,５１,５２…コン
タクトプラグ、１１…ビット線、１５…下部電極、１６
…(xBaZrO3・(1-x) PbTiO3)固溶体薄膜、１７…プレー
ト電極、９０…p型シリコン基板、９…n+埋め込み層、
９２…素子間分離絶縁膜、９３…n型エピタキシャルシ
リコン層、９４…高濃度にドープされたn型エピタキシ
ャルシリコン層、９５…PtSi、９６…シリコン酸化膜、
９７…(xBaZrO3・(1-x) PbTiO3)固溶体薄膜、９８…Ti
配線層、９９…Al配線層。
Claims (6)
- 【請求項１】一般的化学式ＡＢＯ3で表わされるペロブ
スカイト型化合物において、Ａ原子としてバリウムと鉛
を、Ｂ原子としてチタンとジルコニウムを含む固溶体の
薄膜で、-20℃から150℃の温度範囲で常誘電体である薄
膜を絶縁膜に用いたキャパシタを持つことを特長とする
半導体装置。 - 【請求項２】化学式(xBaZrO3・(1-x) PbTiO3)で表わさ
れるペロブスカイト型化合物において、組成範囲0.45≦
x≦0.55のうちから選択された一つの組成を持つ薄膜を
絶縁膜に用いたキャパシタを持つことを特長とする半導
体装置。 - 【請求項３】一つのスイッチ用トランジスタと、一つの
電荷蓄積容量を有するメモリセルを含む半導体記憶装置
であって、該電荷蓄積容量の絶縁膜に特許請求の範囲第
１項または第２項記載の薄膜を用いたことを特徴とする
半導体装置。 - 【請求項４】一般的化学式ＡＢＯ3で表わされるペロブ
スカイト型化合物において、Ａ原子としてバリウムと鉛
を、Ｂ原子としてチタンとジルコニウムを含む固溶体の
薄膜で、-20℃から150℃の温度範囲で常誘電体である薄
膜を絶縁膜に用いたコンデンサーを持つことを特長とす
る半導体装置の製造方法において、上記薄膜を高周波マ
グネトロンスパッタ法を用いて作成することを特長とす
る半導体装置の製造方法。 - 【請求項５】特許請求の範囲第４項記載の半導体装置の
製造方法においてターゲットとして所望の薄膜と同じ組
成を持つ燒結体をターゲットに用いることを特長とする
半導体装置の製造方法。 - 【請求項６】特許請求の範囲第４項記載の半導体装置の
製造方法において、所望の薄膜と同じ組成を持つ非晶質
の薄膜を形成した後、酸化雰囲気中で熱処理することに
よりペロブスカイト型構造に結晶化した薄膜を得ること
を特長とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267183A JPH06120423A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4267183A JPH06120423A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120423A true JPH06120423A (ja) | 1994-04-28 |
Family
ID=17441267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4267183A Pending JPH06120423A (ja) | 1992-10-06 | 1992-10-06 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120423A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997033316A1 (fr) * | 1996-03-08 | 1997-09-12 | Hitachi, Ltd. | Composant a semi-conducteur et sa fabrication |
| KR100263720B1 (ko) * | 1995-07-21 | 2000-08-01 | 니시무로 타이죠 | 반도체 기억 장치 및 그 제조 방법 |
| JP2003512721A (ja) * | 1999-10-20 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | バリア構造を有するコンデンサ電極の製造方法 |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
-
1992
- 1992-10-06 JP JP4267183A patent/JPH06120423A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100263720B1 (ko) * | 1995-07-21 | 2000-08-01 | 니시무로 타이죠 | 반도체 기억 장치 및 그 제조 방법 |
| US6333538B1 (en) | 1995-07-21 | 2001-12-25 | Kabushiki Kaisha Toshiba | COB DRAM having contact extending over element-isolating film |
| US6593202B2 (en) | 1995-07-21 | 2003-07-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device and fabrication method thereof |
| WO1997033316A1 (fr) * | 1996-03-08 | 1997-09-12 | Hitachi, Ltd. | Composant a semi-conducteur et sa fabrication |
| US6144052A (en) * | 1996-03-08 | 2000-11-07 | Hitachi, Ltd. | Semiconductor device and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2003512721A (ja) * | 1999-10-20 | 2003-04-02 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | バリア構造を有するコンデンサ電極の製造方法 |
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