JPH0982915A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0982915A JPH0982915A JP7238330A JP23833095A JPH0982915A JP H0982915 A JPH0982915 A JP H0982915A JP 7238330 A JP7238330 A JP 7238330A JP 23833095 A JP23833095 A JP 23833095A JP H0982915 A JPH0982915 A JP H0982915A
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Abstract
(57)【要約】
【課題】リ−ク電流が小さく、誘電率が高い、極薄の高
誘電体膜をキャパシタ絶縁膜として使用した半導体装置
の製造方法を提供する。 【解決手段】第１の導電体電極としてのＲｕ膜１１上に
誘電体膜としてチタン酸バリウムストロンチウム膜１２
を形成し、チタン酸バリウムストロンチウム膜１２の結
晶化温度以上の温度で酸素雰囲気中の熱処理を行った
後、チタン酸バリウムストロンチウム膜１２上に第２の
導電体電極として窒化膜チタン膜１４を形成する。
誘電体膜をキャパシタ絶縁膜として使用した半導体装置
の製造方法を提供する。 【解決手段】第１の導電体電極としてのＲｕ膜１１上に
誘電体膜としてチタン酸バリウムストロンチウム膜１２
を形成し、チタン酸バリウムストロンチウム膜１２の結
晶化温度以上の温度で酸素雰囲気中の熱処理を行った
後、チタン酸バリウムストロンチウム膜１２上に第２の
導電体電極として窒化膜チタン膜１４を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access read write Memory ）等のキャパシタ
構造を有する半導体装置の製造方法に関する。
c Random Access read write Memory ）等のキャパシタ
構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access read
write Memory ）、ＦＲＡＭ（Ferroelectric Random A
ccess read write Memory ）等、キャパシタ電極に電荷
を蓄積することによりデ−タの記憶を行う半導体記憶装
置において、記憶の大容量化と素子の高集積化に伴い、
メモリ−セルは微細化される一方である。しかし、メモ
リ−セルの微細化とともにキャパシタの面積が縮小さ
れ、キャパシタ容量が低減すると、雑音によりデ−タの
読みだしに誤動作が生じたり、蓄積電荷のリ−クにより
デ−タが変化してしまうという問題が生じる。
write Memory ）、ＦＲＡＭ（Ferroelectric Random A
ccess read write Memory ）等、キャパシタ電極に電荷
を蓄積することによりデ−タの記憶を行う半導体記憶装
置において、記憶の大容量化と素子の高集積化に伴い、
メモリ−セルは微細化される一方である。しかし、メモ
リ−セルの微細化とともにキャパシタの面積が縮小さ
れ、キャパシタ容量が低減すると、雑音によりデ−タの
読みだしに誤動作が生じたり、蓄積電荷のリ−クにより
デ−タが変化してしまうという問題が生じる。
【０００３】このため、ゲ−ト電極上にキャパシタを形
成するスタック型キャパシタ構造が実用化されている。
しかし、記憶の大容量化によるさらなるセルの微細化に
より、キャパシタをゲ−ト電極上に単純に形成しただけ
では、充分なキャパシタ容量を確保することが困難にな
ってきている。このため、スタック型キャパシタ構造を
さらに３次元化することによりキャパシタの面積を増加
させる方法が提案されている。しかし、３次元のキャパ
シタ構造は製造方法が複雑であるため、制御が難しく、
再現性良く製造することが非常に困難である。
成するスタック型キャパシタ構造が実用化されている。
しかし、記憶の大容量化によるさらなるセルの微細化に
より、キャパシタをゲ−ト電極上に単純に形成しただけ
では、充分なキャパシタ容量を確保することが困難にな
ってきている。このため、スタック型キャパシタ構造を
さらに３次元化することによりキャパシタの面積を増加
させる方法が提案されている。しかし、３次元のキャパ
シタ構造は製造方法が複雑であるため、制御が難しく、
再現性良く製造することが非常に困難である。
【０００４】これらの問題点を解決する方法として、キ
ャパシタ絶縁膜に誘電率の高い絶縁膜を使用する試みが
なされている。例えば、 BaXSr1-X TiO3 （ＢＳＴ：チ
タン酸バリウムストロンチウム）、 PbZrXTi1-X Ｏ3
（ＰＺＴ：チタンジルコン酸鉛）等のペロブスカイト結
晶構造を有する結晶は、誘電率が４００程度であり、従
来絶縁膜として最も多く使用されている SiO2 の３．９
に比べて非常に高い誘電率を有する。
ャパシタ絶縁膜に誘電率の高い絶縁膜を使用する試みが
なされている。例えば、 BaXSr1-X TiO3 （ＢＳＴ：チ
タン酸バリウムストロンチウム）、 PbZrXTi1-X Ｏ3
（ＰＺＴ：チタンジルコン酸鉛）等のペロブスカイト結
晶構造を有する結晶は、誘電率が４００程度であり、従
来絶縁膜として最も多く使用されている SiO2 の３．９
に比べて非常に高い誘電率を有する。
【０００５】このような高誘電体膜を使用した従来のＤ
ＲＡＭの製造方法を図７に示す。例えばｐ型単結晶シリ
コン基板１上に素子分離領域２を形成する。続いて単結
晶シリコン基板１上に熱酸化膜と多結晶シリコン膜を形
成し、通常のフォトリソグラフィ−法とＲＩＥ（反応性
イオンエッチング）法等のエッチング技術によりゲ−ト
電極３を形成する。さらに、イオン注入法によりｎ型拡
散層領域４、５を形成する。
ＲＡＭの製造方法を図７に示す。例えばｐ型単結晶シリ
コン基板１上に素子分離領域２を形成する。続いて単結
晶シリコン基板１上に熱酸化膜と多結晶シリコン膜を形
成し、通常のフォトリソグラフィ−法とＲＩＥ（反応性
イオンエッチング）法等のエッチング技術によりゲ−ト
電極３を形成する。さらに、イオン注入法によりｎ型拡
散層領域４、５を形成する。
【０００６】この後、例えばＣＶＤ（化学気相成長）法
を用いて酸化膜を堆積し、層間絶縁膜６を形成する。次
に、ｎ型拡散層領域４に貫通するコンタクトホ−ルを層
間絶縁膜６に形成する。続けて、このコンタクトホ−ル
内に多結晶シリコン膜７を形成し、この多結晶シリコン
膜７にリンを添加する。さらに、タングステンシリサイ
ド膜を堆積し、通常のフォトリソグラフィ−法とＲＩＥ
法等のエッチング技術を用いてビット線８を形成する
（図７の（ａ））。
を用いて酸化膜を堆積し、層間絶縁膜６を形成する。次
に、ｎ型拡散層領域４に貫通するコンタクトホ−ルを層
間絶縁膜６に形成する。続けて、このコンタクトホ−ル
内に多結晶シリコン膜７を形成し、この多結晶シリコン
膜７にリンを添加する。さらに、タングステンシリサイ
ド膜を堆積し、通常のフォトリソグラフィ−法とＲＩＥ
法等のエッチング技術を用いてビット線８を形成する
（図７の（ａ））。
【０００７】次に、例えばＣＶＤ法を用いて酸化膜を堆
積し、層間絶縁膜９を形成する。続けて通常のフォトリ
ソグラフィ−法とＲＩＥ法等のエッチング技術を用いて
層間絶縁膜９および６をエッチングして、ｎ型拡散層５
に貫通するコンタクトホ−ルを形成する。次に、ＣＶＤ
法を用いてヒ素を含有する多結晶シリコン膜１０をコン
タクトホ−ル内に形成する。この後、スパッタ法により
白金膜を堆積する。さらに、通常のフォトリソグラフィ
−法とエッチング技術を用いてキャパシタ下部電極５１
を形成する（図７の（ｂ））。
積し、層間絶縁膜９を形成する。続けて通常のフォトリ
ソグラフィ−法とＲＩＥ法等のエッチング技術を用いて
層間絶縁膜９および６をエッチングして、ｎ型拡散層５
に貫通するコンタクトホ−ルを形成する。次に、ＣＶＤ
法を用いてヒ素を含有する多結晶シリコン膜１０をコン
タクトホ−ル内に形成する。この後、スパッタ法により
白金膜を堆積する。さらに、通常のフォトリソグラフィ
−法とエッチング技術を用いてキャパシタ下部電極５１
を形成する（図７の（ｂ））。
【０００８】次に、例えばＳr(THD)2 、Ｂa(THD)2 、Ｔ
i(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により温度
４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜５２を１５ｎｍ
形成する（図７の（ｃ））。ここで、THD は、2,2,6,6
Tetramethyl 1,3,5 heptanedionate の略称である。
i(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により温度
４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜５２を１５ｎｍ
形成する（図７の（ｃ））。ここで、THD は、2,2,6,6
Tetramethyl 1,3,5 heptanedionate の略称である。
【０００９】さらに、スパッタ法により白金膜５３を堆
積してキャパシタの上部電極を形成し、ＤＲＡＭのメモ
リ−セルが完成する（図７の（ｄ））。この後、通常の
ＬＳＩの製造プロセスに従って、配線、パッシベ−ショ
ン膜等を形成して、ＤＲＡＭが完成する。
積してキャパシタの上部電極を形成し、ＤＲＡＭのメモ
リ−セルが完成する（図７の（ｄ））。この後、通常の
ＬＳＩの製造プロセスに従って、配線、パッシベ−ショ
ン膜等を形成して、ＤＲＡＭが完成する。
【００１０】このように従来のＤＲＡＭの製造方法で
は、高誘電体膜をキャパシタ絶縁膜として使用すること
により、小さいキャパシタ面積で十分な容量を確保する
ことができる。例えば２００ｆＦ／μｍ2 以上の電荷密
度を確保した場合には、平面構造のスタック型キャパシ
タ構造を有するメモリ−セルを採用した１ギガＤＲＡＭ
を実現することが可能である。このようにして、複雑な
３次元構造のスタック型キャパシタ構造のメモリ−セル
に比べて製造方法を非常に簡略化することにより、再現
性が良く製造コストの小さいＤＲＡＭの製造方法を実現
することができる。
は、高誘電体膜をキャパシタ絶縁膜として使用すること
により、小さいキャパシタ面積で十分な容量を確保する
ことができる。例えば２００ｆＦ／μｍ2 以上の電荷密
度を確保した場合には、平面構造のスタック型キャパシ
タ構造を有するメモリ−セルを採用した１ギガＤＲＡＭ
を実現することが可能である。このようにして、複雑な
３次元構造のスタック型キャパシタ構造のメモリ−セル
に比べて製造方法を非常に簡略化することにより、再現
性が良く製造コストの小さいＤＲＡＭの製造方法を実現
することができる。
【００１１】しかし、従来の方法により製造された高誘
電体膜では、その膜厚が薄くなると誘電率が減少すると
いう問題がある。図３の（ｂ）に、従来の方法により製
造されたＢＳＴ膜の誘電率の膜厚依存性を示す。この図
に示すように、ＢＳＴ膜の膜厚が約３０ｎｍよりも薄く
なると、誘電率が急激に低下してしまう。このため、高
電荷密度を得るためにＢＳＴ膜の膜厚を薄くしても、誘
電率が低下してしまうために、十分な電荷密度が実現で
きない。例えば、前述のような平面構造のスタック型キ
ャパシタ構造を有するメモリ−セルを採用した１ギガＤ
ＲＡＭを実現するための２００ｆＦ／μｍ2 を達成する
ことは不可能となってしまう。
電体膜では、その膜厚が薄くなると誘電率が減少すると
いう問題がある。図３の（ｂ）に、従来の方法により製
造されたＢＳＴ膜の誘電率の膜厚依存性を示す。この図
に示すように、ＢＳＴ膜の膜厚が約３０ｎｍよりも薄く
なると、誘電率が急激に低下してしまう。このため、高
電荷密度を得るためにＢＳＴ膜の膜厚を薄くしても、誘
電率が低下してしまうために、十分な電荷密度が実現で
きない。例えば、前述のような平面構造のスタック型キ
ャパシタ構造を有するメモリ−セルを採用した１ギガＤ
ＲＡＭを実現するための２００ｆＦ／μｍ2 を達成する
ことは不可能となってしまう。
【００１２】このような誘電率低下の原因は、以下のよ
うに説明される。そもそも、ＢＳＴ等のペロブスカイト
結晶構造を有する酸化物高誘電体における高誘電率は、
結晶格子の中心に位置する元素が、印加された電界によ
り変位することにより発現するが、高い電界では、この
ような変位の電界依存性が飽和してしまう。従来の高誘
電体膜を用いたキャパシタ構造では、リ−ク電流を抑制
するために高誘電体膜との仕事関数差の大きい電極材料
を用いる必要があること、高誘電体膜が完全な絶縁物で
はなく半導体の性質を有すること、の２点により高誘電
体膜と電極との界面に高電界が生じる。そして、この高
電界により、前述のように元素の変位が飽和し、誘電率
が低下してしまう。
うに説明される。そもそも、ＢＳＴ等のペロブスカイト
結晶構造を有する酸化物高誘電体における高誘電率は、
結晶格子の中心に位置する元素が、印加された電界によ
り変位することにより発現するが、高い電界では、この
ような変位の電界依存性が飽和してしまう。従来の高誘
電体膜を用いたキャパシタ構造では、リ−ク電流を抑制
するために高誘電体膜との仕事関数差の大きい電極材料
を用いる必要があること、高誘電体膜が完全な絶縁物で
はなく半導体の性質を有すること、の２点により高誘電
体膜と電極との界面に高電界が生じる。そして、この高
電界により、前述のように元素の変位が飽和し、誘電率
が低下してしまう。
【００１３】以下、この原因について、さらに詳しく説
明する。まず、ＢＳＴ等のペロブスカイト結晶構造を有
する酸化物高誘電体は、一般にバンドギャップが小さい
ため、ホッピング伝導等によりリ−ク電流が流れやす
い。このため、例えばＤＲＡＭ等に適用できる程度にリ
−ク電流を抑制するために、高誘電体膜との間の仕事関
数差が大きい電極材料を用いて、電極と高誘電体膜との
界面にエネルギ−バリアを形成する必要がある。
明する。まず、ＢＳＴ等のペロブスカイト結晶構造を有
する酸化物高誘電体は、一般にバンドギャップが小さい
ため、ホッピング伝導等によりリ−ク電流が流れやす
い。このため、例えばＤＲＡＭ等に適用できる程度にリ
−ク電流を抑制するために、高誘電体膜との間の仕事関
数差が大きい電極材料を用いて、電極と高誘電体膜との
界面にエネルギ−バリアを形成する必要がある。
【００１４】例えば、上記従来の製造方法においては、
キャパシタの上下電極５１および５３として白金膜が使
用されているが、白金とＢＳＴとの仕事関数差は1.7 eV
である。その他、ＢＳＴとの仕事関数差が 0.9 ev であ
る酸化ルテニウム（RuＯ2 ）を使用することもできる。
キャパシタの上下電極５１および５３として白金膜が使
用されているが、白金とＢＳＴとの仕事関数差は1.7 eV
である。その他、ＢＳＴとの仕事関数差が 0.9 ev であ
る酸化ルテニウム（RuＯ2 ）を使用することもできる。
【００１５】さらに、ＢＳＴ等の高誘電体をキャパシタ
絶縁膜に用いた場合、白金等の結晶構造が全く異なる電
極材料と接するため、界面における不連続性に起因し
て、結晶中に酸素空孔を生じやすい。このような酸素空
孔は２価のドナ−として働くため、特に電極界面近傍の
高誘電体膜は、絶縁膜ではなく高濃度のドナ−を含有す
る半導体としてふるまう。
絶縁膜に用いた場合、白金等の結晶構造が全く異なる電
極材料と接するため、界面における不連続性に起因し
て、結晶中に酸素空孔を生じやすい。このような酸素空
孔は２価のドナ−として働くため、特に電極界面近傍の
高誘電体膜は、絶縁膜ではなく高濃度のドナ−を含有す
る半導体としてふるまう。
【００１６】このため、前述のように高誘電体膜と電極
の界面に高いエネルギ−バリアが形成されると、界面近
傍の半導体としての性質を有する高誘電体膜が空乏化し
て、界面近傍に強い電界が生じる。図２の（ｂ）に、下
部電極材料として白金を、キャパシタ絶縁膜としてＢＳ
Ｔ膜を、上部電極材料として白金を用いた場合のエネル
ギ−バンド構造を示す。また、図２の（ｃ）は、下部電
極材料として酸化ルテニウムを用いた場合のエネルギ−
バンド構造である。上下ともに電極界面において高誘電
体膜のバンドが湾曲し、界面近傍領域に強く電界が集中
していることがわかる。
の界面に高いエネルギ−バリアが形成されると、界面近
傍の半導体としての性質を有する高誘電体膜が空乏化し
て、界面近傍に強い電界が生じる。図２の（ｂ）に、下
部電極材料として白金を、キャパシタ絶縁膜としてＢＳ
Ｔ膜を、上部電極材料として白金を用いた場合のエネル
ギ−バンド構造を示す。また、図２の（ｃ）は、下部電
極材料として酸化ルテニウムを用いた場合のエネルギ−
バンド構造である。上下ともに電極界面において高誘電
体膜のバンドが湾曲し、界面近傍領域に強く電界が集中
していることがわかる。
【００１７】一方、ペロブスカイト結晶構造を有する高
誘電体は、一般に図８に示すようなＴｉ−Ｏ八面体構造
の中心に位置するＴｉが、図中に矢印で示す電界の方向
に変位することにより、高い誘電率を発現する。
誘電体は、一般に図８に示すようなＴｉ−Ｏ八面体構造
の中心に位置するＴｉが、図中に矢印で示す電界の方向
に変位することにより、高い誘電率を発現する。
【００１８】しかし、非常に高い電圧が印加された場合
には、Ｔｉの格子変位が飽和し、高い誘電率を発現する
ことができなくなる。このような、誘電率の電界依存性
は、ペロブスカイト結晶構造を有する高誘電体の一般的
性質である。
には、Ｔｉの格子変位が飽和し、高い誘電率を発現する
ことができなくなる。このような、誘電率の電界依存性
は、ペロブスカイト結晶構造を有する高誘電体の一般的
性質である。
【００１９】このようにして、高誘電体膜と電極との界
面近傍における高電界領域は、低誘電率層としてふるま
い、特に高誘電体膜の膜厚を薄くした場合、全膜厚に対
するこの低誘電率層の割合が上昇するため、図３の
（ｂ）に示すように、誘電率が急激に低下する。
面近傍における高電界領域は、低誘電率層としてふるま
い、特に高誘電体膜の膜厚を薄くした場合、全膜厚に対
するこの低誘電率層の割合が上昇するため、図３の
（ｂ）に示すように、誘電率が急激に低下する。
【００２０】
【発明が解決しようとする課題】以上のように、従来の
半導体装置の製造方法では、高誘電体膜の薄膜化に伴
い、誘電率が低下するため、十分に高い電荷密度を確保
することが困難であるという問題があった。本発明の目
的は、リ−ク電流が小さく、誘電率が高い、極薄の高誘
電体膜をキャパシタ絶縁膜として使用した半導体装置の
製造方法を提供することである。
半導体装置の製造方法では、高誘電体膜の薄膜化に伴
い、誘電率が低下するため、十分に高い電荷密度を確保
することが困難であるという問題があった。本発明の目
的は、リ−ク電流が小さく、誘電率が高い、極薄の高誘
電体膜をキャパシタ絶縁膜として使用した半導体装置の
製造方法を提供することである。
【００２１】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置の製造方法
は、少なくとも表面がルテニウムを主成分とする第１の
導電体電極上に誘電体膜を形成する工程と、前記誘電体
膜の結晶化温度以上の温度の酸化性雰囲気中で熱処理を
行う工程と、前記誘電体膜上に第２の導電体電極を形成
する工程とを具備することを特徴とする。
達成するために、本発明による半導体装置の製造方法
は、少なくとも表面がルテニウムを主成分とする第１の
導電体電極上に誘電体膜を形成する工程と、前記誘電体
膜の結晶化温度以上の温度の酸化性雰囲気中で熱処理を
行う工程と、前記誘電体膜上に第２の導電体電極を形成
する工程とを具備することを特徴とする。
【００２２】また、本発明による半導体装置の製造方法
は、少なくとも表面がルテニウムを主成分とする第１の
導電体電極上に誘電体膜を形成する工程と、前記誘電体
膜上に第２の導電体電極を形成する工程と、前記誘電体
膜の結晶化温度以上の温度で熱処理を行う工程とを具備
することを特徴とする。
は、少なくとも表面がルテニウムを主成分とする第１の
導電体電極上に誘電体膜を形成する工程と、前記誘電体
膜上に第２の導電体電極を形成する工程と、前記誘電体
膜の結晶化温度以上の温度で熱処理を行う工程とを具備
することを特徴とする。
【００２３】さらに、本発明による半導体装置の製造方
法は、第１の導電体電極上に誘電体膜を形成する工程
と、前記誘電体膜上に少なくとも前記誘電体膜との界面
がルテニウムを主成分とする第２の導電体電極を形成す
る工程と、前記誘電体膜の結晶化温度以上の温度で熱処
理を行う工程とを具備することを特徴とする。
法は、第１の導電体電極上に誘電体膜を形成する工程
と、前記誘電体膜上に少なくとも前記誘電体膜との界面
がルテニウムを主成分とする第２の導電体電極を形成す
る工程と、前記誘電体膜の結晶化温度以上の温度で熱処
理を行う工程とを具備することを特徴とする。
【００２４】このように、本発明によれば、下部電極と
して、少なくとも表面がルテニウムを主成分とする第１
の導電体膜を形成し、この第１の導電膜上に誘電体膜を
形成した後に酸化性雰囲気中で熱処理を行うことによ
り、下部電極の表面が誘電体膜を介して酸化されて、酸
化ルテニウム膜を形成するため、ルテニウム膜と誘電体
膜との界面の状態を良好にすることができる。
して、少なくとも表面がルテニウムを主成分とする第１
の導電体膜を形成し、この第１の導電膜上に誘電体膜を
形成した後に酸化性雰囲気中で熱処理を行うことによ
り、下部電極の表面が誘電体膜を介して酸化されて、酸
化ルテニウム膜を形成するため、ルテニウム膜と誘電体
膜との界面の状態を良好にすることができる。
【００２５】また、本発明の第２の製造方法によれば、
下部電極として少なくとも表面がルテニウムを主成分と
する第１の導電体膜を形成し、この第１の導電体膜上に
誘電体膜を形成し、さらに上部電極として第２の導電体
膜を形成した後に熱処理を行うことにより、ルテニウム
膜と誘電体膜との界面の状態を良好にすることができ
る。
下部電極として少なくとも表面がルテニウムを主成分と
する第１の導電体膜を形成し、この第１の導電体膜上に
誘電体膜を形成し、さらに上部電極として第２の導電体
膜を形成した後に熱処理を行うことにより、ルテニウム
膜と誘電体膜との界面の状態を良好にすることができ
る。
【００２６】さらに、本発明の第３の製造方法によれ
ば、下部電極として第１の導電体膜を形成し、この第１
の導電膜上に誘電体膜を形成し、さらに誘電体膜上に上
部電極として少なくとも前記誘電体膜との界面がルテニ
ウムを主成分とする第２の導電体膜を形成した後に熱処
理を行うことにより、ルテニウム膜と誘電体膜との界面
の状態を良好にすることができる。
ば、下部電極として第１の導電体膜を形成し、この第１
の導電膜上に誘電体膜を形成し、さらに誘電体膜上に上
部電極として少なくとも前記誘電体膜との界面がルテニ
ウムを主成分とする第２の導電体膜を形成した後に熱処
理を行うことにより、ルテニウム膜と誘電体膜との界面
の状態を良好にすることができる。
【００２７】このような良好な界面の状態により、誘電
体膜中の酸素空孔の発生を抑制することができるため、
高いエネルギ−バリアを形成する電極材料を用いた場合
にも、界面近傍の誘電体膜中における空乏層の形成を防
止できる。このため、誘電体膜中の界面近傍における電
界の集中を抑制し、高電界による誘電率の飽和を回避す
ることができる。以上のようにして、リ−ク電流が小さ
く、誘電率が高い、極薄の高誘電体膜をキャパシタ絶縁
膜として使用する半導体装置を製造することができる。
体膜中の酸素空孔の発生を抑制することができるため、
高いエネルギ−バリアを形成する電極材料を用いた場合
にも、界面近傍の誘電体膜中における空乏層の形成を防
止できる。このため、誘電体膜中の界面近傍における電
界の集中を抑制し、高電界による誘電率の飽和を回避す
ることができる。以上のようにして、リ−ク電流が小さ
く、誘電率が高い、極薄の高誘電体膜をキャパシタ絶縁
膜として使用する半導体装置を製造することができる。
【００２８】
【発明の実施の形態】以下、本発明をＤＲＡＭに適用し
た場合の実施の形態について図面を参照して説明する。
図１は、本発明による第１の実施の形態を示す工程断面
図である。
た場合の実施の形態について図面を参照して説明する。
図１は、本発明による第１の実施の形態を示す工程断面
図である。
【００２９】従来と同様に、例えばｐ型の単結晶シリコ
ン（Ｓｉ）基板１上に、素子分離領域２を形成する。続
いて単結晶シリコン基板１上に熱酸化膜と多結晶シリコ
ン膜を形成し、通常のフォトリソグラフィ−法と例えば
ＲＩＥ（反応性イオンエッチング）法等のエッチング技
術により、ゲ−ト電極３を形成する。さらに、例えばイ
オン注入法によりｎ型拡散層領域４、５を形成する。
ン（Ｓｉ）基板１上に、素子分離領域２を形成する。続
いて単結晶シリコン基板１上に熱酸化膜と多結晶シリコ
ン膜を形成し、通常のフォトリソグラフィ−法と例えば
ＲＩＥ（反応性イオンエッチング）法等のエッチング技
術により、ゲ−ト電極３を形成する。さらに、例えばイ
オン注入法によりｎ型拡散層領域４、５を形成する。
【００３０】この後、例えばＣＶＤ（化学気相成長）法
を用いて酸化膜を堆積し、層間絶縁膜６を形成する。次
に、通常のフォトリソグラフィ−法と例えばＲＩＥ法等
のエッチング技術により、ｎ型拡散層領域４に貫通する
コンタクトホ−ルを層間絶縁膜６に形成する。続いて、
このコンタクトホ−ル内に多結晶シリコン膜７を形成
し、この多結晶シリコン膜７に例えばリン等の不純物を
添加する。さらに、タングステンシリサイド膜を堆積
し、通常のフォトリソグラフィ−法と例えばＲＩＥ法等
のエッチング技術を用いてビット線８を形成する。
を用いて酸化膜を堆積し、層間絶縁膜６を形成する。次
に、通常のフォトリソグラフィ−法と例えばＲＩＥ法等
のエッチング技術により、ｎ型拡散層領域４に貫通する
コンタクトホ−ルを層間絶縁膜６に形成する。続いて、
このコンタクトホ−ル内に多結晶シリコン膜７を形成
し、この多結晶シリコン膜７に例えばリン等の不純物を
添加する。さらに、タングステンシリサイド膜を堆積
し、通常のフォトリソグラフィ−法と例えばＲＩＥ法等
のエッチング技術を用いてビット線８を形成する。
【００３１】次に、例えばＣＶＤ法を用いて酸化膜を堆
積し、層間絶縁膜９を形成する。続いて、通常のフォト
リソグラフィ−法と例えばＲＩＥ法等のエッチング技術
を用いて層間絶縁膜９および６をエッチングして、ｎ型
拡散層５に貫通するコンタクトホ−ルを形成する。次
に、例えばＣＶＤ法を用いて、例えばヒ素を含有する多
結晶シリコン膜１０をコンタクトホ−ル内および層間絶
縁膜９上に形成し、例えばエッチバック等の方法によ
り、この多結晶シリコン膜１０をコンタクトホ−ル内に
埋め込む（図１の（ａ））。ここまでは、従来の方法と
同様である。
積し、層間絶縁膜９を形成する。続いて、通常のフォト
リソグラフィ−法と例えばＲＩＥ法等のエッチング技術
を用いて層間絶縁膜９および６をエッチングして、ｎ型
拡散層５に貫通するコンタクトホ−ルを形成する。次
に、例えばＣＶＤ法を用いて、例えばヒ素を含有する多
結晶シリコン膜１０をコンタクトホ−ル内および層間絶
縁膜９上に形成し、例えばエッチバック等の方法によ
り、この多結晶シリコン膜１０をコンタクトホ−ル内に
埋め込む（図１の（ａ））。ここまでは、従来の方法と
同様である。
【００３２】この後、従来と異なり、例えばスパッタ法
により例えばルテニウム膜を堆積する。さらに、通常の
フォトリソグラフィ−法とエッチング技術を用いてキャ
パシタの下部電極１１を形成する（図１の（ｂ））。
により例えばルテニウム膜を堆積する。さらに、通常の
フォトリソグラフィ−法とエッチング技術を用いてキャ
パシタの下部電極１１を形成する（図１の（ｂ））。
【００３３】次に、従来と同様に、例えばＳr(THD)2 、
Ｂa(THD)2 、Ｔi(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶ
Ｄ法により温度４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜
１２を１５ｎｍ形成する（図１の（ｃ））。上記の成膜
条件により、段差部分における被覆性に優れたＢＳＴ膜
を形成することができる。
Ｂa(THD)2 、Ｔi(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶ
Ｄ法により温度４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜
１２を１５ｎｍ形成する（図１の（ｃ））。上記の成膜
条件により、段差部分における被覆性に優れたＢＳＴ膜
を形成することができる。
【００３４】次に、従来と異なり、例えば温度７００℃
の酸素雰囲気中で１分間のＲＴＡ（Rapid Thermal Anne
al）処理を行う。この熱処理により、ルテニウム膜１１
の表面に約１０ｎｍの酸化ルテニウム膜１３が形成さ
れ、ルテニウム膜１１とＢＳＴ膜１２との間に良好な界
面が形成されるとともにＢＳＴ膜１２が結晶化する（図
１の（ｄ））。
の酸素雰囲気中で１分間のＲＴＡ（Rapid Thermal Anne
al）処理を行う。この熱処理により、ルテニウム膜１１
の表面に約１０ｎｍの酸化ルテニウム膜１３が形成さ
れ、ルテニウム膜１１とＢＳＴ膜１２との間に良好な界
面が形成されるとともにＢＳＴ膜１２が結晶化する（図
１の（ｄ））。
【００３５】さらに、スパッタ法により窒化チタン膜１
４を堆積してキャパシタの上部電極を形成し、ＤＲＡＭ
のメモリ−セルが完成する（図１の（ｅ））。この後、
通常のＬＳＩの製造プロセスに従って、配線、パッシベ
−ション膜等を形成して、ＤＲＡＭが完成する。
４を堆積してキャパシタの上部電極を形成し、ＤＲＡＭ
のメモリ−セルが完成する（図１の（ｅ））。この後、
通常のＬＳＩの製造プロセスに従って、配線、パッシベ
−ション膜等を形成して、ＤＲＡＭが完成する。
【００３６】このように、本実施の形態では、キャパシ
タの下部電極を形成するルテウム膜１１をＢＳＴ膜１２
を介して酸化するため、ＢＳＴ膜１２中の酸素空孔の生
成が抑制され、非常に良好な界面を形成することができ
る。従来は、ＢＳＴ膜１２を例えば白金のような全く異
なる結晶構造を有する下部電極５１上に形成し、さらに
熱処理を行わなかっために、下部電極５１とＢＳＴ膜１
２との不連続性が原因となり、ＢＳＴ膜１２中に酸素空
孔が生成されていた。しかし、本実施の形態によれば、
下部電極であるルテニウム膜１１を酸化し、酸化ルテニ
ウム膜１３を形成することにより、このような不連続性
を緩和し、酸素空孔の生成を抑制することができる。
タの下部電極を形成するルテウム膜１１をＢＳＴ膜１２
を介して酸化するため、ＢＳＴ膜１２中の酸素空孔の生
成が抑制され、非常に良好な界面を形成することができ
る。従来は、ＢＳＴ膜１２を例えば白金のような全く異
なる結晶構造を有する下部電極５１上に形成し、さらに
熱処理を行わなかっために、下部電極５１とＢＳＴ膜１
２との不連続性が原因となり、ＢＳＴ膜１２中に酸素空
孔が生成されていた。しかし、本実施の形態によれば、
下部電極であるルテニウム膜１１を酸化し、酸化ルテニ
ウム膜１３を形成することにより、このような不連続性
を緩和し、酸素空孔の生成を抑制することができる。
【００３７】さらに、本実施の形態のように高誘電体膜
がＢＳＴ膜である場合には、より効果が大きい。一般
に、 BaTiO3 と SrTiO3 の任意の組成比で生成される固
溶体であるＢＳＴは、同時に導電体である BaRuO3 と S
rRuO3 とも任意の組成比で固溶体を生成する（S.L.Cuff
ini,V.A.Macagno,R.E.Carbonio,A.Melo,E.Trollund and
J.L.Gautier:Journal of Solid State Chemistry 105,1
61-170(1993))。このため、ルテニウム膜１１をＢＳＴ
膜１２を介して酸化することにより、ＢＳＴ膜１２と酸
化ルテニウム（ＲｕＯ2 ）膜１３の間に遷移層であるBa
x Sry Ruz Tiw Ｏ3 （ｘ＋ｙ＝１、ｚ＋ｗ＝１）を形成
することができ、不連続性をほぼ完全に緩和することが
できる。
がＢＳＴ膜である場合には、より効果が大きい。一般
に、 BaTiO3 と SrTiO3 の任意の組成比で生成される固
溶体であるＢＳＴは、同時に導電体である BaRuO3 と S
rRuO3 とも任意の組成比で固溶体を生成する（S.L.Cuff
ini,V.A.Macagno,R.E.Carbonio,A.Melo,E.Trollund and
J.L.Gautier:Journal of Solid State Chemistry 105,1
61-170(1993))。このため、ルテニウム膜１１をＢＳＴ
膜１２を介して酸化することにより、ＢＳＴ膜１２と酸
化ルテニウム（ＲｕＯ2 ）膜１３の間に遷移層であるBa
x Sry Ruz Tiw Ｏ3 （ｘ＋ｙ＝１、ｚ＋ｗ＝１）を形成
することができ、不連続性をほぼ完全に緩和することが
できる。
【００３８】堆積時のＢＳＴ膜１２が非晶質である場合
には、熱処理による結晶化工程において、このような遷
移層がさらに容易に形成される。このため、ＢＳＴ膜１
２は非晶質ＢＳＴ膜を堆積することが望ましい。
には、熱処理による結晶化工程において、このような遷
移層がさらに容易に形成される。このため、ＢＳＴ膜１
２は非晶質ＢＳＴ膜を堆積することが望ましい。
【００３９】また、このような遷移層を形成するために
は、下部電極が未酸化のルテニウムを含むことが必要で
あり、下部電極として使用されるルテニウムは酸素含有
量が例えば２／３未満である必要がある。
は、下部電極が未酸化のルテニウムを含むことが必要で
あり、下部電極として使用されるルテニウムは酸素含有
量が例えば２／３未満である必要がある。
【００４０】図２の（ａ）に、本実施の形態による方法
でキャパシタを形成した場合の、バンド構造を示す。図
２には、従来の方法、すなわちＰｔ（図２の（ｂ））ま
たはＲｕＯ2 （図２の（ｃ））により下部電極を形成し
た後に、ＢＳＴ膜を形成し、さらに上部電極としてＰｔ
を形成することにより製造されたキャパシタのバンド構
造を示す。特に、図２の（ａ）と（ｃ）は、ＲｕＯ2 を
下部電極とする同様のキャパシタ構造であるが、図２の
（ｃ）ではＲｕＯ2 膜を直接堆積するのに対して、本発
明の方法では、Ｒｕ膜１１上にＢＳＴ膜１２を形成し、
このＲｕ膜１１をＢＳＴ膜１２を介して酸化することに
よりＲｕＯ2 膜１３を形成している。この熱処理によ
り、本発明の方法によれば、図中Ａで示すように、ＢＳ
Ｔ膜１２と下部電極（ＲｕＯ2 膜）１３との界面におけ
る電界が緩和される。
でキャパシタを形成した場合の、バンド構造を示す。図
２には、従来の方法、すなわちＰｔ（図２の（ｂ））ま
たはＲｕＯ2 （図２の（ｃ））により下部電極を形成し
た後に、ＢＳＴ膜を形成し、さらに上部電極としてＰｔ
を形成することにより製造されたキャパシタのバンド構
造を示す。特に、図２の（ａ）と（ｃ）は、ＲｕＯ2 を
下部電極とする同様のキャパシタ構造であるが、図２の
（ｃ）ではＲｕＯ2 膜を直接堆積するのに対して、本発
明の方法では、Ｒｕ膜１１上にＢＳＴ膜１２を形成し、
このＲｕ膜１１をＢＳＴ膜１２を介して酸化することに
よりＲｕＯ2 膜１３を形成している。この熱処理によ
り、本発明の方法によれば、図中Ａで示すように、ＢＳ
Ｔ膜１２と下部電極（ＲｕＯ2 膜）１３との界面におけ
る電界が緩和される。
【００４１】さらに、図３の（ａ）に本実施の形態によ
る方法でキャパシタを形成した場合の、高誘電体膜の誘
電率の膜厚依存性を示す。図３の（ｂ）は、従来の白金
を用いた場合を示しているが、この図より、従来に比べ
てより薄膜まで高誘電率が得られることがわかる。
る方法でキャパシタを形成した場合の、高誘電体膜の誘
電率の膜厚依存性を示す。図３の（ｂ）は、従来の白金
を用いた場合を示しているが、この図より、従来に比べ
てより薄膜まで高誘電率が得られることがわかる。
【００４２】本発明による第２の実施の形態として、キ
ャパシタの下部電極に酸化ルテニウムを使用した場合に
ついて説明する。図４は、本発明の第２の実施の形態に
よるＤＲＡＭの製造方法を示す工程断面図である。
ャパシタの下部電極に酸化ルテニウムを使用した場合に
ついて説明する。図４は、本発明の第２の実施の形態に
よるＤＲＡＭの製造方法を示す工程断面図である。
【００４３】ｎ型拡散層５に貫通するコンタクトホ−ル
に多結晶シリコン膜１０を埋め込む工程までは、本発明
による第１の実施の形態と同様に行う。図４の（ａ）
は、図１の（ａ）と同様の状態を示す。
に多結晶シリコン膜１０を埋め込む工程までは、本発明
による第１の実施の形態と同様に行う。図４の（ａ）
は、図１の（ａ）と同様の状態を示す。
【００４４】この後、第１の実施の形態と異なり、例え
ばスパッタ法により、酸化ルテニウム膜２２を堆積す
る。さらに、通常のフォトリソグラフィ−法とエッチン
グ技術を用いてキャパシタの下部電極を形成する（図４
の（ｂ））。
ばスパッタ法により、酸化ルテニウム膜２２を堆積す
る。さらに、通常のフォトリソグラフィ−法とエッチン
グ技術を用いてキャパシタの下部電極を形成する（図４
の（ｂ））。
【００４５】次に、例えば温度４３０℃、圧力３ｋPaの
一酸化二窒素雰囲気中で１５分間の熱処理を行い、酸化
ルテニウム膜２２の表面を還元してRuＯx （ｘ＜２）膜
２３を形成する（図４の（ｃ））。
一酸化二窒素雰囲気中で１５分間の熱処理を行い、酸化
ルテニウム膜２２の表面を還元してRuＯx （ｘ＜２）膜
２３を形成する（図４の（ｃ））。
【００４６】この後は、本発明の第１の実施の形態と同
様に、例えばＣＶＤ法により非晶質ＢＳＴ膜１２を１５
ｎｍ形成する（図４の（ｄ））。さらに、例えば温度７
００℃の酸素雰囲気中で１分間のＲＴＡ処理を行う。こ
の熱処理により、RuＯx （ｘ＜２）膜２３が酸化されて
酸化ルテニウム（RuＯ2）膜１３が形成されて、下部電
極２２とＢＳＴ膜１２の間の良好な界面が形成されると
ともに、ＢＳＴ膜が結晶化する（図４の（ｅ））。
様に、例えばＣＶＤ法により非晶質ＢＳＴ膜１２を１５
ｎｍ形成する（図４の（ｄ））。さらに、例えば温度７
００℃の酸素雰囲気中で１分間のＲＴＡ処理を行う。こ
の熱処理により、RuＯx （ｘ＜２）膜２３が酸化されて
酸化ルテニウム（RuＯ2）膜１３が形成されて、下部電
極２２とＢＳＴ膜１２の間の良好な界面が形成されると
ともに、ＢＳＴ膜が結晶化する（図４の（ｅ））。
【００４７】さらに、例えばスパッタ法により窒化チタ
ン膜１４を堆積して、キャパシタの上部電極を形成し、
ＤＲＡＭのメモリ−セルが完成する（図４の（ｆ））。
この後、通常のＬＳＩの製造プロセスに従って、配線、
パッシベ−ション膜等を形成して、ＤＲＡＭが完成す
る。
ン膜１４を堆積して、キャパシタの上部電極を形成し、
ＤＲＡＭのメモリ−セルが完成する（図４の（ｆ））。
この後、通常のＬＳＩの製造プロセスに従って、配線、
パッシベ−ション膜等を形成して、ＤＲＡＭが完成す
る。
【００４８】このように、本実施の形態では、下部電極
を形成する第１の導電膜として酸化ルテニウム膜２２を
堆積し、その表面を還元した後にＢＳＴ膜１２を形成す
るため、その後のＲＴＡ処理により、還元されたRuＯx
（ｘ＜２）膜２３をＢＳＴ膜１２を介して再び酸化する
ことにより酸化ルテニウム（RuＯ2 ）膜１３を形成し、
RuＯx （ｘ＜２）膜２３とＢＳＴ膜１２との良好な界面
を形成することができる。このように、本発明では、電
極をＢＳＴ膜１２等の誘電体膜を介して酸化することが
重要である。酸化ルテニウム膜上に単にＢＳＴ膜１２を
形成した場合、完成した構造はみかけ上同様であるが、
電極と誘電体膜との間に良好な界面を形成することがで
きないため、本発明の効果を得ることはできない。
を形成する第１の導電膜として酸化ルテニウム膜２２を
堆積し、その表面を還元した後にＢＳＴ膜１２を形成す
るため、その後のＲＴＡ処理により、還元されたRuＯx
（ｘ＜２）膜２３をＢＳＴ膜１２を介して再び酸化する
ことにより酸化ルテニウム（RuＯ2 ）膜１３を形成し、
RuＯx （ｘ＜２）膜２３とＢＳＴ膜１２との良好な界面
を形成することができる。このように、本発明では、電
極をＢＳＴ膜１２等の誘電体膜を介して酸化することが
重要である。酸化ルテニウム膜上に単にＢＳＴ膜１２を
形成した場合、完成した構造はみかけ上同様であるが、
電極と誘電体膜との間に良好な界面を形成することがで
きないため、本発明の効果を得ることはできない。
【００４９】なお、本実施の形態では、還元により形成
されたRuＯx （ｘ＜２）膜２３を完全に酸化したが、Ru
Ｏx （ｘ＜２）膜２３の表面部分のみを酸化しRuＯx
（ｘ＜２）膜２３を残存させることも可能である。この
場合でも、下部電極２２および２３とＢＳＴ膜１２との
間に酸化ルテニウム膜１３を形成することにより、良好
な界面を形成することができる。
されたRuＯx （ｘ＜２）膜２３を完全に酸化したが、Ru
Ｏx （ｘ＜２）膜２３の表面部分のみを酸化しRuＯx
（ｘ＜２）膜２３を残存させることも可能である。この
場合でも、下部電極２２および２３とＢＳＴ膜１２との
間に酸化ルテニウム膜１３を形成することにより、良好
な界面を形成することができる。
【００５０】本発明による第３の実施の形態として、ル
テニウム膜上に形成されたＢＳＴ膜上に、さらにキャパ
シタの上部電極をルテニウムにより形成した後にＲＴＡ
処理を行い、ＢＳＴ膜と上下電極のいずれもが良好な界
面を有するキャパシタの形成方法について説明する。図
５は、本発明の第３の実施の形態によるＤＲＡＭの製造
方法を示す工程断面図である。
テニウム膜上に形成されたＢＳＴ膜上に、さらにキャパ
シタの上部電極をルテニウムにより形成した後にＲＴＡ
処理を行い、ＢＳＴ膜と上下電極のいずれもが良好な界
面を有するキャパシタの形成方法について説明する。図
５は、本発明の第３の実施の形態によるＤＲＡＭの製造
方法を示す工程断面図である。
【００５１】本発明による第１の実施の形態と同様に、
ｎ型拡散層５に貫通するコンタクトホ−ルに多結晶シリ
コン膜１０を埋め込む。図５の（ａ）は、図１の（ａ）
と同様の状態を示す。
ｎ型拡散層５に貫通するコンタクトホ−ルに多結晶シリ
コン膜１０を埋め込む。図５の（ａ）は、図１の（ａ）
と同様の状態を示す。
【００５２】この後、例えばスパッタ法により、例えば
膜厚１００ｎｍのルテニウム膜１１を堆積する。さら
に、通常のフォトリソグラフィ−法とエッチング技術を
用いてキャパシタの下部電極を形成する（図５の
（ｂ））。
膜厚１００ｎｍのルテニウム膜１１を堆積する。さら
に、通常のフォトリソグラフィ−法とエッチング技術を
用いてキャパシタの下部電極を形成する（図５の
（ｂ））。
【００５３】次に、例えばＳr(THD)2 、Ｂa(THD)2 、Ｔ
i(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により温度
４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜１２を１５ｎｍ
形成する（図５の（ｃ））。上記の成膜条件により、段
差部分における被覆性に優れたＢＳＴ膜を形成すること
ができる。ここまでは、本発明の第１の実施の形態と同
様である。
i(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により温度
４３０℃、圧力３ｋPaで非晶質ＢＳＴ膜１２を１５ｎｍ
形成する（図５の（ｃ））。上記の成膜条件により、段
差部分における被覆性に優れたＢＳＴ膜を形成すること
ができる。ここまでは、本発明の第１の実施の形態と同
様である。
【００５４】さらに、第１の実施の形態と異なり、例え
ばスパッタ法により、例えば膜厚５ｎｍのルテニウム膜
３４を堆積する。このようにして、非晶質のＢＳＴ膜の
上下をルテニウム膜１１および３４ではさんだ層状構造
を形成する（図５の（ｄ））。
ばスパッタ法により、例えば膜厚５ｎｍのルテニウム膜
３４を堆積する。このようにして、非晶質のＢＳＴ膜の
上下をルテニウム膜１１および３４ではさんだ層状構造
を形成する（図５の（ｄ））。
【００５５】次に、例えば温度８００℃の酸素雰囲気中
で２分間のＲＴＡ処理を行う。この熱処理により、ルテ
ニウム膜３４を完全に酸化して酸化ルテニウム膜３５を
形成し、ルテニウム膜１１の表面を酸化して約１０ｎｍ
の酸化ルテニウム膜１３を形成し、さらにＢＳＴ膜を結
晶化する（図５の（ｅ））。このようにして、ＢＳＴ膜
１２と上下電極の間にいずれも良好な界面を形成するこ
とにより、電荷蓄積能力の非常に高いキャパシタを実現
することができる。
で２分間のＲＴＡ処理を行う。この熱処理により、ルテ
ニウム膜３４を完全に酸化して酸化ルテニウム膜３５を
形成し、ルテニウム膜１１の表面を酸化して約１０ｎｍ
の酸化ルテニウム膜１３を形成し、さらにＢＳＴ膜を結
晶化する（図５の（ｅ））。このようにして、ＢＳＴ膜
１２と上下電極の間にいずれも良好な界面を形成するこ
とにより、電荷蓄積能力の非常に高いキャパシタを実現
することができる。
【００５６】さらに、酸化ルテニウム膜３５上に、例え
ばスパッタ法により窒化チタン膜３７を堆積して、上部
電極のシ−ト抵抗を低減し、ＤＲＡＭのメモリ−セルが
完成する（図５の（ｆ））。
ばスパッタ法により窒化チタン膜３７を堆積して、上部
電極のシ−ト抵抗を低減し、ＤＲＡＭのメモリ−セルが
完成する（図５の（ｆ））。
【００５７】この後、通常のＬＳＩの製造プロセスに従
って、配線、パッシベ−ション膜等を形成して、ＤＲＡ
Ｍが完成する。このように本実施の形態によれば、非晶
質のＢＳＴ膜の上下をルテニウム膜１１および３４では
さんだ層状構造を形成した後に、ＲＴＡ処理を行うこと
により、ＢＳＴ膜１２と上下電極の間のいずれにも良好
な界面を形成することができる。このため、ＢＳＴ膜１
２中の電界を、下部電極の近傍のみでなく、上部電極の
近傍においても緩和することができるため、特にＢＳＴ
膜１２が薄膜化した場合の誘電率の低下を防止すること
ができる。
って、配線、パッシベ−ション膜等を形成して、ＤＲＡ
Ｍが完成する。このように本実施の形態によれば、非晶
質のＢＳＴ膜の上下をルテニウム膜１１および３４では
さんだ層状構造を形成した後に、ＲＴＡ処理を行うこと
により、ＢＳＴ膜１２と上下電極の間のいずれにも良好
な界面を形成することができる。このため、ＢＳＴ膜１
２中の電界を、下部電極の近傍のみでなく、上部電極の
近傍においても緩和することができるため、特にＢＳＴ
膜１２が薄膜化した場合の誘電率の低下を防止すること
ができる。
【００５８】このようにして、本実施の形態によればＢ
ＳＴ膜と下部電極の間にのみ良好な界面を形成する第１
および第２の実施の形態に比べて、電荷蓄積能力をより
向上させ、特にＢＳＴ膜を薄膜化した場合に、容量の非
常に高いキャパシタを実現することができる。
ＳＴ膜と下部電極の間にのみ良好な界面を形成する第１
および第２の実施の形態に比べて、電荷蓄積能力をより
向上させ、特にＢＳＴ膜を薄膜化した場合に、容量の非
常に高いキャパシタを実現することができる。
【００５９】ここで、ＢＳＴ膜１２と上部電極の間のみ
でなく、下部電極との間にも良好な界面を形成するため
には、酸素がＢＳＴ膜１２と下部電極１１の界面にまで
到達して酸化ルテニウム膜１３を形成する必要がある。
このため、上部電極３４が完全に酸化されるように、酸
化工程の温度、時間等を適宜設定する必要がある。
でなく、下部電極との間にも良好な界面を形成するため
には、酸素がＢＳＴ膜１２と下部電極１１の界面にまで
到達して酸化ルテニウム膜１３を形成する必要がある。
このため、上部電極３４が完全に酸化されるように、酸
化工程の温度、時間等を適宜設定する必要がある。
【００６０】また、上下電極に印加される電圧等の関係
により、上部電極側の高電界を緩和することがより重要
である場合には、上部電極のみにルテニウム膜を用い
て、下部電極には従来の白金を用いることも可能であ
る。
により、上部電極側の高電界を緩和することがより重要
である場合には、上部電極のみにルテニウム膜を用い
て、下部電極には従来の白金を用いることも可能であ
る。
【００６１】次に、第４の実施の形態として、ＢＳＴ膜
形成後に低温で酸化を行うことにより、下部電極に形成
される酸化膜厚を低減し、さらに高温の非酸化性雰囲気
中で熱処理を行うことにより、ＢＳＴ膜の結晶化をより
完全にする方法を説明する。
形成後に低温で酸化を行うことにより、下部電極に形成
される酸化膜厚を低減し、さらに高温の非酸化性雰囲気
中で熱処理を行うことにより、ＢＳＴ膜の結晶化をより
完全にする方法を説明する。
【００６２】ルテニウムを用いて形成されたキャパシタ
の下部電極１１上に、例えばＣＶＤ法により非晶質ＢＳ
Ｔ膜１２を１５ｎｍ形成するまでは、第１の実施の形態
と同様に行う。
の下部電極１１上に、例えばＣＶＤ法により非晶質ＢＳ
Ｔ膜１２を１５ｎｍ形成するまでは、第１の実施の形態
と同様に行う。
【００６３】次に、第１の実施の形態と異なり、例えば
温度６００℃の酸素雰囲気中で１分間のＲＴＡ処理を行
う。この熱処理により、ルテニウム膜１１の表面に約５
ｎｍの酸化ルテニウム膜１３が形成され、ＢＳＴ膜の結
晶化が進み始める。また、ルテニウム膜１１とＢＳＴ膜
１２との界面には良好な界面が形成されるようになる。
さらに、温度８５０℃の窒素雰囲気中で１分間のＲＴＡ
処理を行う。この熱処理により、ルテニウム膜１１とＢ
ＳＴ膜１２との間に十分良好な界面が形成されるととも
に、ＢＳＴ膜１２が十分結晶化する。この時、ルテニウ
ム膜１１の膜厚の増加はほとんどない。
温度６００℃の酸素雰囲気中で１分間のＲＴＡ処理を行
う。この熱処理により、ルテニウム膜１１の表面に約５
ｎｍの酸化ルテニウム膜１３が形成され、ＢＳＴ膜の結
晶化が進み始める。また、ルテニウム膜１１とＢＳＴ膜
１２との界面には良好な界面が形成されるようになる。
さらに、温度８５０℃の窒素雰囲気中で１分間のＲＴＡ
処理を行う。この熱処理により、ルテニウム膜１１とＢ
ＳＴ膜１２との間に十分良好な界面が形成されるととも
に、ＢＳＴ膜１２が十分結晶化する。この時、ルテニウ
ム膜１１の膜厚の増加はほとんどない。
【００６４】この後は、第１の実施の形態と同様に、例
えばスパッタ法により窒化チタン膜１４を堆積してキャ
パシタの上部電極を形成し、ＤＲＡＭのメモリ−セルが
完成する。
えばスパッタ法により窒化チタン膜１４を堆積してキャ
パシタの上部電極を形成し、ＤＲＡＭのメモリ−セルが
完成する。
【００６５】この後、通常のＬＳＩの製造プロセスに従
って、配線、パッシベ−ション膜等を形成して、ＤＲＡ
Ｍが完成する。このように、本実施の形態では、酸化性
雰囲気の熱処理温度を例えば６００℃に下げることによ
り、下部電極１１上に形成される酸化ルテニウム膜１３
の膜厚を低減し、酸化による電極の体積膨脹を防止する
ことができる。さらに非酸化性雰囲気中でより高温の熱
処理を行うことにより、ＢＳＴ膜１２の結晶化を十分に
進め、ルテニウム膜１１とＢＳＴ膜１２との間に十分良
好な界面を形成することができる。
って、配線、パッシベ−ション膜等を形成して、ＤＲＡ
Ｍが完成する。このように、本実施の形態では、酸化性
雰囲気の熱処理温度を例えば６００℃に下げることによ
り、下部電極１１上に形成される酸化ルテニウム膜１３
の膜厚を低減し、酸化による電極の体積膨脹を防止する
ことができる。さらに非酸化性雰囲気中でより高温の熱
処理を行うことにより、ＢＳＴ膜１２の結晶化を十分に
進め、ルテニウム膜１１とＢＳＴ膜１２との間に十分良
好な界面を形成することができる。
【００６６】このように、本発明における熱処理の温
度、雰囲気、時間等は、電極と高誘電体膜の界面特性、
電極上に形成される酸化膜厚、ＢＳＴ膜の結晶化の状態
等により、適宜設定することができる。また、本発明の
第４の実施の形態のように数種類の熱処理を組み合わせ
ることも可能である。
度、雰囲気、時間等は、電極と高誘電体膜の界面特性、
電極上に形成される酸化膜厚、ＢＳＴ膜の結晶化の状態
等により、適宜設定することができる。また、本発明の
第４の実施の形態のように数種類の熱処理を組み合わせ
ることも可能である。
【００６７】特に、酸化による電極の体積膨脹を防止す
るために、ＲＴＡ等の短時間の熱処理を用いることが望
ましく、さらに、第４の実施の形態のように低温化する
ことも可能である。
るために、ＲＴＡ等の短時間の熱処理を用いることが望
ましく、さらに、第４の実施の形態のように低温化する
ことも可能である。
【００６８】また、非酸化性雰囲気中での熱処理のみを
行った場合にも、酸化性雰囲気中における処理には及ば
ないが、ＢＳＴ膜の結晶化とともに良好な界面を形成す
ることができる。
行った場合にも、酸化性雰囲気中における処理には及ば
ないが、ＢＳＴ膜の結晶化とともに良好な界面を形成す
ることができる。
【００６９】一般に、熱処理の温度は高温の方が、高誘
電体膜と電極との間により良好な界面を形成することが
できる。なお、前述の本発明による実施の形態は、適宜
組み合わせることが可能である。例えば、第３の実施の
形態において、上部電極まで形成した後に酸化性雰囲気
による熱処理を行う方法について述べたが、これと第４
の実施の形態を組み合わせて、例えば上部電極まで形成
した後に、酸化性雰囲気と非酸化性雰囲気による熱処理
を行うことも可能である。また、第３の実施の形態と第
２の実施の形態を組み合わせて、酸化ルテニウム膜によ
り形成された下部電極の表面を還元し、高誘電体膜と上
部電極を形成した後に、熱処理を行うこともできる。
電体膜と電極との間により良好な界面を形成することが
できる。なお、前述の本発明による実施の形態は、適宜
組み合わせることが可能である。例えば、第３の実施の
形態において、上部電極まで形成した後に酸化性雰囲気
による熱処理を行う方法について述べたが、これと第４
の実施の形態を組み合わせて、例えば上部電極まで形成
した後に、酸化性雰囲気と非酸化性雰囲気による熱処理
を行うことも可能である。また、第３の実施の形態と第
２の実施の形態を組み合わせて、酸化ルテニウム膜によ
り形成された下部電極の表面を還元し、高誘電体膜と上
部電極を形成した後に、熱処理を行うこともできる。
【００７０】さらに、前述のいずれの実施の形態におい
ても、Ｓr(THD)2 、Ｂa(THD)2 、Ｔi(THD)2 、Ｎ2 Ｏを
原料ガスとするＣＶＤ法により温度４３０℃、圧力３ｋ
Paで非晶質ＢＳＴ膜を形成したが、例えばＳr(THD)2 、
TiO(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により例
えば温度４３０℃、圧力３ｋPaで非晶質ＳＴＯ膜を形成
することも可能である。また、ＣＶＤ法によりＰＺＴ膜
を形成することも可能である。さらに温度、圧力等の形
成条件は、段差被覆率の良い非結晶膜が形成されるよう
に適宜設定することができる。
ても、Ｓr(THD)2 、Ｂa(THD)2 、Ｔi(THD)2 、Ｎ2 Ｏを
原料ガスとするＣＶＤ法により温度４３０℃、圧力３ｋ
Paで非晶質ＢＳＴ膜を形成したが、例えばＳr(THD)2 、
TiO(THD)2 、Ｎ2 Ｏを原料ガスとするＣＶＤ法により例
えば温度４３０℃、圧力３ｋPaで非晶質ＳＴＯ膜を形成
することも可能である。また、ＣＶＤ法によりＰＺＴ膜
を形成することも可能である。さらに温度、圧力等の形
成条件は、段差被覆率の良い非結晶膜が形成されるよう
に適宜設定することができる。
【００７１】また、キャパシタ絶縁膜としてＢＳＴ、Ｓ
ＴＯのみでなく、例えばSrBi2 Ta2Ｏ9 等のアルカリ土
類金属を主成分として含むペロブスカイト構造を有する
強誘電体を用いた場合にも、本発明によれば同様の効果
を得ることが可能である。
ＴＯのみでなく、例えばSrBi2 Ta2Ｏ9 等のアルカリ土
類金属を主成分として含むペロブスカイト構造を有する
強誘電体を用いた場合にも、本発明によれば同様の効果
を得ることが可能である。
【００７２】さらに、Pbx La1-x Zry Ti1-y Ｏ3 等の強
誘電体を用いることも可能である。また、ペロブスカイ
ト構造を有する誘電体のみでなく、例えばTa2 Ｏ5 等の
高誘電体膜を用いることも可能である。
誘電体を用いることも可能である。また、ペロブスカイ
ト構造を有する誘電体のみでなく、例えばTa2 Ｏ5 等の
高誘電体膜を用いることも可能である。
【００７３】また、上記実施の形態では、ＣＶＤ法を用
いて高誘電体膜を形成しているが、高誘電体膜の製造方
法として、スパッタ法、蒸着法、ＭＢＥ（分子線成長）
法、ゾルゲル法、レ−ザ−アブレ−ション法などを用い
ることが可能である。
いて高誘電体膜を形成しているが、高誘電体膜の製造方
法として、スパッタ法、蒸着法、ＭＢＥ（分子線成長）
法、ゾルゲル法、レ−ザ−アブレ−ション法などを用い
ることが可能である。
【００７４】さらに、上記第１、第２および第４の実施
の形態において、キャパシタの上部電極を窒化チタン膜
１４を用いて形成したが、例えば窒化タングステン等の
他の導電膜を用いることが可能である。同様に、上記第
３の実施の形態において、上部電極のシ−ト抵抗を低減
するために、酸化ルテニウム膜３５上に窒化チタン膜３
７を蒸着したが、例えば窒化タングステン等のシ−ト抵
抗の小さい他の金属を酸化ルテニウム上に形成すること
も可能である。
の形態において、キャパシタの上部電極を窒化チタン膜
１４を用いて形成したが、例えば窒化タングステン等の
他の導電膜を用いることが可能である。同様に、上記第
３の実施の形態において、上部電極のシ−ト抵抗を低減
するために、酸化ルテニウム膜３５上に窒化チタン膜３
７を蒸着したが、例えば窒化タングステン等のシ−ト抵
抗の小さい他の金属を酸化ルテニウム上に形成すること
も可能である。
【００７５】本発明では、高誘電体膜と電極膜とを形成
した後に熱処理を行うことにより、両者に同時に熱処理
を施し、例えば遷移層を形成することにより、両者の間
に良好な界面を形成するものである。従って、上下電極
のうち少なくともいずれか一方の電極にルテニウム膜を
使用し、このルテニウム膜と高誘電体膜とに同時に熱処
理を施す方法であれば、本発明の効果は得られる。
した後に熱処理を行うことにより、両者に同時に熱処理
を施し、例えば遷移層を形成することにより、両者の間
に良好な界面を形成するものである。従って、上下電極
のうち少なくともいずれか一方の電極にルテニウム膜を
使用し、このルテニウム膜と高誘電体膜とに同時に熱処
理を施す方法であれば、本発明の効果は得られる。
【００７６】また、ルテニウム膜に限らず、例えば、白
金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）等
の貴金属膜等の、熱処理により高誘電体膜との間に良好
な界面を形成する他の導電膜を組み合わせて用いること
も可能である。
金（Ｐｔ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）等
の貴金属膜等の、熱処理により高誘電体膜との間に良好
な界面を形成する他の導電膜を組み合わせて用いること
も可能である。
【００７７】また、上記いずれの実施の形態において
も、ｎ型拡散層５に貫通するコンタクトホ−ルにヒ素を
含有する多結晶シリコン膜１０を埋め込むことにより、
ｎ型拡散層５とキャパシタの下部電極１１を導通させて
いるが、図６に示すように、多結晶シリコン膜１０と下
部電極１１との間に例えば窒化チタン膜を形成すること
も可能である。
も、ｎ型拡散層５に貫通するコンタクトホ−ルにヒ素を
含有する多結晶シリコン膜１０を埋め込むことにより、
ｎ型拡散層５とキャパシタの下部電極１１を導通させて
いるが、図６に示すように、多結晶シリコン膜１０と下
部電極１１との間に例えば窒化チタン膜を形成すること
も可能である。
【００７８】この方法を図６を用いて説明する。第１の
実施の形態と同様に、ｎ型拡散層５に貫通するコンタク
トホ−ルを層間絶縁膜９および６に形成した後、例えば
ＣＶＤ法によりヒ素を含有する多結晶シリコン膜１０を
堆積して、例えばエッチバック等の方法により多結晶シ
リコン膜１０をコンタクトホ−ル内に埋め込む。この
時、第１の実施の形態と異なり、エッチバックの時間等
を制御することにより、多結晶シリコン膜１０の表面を
層間絶縁膜９の表面よりも後退させる（図６の
（ａ））。
実施の形態と同様に、ｎ型拡散層５に貫通するコンタク
トホ−ルを層間絶縁膜９および６に形成した後、例えば
ＣＶＤ法によりヒ素を含有する多結晶シリコン膜１０を
堆積して、例えばエッチバック等の方法により多結晶シ
リコン膜１０をコンタクトホ−ル内に埋め込む。この
時、第１の実施の形態と異なり、エッチバックの時間等
を制御することにより、多結晶シリコン膜１０の表面を
層間絶縁膜９の表面よりも後退させる（図６の
（ａ））。
【００７９】さらに、例えばスパッタ法等により窒化チ
タン膜２１を堆積し、例えば機械的研磨法を用いてエッ
チバックを行い、コンタクトホ−ル内にのみ窒化チタン
膜２１を残存させる（図６の（ｂ））。この後は、例え
ば第１の実施の形態と同様に下部電極１１を形成し、さ
らに前述の工程を経てＤＲＡＭが完成する。
タン膜２１を堆積し、例えば機械的研磨法を用いてエッ
チバックを行い、コンタクトホ−ル内にのみ窒化チタン
膜２１を残存させる（図６の（ｂ））。この後は、例え
ば第１の実施の形態と同様に下部電極１１を形成し、さ
らに前述の工程を経てＤＲＡＭが完成する。
【００８０】このように、多結晶シリコン膜１０と下部
電極１１との間に、例えば窒化チタン膜２１をバリアメ
タルとして形成することにより、多結晶シリコン膜１０
と下部電極１１とのコンタクト抵抗を低減することがで
きる。
電極１１との間に、例えば窒化チタン膜２１をバリアメ
タルとして形成することにより、多結晶シリコン膜１０
と下部電極１１とのコンタクト抵抗を低減することがで
きる。
【００８１】また、埋め込み電極材料は多結晶シリコン
膜に限らず、タングステン等の高融点金属膜、または、
その他の金属膜等の導電膜を用いることが可能である。
さらに、埋め込み電極１０は、エッチバック法に限ら
ず、例えば選択成長法により形成することも可能であ
る。
膜に限らず、タングステン等の高融点金属膜、または、
その他の金属膜等の導電膜を用いることが可能である。
さらに、埋め込み電極１０は、エッチバック法に限ら
ず、例えば選択成長法により形成することも可能であ
る。
【００８２】以上、本発明をスタック型キャパシタ構造
を有するＤＲＡＭのメモリ−セルに適用した場合を説明
したが、トレンチ型キャパシタ構造等の他のキャパシタ
構造を有するメモリ−セル、またはＤＲＡＭに限らず、
ＦＲＡＭ等の、高誘電体膜を絶縁膜として使用するキャ
パシタ構造を有するあらゆる半導体装置に、本発明を適
用することが可能である。
を有するＤＲＡＭのメモリ−セルに適用した場合を説明
したが、トレンチ型キャパシタ構造等の他のキャパシタ
構造を有するメモリ−セル、またはＤＲＡＭに限らず、
ＦＲＡＭ等の、高誘電体膜を絶縁膜として使用するキャ
パシタ構造を有するあらゆる半導体装置に、本発明を適
用することが可能である。
【００８３】
【発明の効果】以上のように、本発明による半導体装置
の製造方法を用いれば、リ−ク電流が小さく、誘電率が
高い、極薄の高誘電体膜をキャパシタ絶縁膜として使用
することができる。
の製造方法を用いれば、リ−ク電流が小さく、誘電率が
高い、極薄の高誘電体膜をキャパシタ絶縁膜として使用
することができる。
【図１】本発明による半導体装置の製造方法の第１の実
施の形態を示す工程断面図。
施の形態を示す工程断面図。
【図２】本発明の第１の実施の形態により製造されたキ
ャパシタのバンド構造図。
ャパシタのバンド構造図。
【図３】比誘電率の膜厚依存性を示す図。
【図４】本発明による半導体装置の製造方法の第２の実
施の形態を示す工程断面図。
施の形態を示す工程断面図。
【図５】本発明による半導体装置の製造方法の第３の実
施の形態を示す工程断面図。
施の形態を示す工程断面図。
【図６】本発明による半導体装置の製造方法の第５の実
施の形態を示す工程断面図。
施の形態を示す工程断面図。
【図７】従来の半導体装置の製造方法を示す工程断面
図。
図。
【図８】ペロブスカイト結晶構造を有する高誘電体の誘
電率発現機構を示す図。
電率発現機構を示す図。
１…単結晶シリコン基板、２…素子分離領域、３…ゲ−
ト電極、４、５…ｎ型拡散層領域、６、９…層間絶縁
膜、７…多結晶シリコン膜、８…ビット線、１０…ヒ素
ド−プ多結晶シリコン膜、１１、３４…ルテニウム膜、
１２、５２…ＢＳＴ膜、１３、２２、３５…酸化ルテニ
ウム膜、１４、２１、３７…窒化チタン膜、２３…RuＯ
x （ｘ＜２）、５１、５３…白金
ト電極、４、５…ｎ型拡散層領域、６、９…層間絶縁
膜、７…多結晶シリコン膜、８…ビット線、１０…ヒ素
ド−プ多結晶シリコン膜、１１、３４…ルテニウム膜、
１２、５２…ＢＳＴ膜、１３、２２、３５…酸化ルテニ
ウム膜、１４、２１、３７…窒化チタン膜、２３…RuＯ
x （ｘ＜２）、５１、５３…白金
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 馨太郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (6)
- 【請求項１】 少なくとも表面がルテニウムを主成分と
する第１の導電体電極上に誘電体膜を形成する工程と、
前記誘電体膜の結晶化温度以上の温度の酸化性雰囲気中
で熱処理を行う工程と、前記誘電体膜上に第２の導電体
電極を形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項２】 少なくとも表面がルテニウムを主成分と
する第１の導電体電極上に誘電体膜を形成する工程と、
前記誘電体膜上に第２の導電体電極を形成する工程と、
前記誘電体膜の結晶化温度以上の温度で熱処理を行う工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項３】 第１の導電体電極上に誘電体膜を形成す
る工程と、前記誘電体膜上に少なくとも前記誘電体膜と
の界面がルテニウムを主成分とする第２の導電体電極を
形成する工程と、前記誘電体膜の結晶化温度以上の温度
で熱処理を行う工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項４】 少なくとも表面がルテニウムを主成分と
する第１の導電体電極上に誘電体膜を形成する工程と、
前記誘電体膜上に少なくとも前記誘電体膜との界面がル
テニウムを主成分とする第２の導電体電極を形成する工
程と、前記誘電体膜の結晶化温度以上の温度で熱処理を
行う工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項５】 前記熱処理は、酸化性雰囲気中で行う請
求項２乃至４記載の半導体装置の製造方法。 - 【請求項６】 前記誘電体膜は、バリウム、ストロンチ
ウム、チタンよりなるグル−プから選択された１つ以上
の元素を含む金属酸化膜である請求項１乃至５記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238330A JPH0982915A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7238330A JPH0982915A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982915A true JPH0982915A (ja) | 1997-03-28 |
Family
ID=17028611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7238330A Pending JPH0982915A (ja) | 1995-09-18 | 1995-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982915A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JPH11145410A (ja) * | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| JPH11297964A (ja) * | 1998-03-26 | 1999-10-29 | Samsung Electronics Co Ltd | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 |
| JP2001144271A (ja) * | 1999-07-01 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ形成方法 |
| JP2001210807A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| US6284587B1 (en) | 1997-10-27 | 2001-09-04 | Oki Electric Industry Co., Ltd. | Fabricating method for semiconductor device |
| US6403441B1 (en) | 1998-06-30 | 2002-06-11 | Oki Electric Industry Co., Ltd. | Method for fabricating storage capacitor using high dielectric constant material |
| JP2007242847A (ja) * | 2006-03-08 | 2007-09-20 | Seiko Epson Corp | キャパシタおよびその製造方法 |
-
1995
- 1995-09-18 JP JP7238330A patent/JPH0982915A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121713A (ja) * | 1997-10-14 | 1999-04-30 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US6284587B1 (en) | 1997-10-27 | 2001-09-04 | Oki Electric Industry Co., Ltd. | Fabricating method for semiconductor device |
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
| JPH11145410A (ja) * | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH11297964A (ja) * | 1998-03-26 | 1999-10-29 | Samsung Electronics Co Ltd | 高誘電率の誘電膜を有する半導体装置のキャパシタ製造方法 |
| US6403441B1 (en) | 1998-06-30 | 2002-06-11 | Oki Electric Industry Co., Ltd. | Method for fabricating storage capacitor using high dielectric constant material |
| JP2001144271A (ja) * | 1999-07-01 | 2001-05-25 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ形成方法 |
| JP2001210807A (ja) * | 1999-12-27 | 2001-08-03 | Hyundai Electronics Ind Co Ltd | 半導体素子のキャパシタ製造方法 |
| JP2007242847A (ja) * | 2006-03-08 | 2007-09-20 | Seiko Epson Corp | キャパシタおよびその製造方法 |
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