JPH06120510A - 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 - Google Patents

高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路

Info

Publication number
JPH06120510A
JPH06120510A JP4309920A JP30992092A JPH06120510A JP H06120510 A JPH06120510 A JP H06120510A JP 4309920 A JP4309920 A JP 4309920A JP 30992092 A JP30992092 A JP 30992092A JP H06120510 A JPH06120510 A JP H06120510A
Authority
JP
Japan
Prior art keywords
layer
breakdown voltage
effect transistor
drain
high breakdown
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4309920A
Other languages
English (en)
Other versions
JP3158738B2 (ja
Inventor
Akio Kitamura
明夫 北村
Naoto Fujishima
直人 藤島
Hajime Tada
元 多田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP30992092A priority Critical patent/JP3158738B2/ja
Priority to DE69331915T priority patent/DE69331915T2/de
Priority to DE69324871T priority patent/DE69324871T2/de
Priority to EP97111861A priority patent/EP0805499B1/en
Priority to EP93112958A priority patent/EP0588067B1/en
Publication of JPH06120510A publication Critical patent/JPH06120510A/ja
Priority to US08/319,774 priority patent/US5432370A/en
Application granted granted Critical
Publication of JP3158738B2 publication Critical patent/JP3158738B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/663—Vertical DMOS [VDMOS] FETs having both source contacts and drain contacts on the same surface, i.e. up-drain VDMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/118—Electrodes comprising insulating layers having particular dielectric or electrostatic properties, e.g. having static charges
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 制御回路を構成する低耐圧のＣＭＯＳ等の論
理素子と同一の基板に搭載可能で、高耐圧、高電流出力
である高耐圧ＭＩＳ電界効果トランジスタを実現し、信
頼性が高く、かつ低製造コストのインテリジェントパワ
ー半導体等の半導体集積回路装置を提供する。 【構成】 高耐圧ＭＯＳＦＥＴを横に広がったウェル層
２の一方に形成された縦型のＭＯＳ部２５と、他方に形
成されたドレイン部２６とで構成し、ウェル層２の表面
に第２ベース層４を形成する。これにより、オフ時に
は、ＭＯＳ部２５および第２ベース層４直下に広がる空
乏層がＪＦＥＴ効果をもたらし高耐圧が実現でき、オン
時には、第２ベース層４によりホットキャリアの発生が
抑制されるので高信頼性を実現できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ電界効果トラン
ジスタの構成に関し、特に、高耐圧を目的としたＭＩＳ
電界効果トランジスタの構成に関するものであり、さら
に、この高耐圧ＭＩＳ電界効果トランジスタを備えた半
導体集積回路装置に関するものである。
【０００２】
【従来の技術】図１９および図２０に、従来の高耐圧Ｍ
ＩＳ電界効果トランジスタの構成を示してある。図１９
に示す高耐圧ＭＩＳ電界効果トランジスタは、２重拡散
方式を用いて製造されたＭＯＳＦＥＴであり、ゲート直
下の電流が半導体基板内を縦方向に流れるため、縦型Ｄ
ＭＯＳと呼ばれるものである。また、図２０に示す高耐
圧ＭＳＩ電界効果トランジスタは、図１９と同じく２重
拡散方式で製造されたＭＯＳＦＥＴであるが電流がゲー
ト直下において半導体基板内を横に流れるため、横型Ｄ
ＭＯＳまたはリサーフ型と呼ばれるものである。
【０００３】図１９に示す縦型ＤＭＯＳはディスクリー
ト素子として有用な構造であり、裏面にドレイン電極１
３が設置されたｎ+ 型のドレイン層９にｎ- 型のエピタ
キシャル層（以下、エピ層という）２０が形成され、こ
のエピ層２０の表面に複数のｐ型のベース層３およびそ
の中に形成されたｎ+ 型のソース層８を備えている。
【０００４】従って、１対となったソース層８からベー
ス層３を介してエピ層２０に亘ってゲート電極を設置す
ることにより、縦型の素子が形成される。このため、こ
の縦型ＤＭＯＳにおいては、逆バイアス電圧が印加され
ると、空乏層が縦方向に伸び、十分な耐圧を保持するた
めには、エピ層２０の不純物濃度を低くして、厚みを十
分確保してやれば良い。
【０００５】一方、図２０に示す横型ＤＭＯＳは、ｐ-
型の基板１を用いて形成され、その表面にｐ型のベース
層３およびこのベース層３内に形成されたｎ+ 型のソー
ス層８を備え、これと対峙して同じく表面にｎ+ 型のド
レイン層９を備えている。そして、ドレイン層９とベー
ス層３とはｎ- 型のオフセット層１８により接続されて
おり、ソース層８からベース層３を介してオフセット層
１８に亘ってゲート電極７が設置されいてる。従って、
逆バイアス電圧が印加すると空乏層がオフセット層１８
内を横に伸びるため、耐圧を保持するためには、オフセ
ット層１８を長く確保してやれば良い。
【０００６】
【発明が解決しようとする課題】近年、数百Ｖ以上の耐
圧と、数Ａ程度の高電流出力とを持つパワーＭＯＳＦＥ
Ｔと、５Ｖ程度の低電圧で作動する制御回路部とを１チ
ップ化するパワーＩＣの開発が盛んに行なわれており、
特開昭６３−３１４８６９に開示されているようにスイ
ッチング電源用のＩＣとしては、すでに実現されている
ものもある。
【０００７】しかし、このようなパワーＩＣを低コスト
で実現するためには、チップサイズの縮小が不可欠であ
る。従って、パワーＩＣにおいて大きな面積を占めるパ
ワーＭＯＳＦＥＴ部をいかに小さくするかが重要が問題
であり、さらに、このパワーＭＯＳＦＥＴ部を製造する
際に、製造工程が増加するようでは製造コストの削減は
不可能である。
【０００８】上述した従来の縦型ＤＭＯＳにおいては、
十分な耐圧を保持するためには、厚みを十分確保する必
要があり、制御回路部を構成するＣＭＯＳ等の基板の厚
みでは十分な耐圧を得ることが困難である。さらに、縦
に電流が流れるため、素子分離を考慮する必要があり、
埋め込み拡散層の形成や、エピタキシャル成長を必要と
するため、工数が増加する。
【０００９】一方、横型ＤＭＯＳにおいては、横方向に
空乏層が広がるため、基板の厚みの問題はない。しか
し、必要な耐圧を確保するためには、長いオフセット層
が必要であり、このオフセット層の断面積の確保が困難
なことからオン時において抵抗が増加し易い。また、電
流を横方向に流すため、高電流密度領域において、キャ
リアが基板表面に形成した酸化膜中に注入してホットキ
ャリアと成りやすく、制御回路部の誤動作等を招くた
め、デバイスの信頼性を確保することが困難である。
【００１０】また、横型ＤＭＯＳにおいては、ソースと
ドレイン間に厚さ数千Å程度のフィールド酸化膜が一般
に形成されることが多く、この場合は、その両端にあた
るいわゆるバーズピークと呼ばれる部分にフィールド酸
化膜形成時の残留応力が集中し、結晶欠陥が生成され易
いという問題もある。さらに、バーズピークに窒化物が
堆積したいわゆるホワイトリボンが発生し、これによっ
てゲート酸化膜の耐圧が著しく低下することも考慮され
るべきである。そして、フィールド酸化膜とシリコンと
の界面には、ゲート酸化膜とシリコンとの界面と比較
し、界面電荷量が多いことが知られており、この界面電
荷量が多い場合は耐圧特性が劣化するという問題もあ
る。
【００１１】そこで、本発明においては、上記の問題点
に鑑みて、縦型ＤＭＯＳおよび横型ＤＭＯＳの長所を取
り入れた、ＣＭＯＳ等の制御回路部を構成する素子と同
じ基板に搭載可能で、信頼性が高く、十分な耐圧を有す
る高耐圧ＭＩＳ電界効果トランジスタを実現することを
目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、本発明においては、縦型のＭＩＳ部とこれに続き横
方向にドレイン層まで広がったウェル領域とにより高耐
圧ＭＩＳ電界効果トランジスタを構成し、さらに、ウェ
ル領域上に第２のベース領域を設けるようにしている。
すなわち、本発明に係る高耐圧ＭＩＳ電界効果トランジ
スタは、第１導電型の半導体基板上に形成された第２導
電型のウェル領域と、このウェル領域の一端に形成され
た１対の第１導電型の第１ベース層、この第１ベース層
内に形成された第２導電型のソース層、およびこの１対
のソース層に亘って絶縁ゲート膜を介して設置されたゲ
ート電極を具備するＭＩＳ部と、前記ウェル領域の他端
に形成された第２導電型のドレイン層を具備するドレイ
ン部とを有するものであって、さらに、ＭＩＳ部とドレ
イン部とに亘ってウェル領域の表面に第１導電型の第２
ベース層を介してフィールド酸化膜が形成されているこ
とを特徴としている。
【００１３】さらに、ドレイン層は、ウェル領域とドレ
イン層の端部が接続するように形成されたブレイクダウ
ン型のドレイン層であることが望ましく、また、ドレイ
ン層の下方に第１導電型の高濃度埋込層を形成すること
も有効である。ＭＩＳ部としては、ソース層およびドレ
イン層に略３０Ｖの逆バイアス電位が印加されると、１
対のベース層からウェル領域に空乏層が広がる高耐圧Ｍ
ＩＳ部を用いることが有効である。ソース層に接続され
たソース電極としては、第２ベース層上のフィールド酸
化膜上に略５μｍ以上延長されたフィールドプレート型
ソース電極を、また、ドレイン層に接続されたドレイン
電極としては、第２ベース層上のフィールド酸化膜上に
略５μｍ以上延長されたフィールドプレート型ドレイン
電極を用いることが望ましい。また、第２ベース層の不
純物濃度を、第１ベース層の不純物濃度に比して低くす
ることが有効である。
【００１４】さらに、このような高耐圧ＭＩＳ電界効果
トランジスタの平面構造としては、ドレイン層を中心に
第２ベース層およびソース層が略同心円状に形成されて
ものが望ましく、第２ベース層は、ウェル層がフィール
ド酸化膜に対し露出した少なくとも１箇所の露出部分を
備えていても良い。
【００１５】また、フィールド酸化膜による影響を積極
的に削減し、高耐圧の素子を形成する手段としては、第
１導電型の半導体基板上に形成された第２導電型のウェ
ル領域と、このウェル領域の一端に、第１導電型のベー
ス層、このベース層内に形成された第２導電型のソース
層、およびこのソース層から前記ウェル領域に亘って絶
縁ゲート膜を介して設置されたゲート電極を具備するＭ
ＩＳ部と、ウェル領域の他端に形成された第２導電型の
ドレイン層を具備するドレイン部とを有する高耐圧ＭＩ
Ｓ電界効果トランジスタにおいて、ＭＩＳ部とドレイン
部とに亘るウェル領域の表面上の少なくとも１部にゲー
ト絶縁膜を介して導電領域を設置することが望ましい。
プロセス的には、この導電領域はポリシリコンを用いて
形成することより容易に導入することが可能である。
【００１６】また、ＭＩＳ部とドレイン部とに亘るウェ
ル領域の表面の少なくとも１部に第１導電型のオフセッ
ト領域を形成することも有効であり、オフセット領域の
少なくとも１部は、ゲート電極の下部に形成することが
望ましい。さらに、ウェル領域を低抵抗化する面では、
オフセット領域は少なくとも２以上のオフセット島領域
を備えていることが望ましい。
【００１７】さらに、少なくとも１対の前記ベース層お
よびソース層と、これらのソース層から前記ウェル領域
に亘って設置された前記ゲート電極とを備える縦型のＭ
ＩＳ部を用いて、ベース層の少なくともいずれかとオフ
セット領域が電気的に接続することも有効である。そし
て、これらの高耐圧ＭＩＳ電界効果トランジスタに対し
てソース層に接続されたソース電極を、ドレイン層に向
かって延長されたフィールドプレート型ソース電極とす
るか、またドレイン層に接続されたドレイン電極をＭＩ
Ｓ部に向かって延長されたフィールドプレート型ドレイ
ン電極とすることも有効である。また、これらの高耐圧
ＭＩＳ電界効果トランジスタに対して、上記の同様にブ
レイクダウン型のドレイン層、第１導電型の高濃度埋込
層を適用することも可能である。そして、ドレイン層を
中心にソース層を略同心円状に形成することも有効であ
る。
【００１８】さらに、第１導電型の半導体基板上に形成
された第２導電型のウェル領域と、このウェル領域の一
端に、第１導電型のベース層、このベース層内に形成さ
れた第２導電型のソース層、およびこのソース層からウ
ェル領域に亘って絶縁ゲート膜を介して設置されたゲー
ト電極を具備するＭＩＳ部と、ウェル領域の他端に形成
された第２導電型のドレイン層を具備するドレイン部と
を有し、ドレイン部を中心としてＭＩＳ部が略同心円状
に形成された高耐圧ＭＩＳ電界効果トランジスタであっ
て、ＭＩＳ部とドレイン部とに亘るウェル領域の少なく
とも１部は、ＭＩＳ部とドレイン部との距離に基づき所
定の耐圧を確保可能な耐圧確保領域であり、この耐圧確
保領域の電位をウェル領域に伝達可能な電位伝達手段を
設ける高耐圧ＭＩＳ電界効果トランジスタを採用するこ
とも有効である。この電位伝達手段としては、耐圧確保
領域の電圧が印加されたフィールトプレートを用いるこ
とが望ましい。
【００１９】また、上記の高耐圧ＭＩＳ電界効果トラン
ジスタが、論理回路を構成可能なバイポーラトランジス
タまたはＭＩＳ電界効果トランジスタの少なくともいず
れかの構成された基板に形成されていることを特徴とす
る半導体集積回路装置も含む。さらに、デジタル回路お
よびアナログ回路の少なくともいずれかを構成する第１
導電型のＭＩＳ電界効果トランジスタと同一基板に形成
された場合は、高耐圧ＭＩＳ電界効果トランジスタのウ
ェル領域とＭＩＳ電界効果トランジスタを構成する第２
導電型のウェル層が共通していても良い。
【００２０】
【作用】上記のような高耐圧ＭＩＳ電界効果トランジス
タにおいては、逆バイアス電圧が印加されると、先ず、
縦型のＭＩＳ部において、１対の第１ベース層と基板と
からウェル領域に向かって空乏層が伸び、この間の電流
経路がＪＦＥＴ効果にて遮断される。さらに、高耐圧化
するために、横型ＤＭＯＳと同様にウェル領域内に横方
向に空乏層の広がる領域が確保される。従って、この高
耐圧ＭＩＳ電界効果トランジスタは、横型ＤＭＯＳと同
じく、２重拡散を用いて、小形で横方向に薄い素子とし
て形成可能であり、ＣＭＯＳ等の制御回路部を構成する
半導体素子の基板の同一基板内に形成することができ
る。
【００２１】そして、このウェル領域内において、下部
の基板および上部の第２ベース層から空乏層が伸びるた
め、このウェル領域内においてもＪＥＦＴ効果により電
流経路が遮断される。従って、ウェル領域の横方向の長
さに比して高い耐圧性を維持でき、横型ＤＭＯＳにおい
てオン抵抗の増加が問題となる程ウェル領域の長さを確
保する必要はない。なお基板の不純物濃度が低いため、
第２ベース層の不純物濃度を第１ベース層よりも低くし
て空乏層の広がりを均一化すると、この領域でのＪＦＥ
Ｔ効果が効率良く得られる。
【００２２】さらに、オン時において電流経路となるウ
ェル領域の表面には、第２ベース層が形成されているの
で、フィールド酸化膜内のホットエレクトロンの発生も
抑制され、信頼性の向上が図られる。また、フィールド
酸化膜のバーズピークの影響、界面電荷量の影響も抑制
される。
【００２３】ウェル領域とドレイン層の端部が接続する
ように形成されたブレイクダウン型のドレイン層を採用
する場合は、ウェル領域とドレイン層の接続部に電界が
集中するため、ブレイクダウンのポイントをドレイン側
に設定することができ、ゲートおよびソース側、すなわ
ち、ＭＩＳ部の耐圧性、耐サージ性および信頼性が向上
される。従って、制御回路部への影響が大きいＭＩＳ部
の信頼性が確保できることから、この高耐圧ＭＩＳ電界
効果トランジスタを用いた集積回路装置の信頼性の向上
を図ることができる。また、ドレイン層の下方に第１導
電型の高濃度埋込層を形成しても、ドレイン層側で電界
の集中するポイントが形成されるため、ブレイクダウン
のポイントをドレイン側に設定でき、上記と同じ効果が
得られる。
【００２４】一方、ソース電極としてフィールドプレー
ト型ソース電極を、また、ドレイン電極とフィールドプ
レート型ドレイン電極を用いることにより、それぞれの
層の端部に集中し易い電界を緩和でき、本高耐圧ＭＩＳ
電界効果トランジスタの耐圧をさらに向上させることが
可能である。
【００２５】このような高耐圧ＭＩＳ電界効果トランジ
スタの平面構造として略同心円状の構造を採用する場
合、各層の端部の処理が不要となり、工程的にも、設計
的にも容易化が図られる。また、ウェル領域が第２ベー
ス層から露出した部分を形成すると、電流経路の断面積
を増加できるため、オン抵抗の低下を図ることができ
る。一方、逆バイアス電圧が印加される際は、第２ベー
ス層から露出部分へも空乏層が広がるため、ピンチオフ
され、耐圧の低下はほどんどない。
【００２６】また、フィールド酸化膜に代わりＭＩＳ部
とドレイン部とに亘るウェル領域の表面上の少なくとも
１部にゲート絶縁膜を介して導電領域を設置することよ
り、製造時のイオンの可動を抑制することが可能とな
り、さらに、この導電領域の上部にフィールド酸化膜が
積層される場合であっても、フィールド酸化膜中のイオ
ンがゲート酸化膜中へ拡散することを防止することがで
きる。また、シリコンの表面上にバーズピークが形成さ
れないため、結晶欠陥、ホワイトリボンの発生も抑制可
能である。従って、ウェル領域表面のリーク電流の発生
が抑制され、高耐圧のＭＩＳ電界効果トランジスタとす
ることができる。
【００２７】また、第１導電型のオフセット領域を形成
することにより、このオフセット領域とウェル領域との
ＰＮ接合部分から空乏層が伸び、上記と同様にＪＦＥＴ
効果を得ることが可能となる。従って、ピンチオフの形
成が容易となるので、ウェル領域の濃度を高く設定する
ことができ、高耐圧で低抵抗のＭＩＳ電界効果トランジ
スタをすることが可能となる。そして、オフセット領域
の少なくとも１部を、ゲート電極の下部に形成する場合
は、ゲート電極直下の電界緩和が図られ、さらに耐圧の
向上を図ることが可能である。また、島状のオフセット
島領域を設けると、ウェル領域において不純物濃度の高
いウェル領域の表面の比率の増加を図ることが可能であ
り、ウェル領域を低抵抗化し、高耐圧、低抵抗のＭＩＳ
電界効果トランジスタを実現することができる。
【００２８】また、縦型のＭＩＳ部を導入することも可
能であり、これらのベース層の少なくともいずれかとオ
フセット領域を電気的に接続することにより、積極的に
オフセット層の電位を制御して、ＪＦＥＴ効果を得、高
耐圧のＭＩＳ電界効果トランジスタとすることもでき
る。さらに、フィールドプレート型ソース電極、あるい
はフィールドプレート型ドレイン電極を導入することに
より、ソース層、あるいはドレイン層回りの電界集中を
緩和し、さらに高い耐圧特性を得ることもできる。
【００２９】また、ウェル領域の表面電位を積極的に制
御することによって、より短い距離で所定の耐圧特性を
得、導通時には低抵抗とすることも可能である。すなわ
ち、ウェル領域の一部に所定の耐圧性能がソース層とド
レイン層との距離に基づき得ることが可能な耐圧確保領
域を設け、この耐圧確保領域の電位をその他のウェル領
域の表面に印加することにより、その他のウェル領域の
電界分布を制御でき、ソース層とドレイン層との距離が
短くとも耐圧確保領域と同様の耐圧特性を得ることがで
きる。一方、導通時は、耐圧確保領域以外のその他のウ
ェル領域においては、ソース層とドレイン層との距離が
短いため、抵抗を低くすることができる。従って、高耐
圧、低抵抗のＭＩＳ電界効果トランジスタを実現するこ
とができる。
【００３０】上記のような高耐圧ＭＩＳ電界効果トラン
ジスタは、論理回路を構成可能なバイポーラトランジス
タまたはＭＩＳ電界効果トランジスタと同じ基板内に形
成することが可能であり、高耐圧のスイッチング特性
と、高い信頼性の制御回路部とを１つの基板で実現する
ことができる。さらに、高耐圧ＭＩＳ電界効果トランジ
スタのウェル領域と、制御回路を構成するＭＩＳ電界効
果トランジスタの第２導電型のウェル層を共通して形成
することができるため、さらに、工程的なメリットを得
ることもできる。
【００３１】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
【００３２】〔実施例１〕図１に本発明の実施例１に係
る高耐圧ＭＯＳＦＥＴの平面構造および断面構造を示し
てある。先ず、図１（ｂ）に示す断面図に基づき本高耐
圧ＭＯＳＦＥＴの構造を説明する。８０Ω・ｃｍ程度の
ｐ- 型シリコン基板１の表面に、表面の不純物濃度が２
×１０16ｃｍ-3程度で深さが６μｍ程度のｎ型のウェル
層２が形成されている。ウェル層２の内部には、さら
に、左側にＭＯＳ部２５が、また、右側にドレイン部２
６が形成されている。ＭＯＳ部２５には、チャンネル形
成層となる１対でｐ型の第１ベース層３が形成されてお
り、その表面濃度は１×１０17ｃｍ-3程度で、深さは
１．５μｍ程度である。第１ベース層３の内部にはさら
にｎ+ 型のソース層８とｐ+ 型のベースコンタクト層１
０がそれぞれ形成されており、１対であるソース層８同
士に、第１ベース層３とウェル層２に亘って厚さ数百Å
のゲート酸化膜６を介したゲート電極７が設置されてい
る。さらに、ソース層８およびベースコンタクト層１０
にはソース配線１２が接続されており、このソース配線
１２は後述するドレイン層９の方に向かって絶縁膜１１
上に５μｍ以上突き出たフィールドプレート部１２ａを
備えている。従って、ＭＯＳ部２５においては、ソース
層８と第１ベース層３とが２重拡散構造になっており、
従来の縦型ＤＭＯＳのチャンネル部と同じ構造となって
いる。また、ソース層８端部の電界が緩和され高耐圧構
造となっている。
【００３３】一方、ウェル層２の右側に形成されるドレ
イン部２６においては、ウェル層２の表面にｎ+ 型のド
レイン層９が形成されており、このドレイン層９にドレ
イン配線１３が接続されている。このドレイン配線１３
のＭＯＳ部２５の側は、ソース配線１２と同様に絶縁膜
１１の上に突き出たフィールドプレート部１３ａとなっ
ている。従って、ドレイン層９のソース層８側の端部の
電界は緩和され、高耐圧の構造となっている。
【００３４】本高耐圧ＭＯＳＦＥＴにおいては、さら
に、ウェル層２の表面に第１ベース層３とドレイン層９
に亘ってｐ型の第２ベース層４が形成されている。この
第２ベース層４は、表面濃度が５×１０16ｃｍ-3程度
で、深さが１μｍ程度である。そして、この第２ベース
層４が厚さ約１μｍ程度のフィールド酸化膜５によって
覆われ、さらに、これらの上に絶縁膜１１が形成されて
いる。
【００３５】このような構造の高耐圧ＭＯＳＦＥＴの平
面構造は、図１（ａ）に示すように、同心円状の構造で
あり、ドレイン層９を中心として、その外側に第２ベー
ス層４、第１ベース層３、ソース層８、ゲート電極７が
順次形成されている。このような同心円状の構造を採用
すると、チャンネルの幅方向、すなわち、ソース層およ
びゲート電極に沿った方向の各層の端部を処理する必要
はなく、設計が容易であり、同時に、製造過程における
端部の処理工程の削減を図ることも可能となる。
【００３６】次に、図２および図３の断面図に基づき、
本高耐圧ＭＯＳＦＥＴの動作を説明する。図２は、オン
時の電子の流れ２７を示している。上記の構造のＭＯＳ
ＦＥＴにおいては、閾値電圧は略１Ｖであり、あるドレ
イン電圧下においてゲート電極７に略５Ｖを印加する
と、第１ベース層３の表面が反転して流れ２７に示すよ
うにキャリアである電子がウェル層２に流れ出す。これ
らの電子は典型的な縦型ＤＭＯＳと同様にまず下向きに
流れ出し、次にウェル層２に沿って横向きの流れとな
る。そして、ドレイン層９に達し吸収される。本例にお
いて着目すべき点の１つは、この電子の流れる経路が第
１ベース３および第２ベース４に覆われていることであ
って、このため、キャリアである電子が酸化膜５に接す
ることはない。従って、大電流を流した場合であって
も、電子がフィールド酸化膜５に注入されてホットエレ
クトロン化することはなく、他の論理回路に影響を与え
ることはない。
【００３７】図３は、オフ時の様子を示してある。ゲー
ト電極７、ソース層８、第１ベース層３、第２ベース層
４、さらに基板１を低電圧として、ドレイン層９を高電
圧とすると、逆バイアス電圧が印加された状態となる。
この場合、図３に一点鎖線で示すように第１ベース層
３、第２ベース層４、さらに基板１とウェル層２とのＰ
Ｎ接合に空乏層２８が広がり、電界がかかる。従って、
先ず、第１ベース層３と基板１から広がる空乏層２８を
考慮すると、ゲート電極７の下方のウェル層２の内部が
ピンチオフ２９ａし、ＪＥＦＴと同様に電子の流れる経
路が遮断される。
【００３８】さらに、第２ベース層４と基板１から広が
る空乏層２８を考慮すると、第２ベース層４下のウェル
層２の内部がピンチオフ２９ｂし、ここにおいても、Ｊ
ＦＥＴと同様に電子の流れる経路が遮断される。従っ
て、逆バイアス電圧が印加されるとウェル層２の内部に
てＪＦＥＴ効果により電流経路が遮断されるため、従来
の横型ＤＭＯＳで耐圧を保持するために必要であった長
く、低濃度のオフセット層とする必要がなく、ウェル層
２の濃度を比較的高く設定することが可能となる。
【００３９】すなわち、上記の２つのＪＦＥＴにより電
界が緩和されるため、本例の高耐圧ＭＯＳＦＥＴでは、
高耐圧と低オン抵抗化による高電流出力の両立を図るこ
とが可能となる。なお、第２ベース層４の下のＪＦＥＴ
効果を効率良く得るためには、ピンチオフのバランスを
保持する必要があり、第２ベース層４の不純物濃度を第
１ベース層３のそれより若干低く設定することが望まし
い。
【００４０】このように、本例の高耐圧ＭＯＳＦＥＴ
は、従来の横型ＤＭＯＳと同様に横方向に耐圧区間を形
成することできるため、基板の厚さをそれ程必要とせ
ず、制御回路等を形成するＣＭＯＳ、バイポーラトラン
ジスタ等の基板と同程度の厚さで十分な耐圧をえること
ができる。そして、横型ＤＭＯＳで問題であったオン抵
抗の増加、および、ホットエレクトロンの発生という課
題も解決できる。従って、図４および図５に示すよう
に、低耐圧の制御回路部３０と上記の構成の高耐圧ＭＯ
ＳＦＥＴ部３１とを同一基板上に形成することが可能と
なる。
【００４１】図４は、ｐ型ウェル１６に形成されたｎチ
ャンネル型ＭＯＳと、ｎ型ウェル１７に形成されたｐチ
ャンネル型ＭＯＳとからなるＣＭＯＳにより低耐圧制御
回路部３０が形成され、これと上述した高耐圧ＭＯＳＦ
ＥＴ３１が１チップ化された半導体集積回路装置の断面
を示している。勿論、ＣＭＯＳではなく、バイポーラト
ランジスタあるいはＢｉＣＭＯＳにて低耐圧制御回路部
３０を構成することも可能である。
【００４２】図５は、同じく、ＣＭＯＳにより低耐圧制
御回路部３０が構成され、高耐圧ＭＯＳＦＥＴ３１と１
チップ化された半導体集積回路装置の断面を示している
が、本回路装置においては、ｎ型ウェル１７と高耐圧Ｍ
ＯＳＦＥＴ３１を構成するウェル層２が同時に形成され
たものである。このように、本例の高耐圧ＭＯＳＦＥＴ
３１を用いて１チップ化した半導体集積回路装置におい
ては、高耐圧用のウェルと、低耐圧の制御回路部のウェ
ルとを同時に形成することができ、チップの製造工程を
短縮することが可能である。
【００４３】〔実施例２〕図６に本発明の実施例２に係
る高耐圧ＭＯＳＦＥＴの平面構造（図６（ａ））および
断面構造（図６（ｂ））を示してある。本例も図１の実
施例１に係る高耐圧ＭＯＳＦＥＴと同様にウェル層２、
ＭＯＳ部２５、ドレイン部２６を備えており、構造およ
び動作はほとんど同じである。従って、共通する部分に
おいては、同じ符号を付して説明を省略する。本実施例
において着目すべき点は、先ず、断面構造（図６
（ｂ））においては、ウェル層２がドレイン層９の直下
にはないことである。また、平面構造（図６（ａ））に
おいては、第２ベース層４に、ウェル層２が露出した露
出部分３６が複数形成されていることである。
【００４４】断面構造に着目すると、本例においては、
ウェル層２がドレイン層９直下にはなく、ウェル層２と
ドレイン層９とはドレイン層９のソース層８側の端部に
おいて接続されている。従って、ウェル層２のドレイン
層９側近傍において電界が集中し易くなるため、ブレイ
クダウンポイント３５がドレイン層９直下に形成され
る。従って、ゲート電極７およびソース層８、すなわ
ち、ＭＯＳ部２５の耐圧特性は向上され、耐電圧はもち
ろん、サージに対しても強い構造となる。従来のＤＭＯ
Ｓの構成では、ゲート電極７とソース層８との耐圧を保
持することが困難であったが、本例のように、ドレイン
層９側にブレイクダウンポイント３５を設定することに
より、ＭＯＳ部２５は略３０Ｖ以上のソース・ドレイン
逆バイアス電圧が印加された際でも空乏層が広がり、高
耐圧を維持することができる。従って、同一基板上に形
成されると、制御側に影響を及ぼし易いＭＯＳ部２５の
信頼性を向上することも可能となり、ＣＭＯＳ等で構成
される低耐圧の制御回路と同一基板に形成し易い高耐圧
のＭＯＳＦＥＴを実現することができる。
【００４５】平面構造に着目すると、第２ベース層４に
ウェル層２がはみ出した領域、すなわち、ウェル層２が
フィールト酸化膜５に露出した領域３６が形成されてい
る。
【００４６】これにより、導通時のウェル領域２の断面
積が増加されるため、オン抵抗をさらに低減でき、高電
流出力化を図ることができる。一方、逆バイアス電圧が
印加された場合は、露出部分３６を挟む第２ベース層４
から空乏層が広がり、実施例１と略同様にＪＥＦＴ効果
を得ることができるので、耐圧特性の劣化は少ない。
【００４７】〔実施例３〕図７に本発明の実施例３に係
る高耐圧ＭＯＳＦＥＴの平面構造（図７（ａ））および
断面構造（図７（ｂ））を示してある。本例も図１の実
施例１に係る高耐圧ＭＯＳＦＥＴと同様にウェル層２、
ＭＯＳ部２５、ドレイン部２６を備えており、構造およ
び動作はほとんど同じである。従って、共通する部分に
おいては、同じ符号を付して説明を省略する。本実施例
において着目すべき点は、断面構造（図７（ｂ））にお
いて、ドレイン層９の直下の下方にｐ+ 型の埋め込み層
１４が形成されていることである。また、この埋め込み
層１４を形成するために、基板１の上部には、ｐ- 型の
エピタキシャル成長層１５が形成される。本例において
は、埋め込み層１４の上部に電界が集中することとなる
ため、ドレイン層９の直下がブレイクダウンポイントと
なる。従って、実施例２と同様にＭＯＳ部２５の耐圧特
性が向上でき、耐電圧およびサージに対しても強い構造
が実現できる。
【００４８】〔実施例４〕図８に、本実施例に係る高耐
圧ＭＯＳＦＥＴの断面構造を示してある。本例の高耐圧
ＭＯＳＦＥＴは、８０Ω・ｃｍ程度のｐ- 型のシリコン
基板１に表面濃度２×１０16ｃｍ-3程度で、深さが６μ
ｍ程度のｎ型のウェル層２が形成されている。このウェ
ル層２の内側の表面に、さらに、表面濃度が１×１０17
ｃｍ-3程度のｐ型のベース層３、およびこのベース層３
の内側の表面にｎ型のソース層８が形成されている。そ
して、ウェル層２の表面は略全体に亘て厚さ数百Åのゲ
ート酸化膜６によって覆われ、さらに、このゲート酸化
膜６を介してソース層８の端からベース層３の表面を通
ってウェル層２の表面にポリシリコン製のゲート電極７
が設置されている。ここで、ベース層３とソース層８は
二重拡散構造であり、ゲート電極７の下には、ゲート電
極７に印加される電圧によってチャンネルが形成される
ＭＯＳ部２５となっている。
【００４９】ウェル層２の内部で、ＭＯＳ部２５と対峙
する表面に、さらに、ｎ型のドレイン層９が形成されて
おり、ドレイン部２６が構成されている。なお、ＭＯＳ
部２５には、ソース配線１２が接続され、ドレイン部２
６にはドレイン配線１３が接続されている。
【００５０】そして、本例のＭＯＳＦＥＴにおいて着目
すべき点は、ＭＯＳ部２５とドレイン部２６にわたり、
ウェル層２の表面にゲート酸化膜６を介してポリシリコ
ン層４１が形成されていることである。このポリシリコ
ン層４１は導電体であり、製造時にイオンが動いてゲー
ト酸化膜に堆積することを防止できる。同時に、このポ
リシリコン層４１を導入することにより、ＬＯＣＯＳ等
のフィールド酸化膜がシリコン表面に形成されることが
なく、バーズピークにおける結晶欠陥、ホワイトリボン
の影響を遮断することが可能となる。
【００５１】このような本例のＭＯＳＦＥＴに逆バイア
スが印加されると、空乏層はｐ型のベース層３とウェル
層２とのＰＮ接合部、およびシリコン基板１とウェル層
２とのＰＮ接合部から広がる。そして、ウェル層２とシ
リコン基板１の不純物濃度が低いことから、これらの領
域に空乏層は多く広がる。数百Ｖ以上の逆バイアスが印
加されると、空乏層はポリシリコン層４１の直下に広が
り、ポリシリコン層４１の直下に電位分布が生ずる。従
って、ポリシリコン層４１の直下のウェル層２の表面に
積層欠陥が多く、あるいは、界面電荷が多いと、リーク
電流が生じ、耐圧特性が劣化する。しかし、本例におい
ては、まず、バーズピークが生成されていないことから
結晶欠陥、すなあち、積層欠陥の量は少なく、また、ポ
リシリコン層４１によって製造時におけるイオンの移動
が妨げられていることから界面電荷の量も少ない。従っ
て、リーク電流の発生は抑制され、高耐圧のＭＯＳＦＥ
Ｔとすることができる。さらに、ポリシリコン層４１に
よって、その上部に積層された絶縁膜１１からゲート酸
化膜６へのイオンの拡散も抑制され、界面電荷の増加は
少なく、この面からも高耐圧化が図られている。
【００５２】なお、本例の高耐圧ＭＯＳＦＥＴの平面構
造は、上述した実施例と同様に、ドレイン部２６を中心
に略同心円状に構成することができる。また、実施例２
あるいは３と略同様のドレイン部を採用してさらに高耐
圧化を図ることも勿論可能である。
【００５３】〔実施例５〕図９および図１０に、実施例
５に係る高耐圧ＭＯＳＦＥＴの断面構造を示してある。
本例のＭＯＳＦＥＴの構造の殆どは、実施例４と同様に
つき、共通する部分については、同じ符号を付して説明
を省略する。本例の高耐圧ＭＯＳＦＥＴにおいて着目す
べき点は、ウェル層２の表面で、ＭＯＳ部２５とドレイ
ン部２６との間に表面濃度が９×１０16ｃｍ-3程度のｐ
型のオフセット層４２が形成されていることである。
【００５４】まず、図９に示す高耐圧ＭＯＳＦＥＴにお
いては、ポリシリコン層４１の下部領域にオフセット層
４２が形成されている。従って、このＭＯＳＦＥＴに逆
バイアスが印加されると、ベース層３とウェル層２との
ＰＮ接合部、およびシリコン基板１とウェル層２とのＰ
Ｎ接合部に加え、オフセット層４２とウェル層２とのＰ
Ｎ接合部からも空乏層が伸びる。特に、一度オフセット
層４２に何れかから伸びた空乏層が接触し、オフセット
層４２の電位が固定されると、オフセット層４２全体か
ら低濃度のウェル層２に向かって空乏層が伸びる。従っ
て、ウェル層２は、オフセット層４２および基板１から
２つの空乏層によってピンチオフし易い状態、すなわ
ち、ＪＦＥＴと同様に電流経路を遮断でき、高耐圧とす
ることができる。このため、ウェル層２としては、不純
物濃度を上げても所定の耐圧を得ることが可能となるの
で、不純物濃度を上げて導通時の低抵抗化を図ることが
可能となる。このように、本例に係るＭＯＳＦＥＴは、
高耐圧であると同時に低抵抗化を図ることが可能なもの
である。もちろん、実施例４と同様に、ウェル層表面に
リーク電流の発生は少なく、この面においても同様に高
耐圧なＭＯＳＦＥＴである。
【００５５】また、図１０に示すＭＯＳＦＥＴにおいて
は、オフセット層４２がポリシリコン製のゲート電極７
直下まで延長されている。従って、ゲート電極７直下に
発生する電界集中を緩和することが可能であり、さらに
耐圧特性を高くすることが可能となる。
【００５６】なお、ポリシリコン層４１に所定の電位を
印加することにより、オフセット層４２の電位を積極的
に制御し、ピンチオフの発生するバイアス電圧を制御す
ることももちろん可能である。
【００５７】〔実施例６〕図１１に、本実施例に係る高
耐圧ＭＯＳＦＥＴの断面構成を示してある。本例のＭＯ
ＳＦＥＴの構成は、実施例４に示したＭＯＳＦＥＴと略
同様であるので、共通する部分については同じ符号を付
して説明を省略する。本例のＭＯＳＦＥＴにおいて着目
すべき点は、実施例５と同様にｐ型のオフセット層がウ
ェル層２の表面に形成されていることであり、さらに、
このオフセット層が島状に分離された３つの島状オフセ
ット層４２．１〜４２．３によって構成されていること
である。本例の島状オフセット層４２．１〜４２．３
は、実施例５のオフセット層と同様にｐ型の拡散層であ
り、逆バイアス時においてこれらのオフセット層４２．
１〜４２．３から伸びた空乏層がピンチオフする点で、
実施例５に係るＭＯＳＦＥＴと同様に、高耐圧のＭＯＳ
ＦＥＴである。
【００５８】さらに、本例にＭＯＳＦＥＴにおいては、
オフセット層４２．１〜４２．３が島状に分離されてい
ることからそれぞれのオフセット層４２．１〜４２．３
の間にウェル層２の表面が存在していることが特徴とな
る。すなわち、例えば、ウェル層２がイオン注入後に熱
拡散によって形成される場合は、不純物濃度はウェル層
２の表面が最も高くなる。従って、オフセット層を島状
とすることにより、この濃度の高い表面を残すことがで
きるので、ウェル層２の不純物濃度は全体として高く、
このため、ウェル層２の抵抗値が減少する。このよう
に、オフセット層を島状オフセット層４２．１〜４２．
３によって構成することにより、高耐圧でさらに低抵抗
のＭＯＳＦＥＴを形成することが可能である。イオン注
入によらずにウェル層２を形成する場合、例えば、エピ
タキシャル成長を用いた場合であっても、ドープされた
リンは表面にパイルアップするため、やはりウェル層２
の表面を残すことにより高濃度化を図ることができる。
このように、本例にＭＯＳＦＥＴにおいては、実施例５
において説明したようにＪＦＥＴ効果の導入によって低
抵抗化が図られるのに加えてさらに、不純物の濃度を高
くすることができ、高耐圧低抵抗のＭＯＳＦＥＴを実現
することができる。また、逆バイアス電圧が印加される
と、これらの島状オフセット層４２．１〜４２．３から
相互に空乏層が伸び、オフセット層４２．１〜４２．３
の間のウェル層２には空乏層が広がり、耐圧を確保する
ことが可能となる。また、ウェル層２の表面には実施例
４と同様に積層欠陥、界面電荷が少ないため、リーク電
流の発生は非常に少ない。
【００５９】なお、本例においては３つの島状オフセッ
ト層４２．１〜４２．３を用いているが、３つではな
く、２つ、あるいは４以上であってももちろん良い。ま
た、ポリシリコン層４１によって、これらの島状オフセ
ット層４２．１〜４２．３の電圧を積極的に制御するこ
とも可能である。
【００６０】〔実施例７〕図１２に、実施例７に係る高
耐圧ＭＯＳＦＥＴの断面構成を示してある。本例のＭＯ
ＳＦＥＴの構成も、実施例４に示したＭＯＳＦＥＴと略
同様である。従って、共通する部分については、同じ符
号を付して説明を省略する。さらに、本例のＭＯＳＦＥ
Ｔにおいて着目すべき点は、ＭＯＳ部２５が、実施例１
と同様に、１対のベース層３およびソース層８が形成さ
れた縦型のＭＯＳ部となっていることである。従って、
実施例１と同様に、逆バイアスが印加されると、先ず縦
型ＭＯＳ部２５においてピンチオフとなり、電流経路が
遮断される。また、ゲート電極７の両端部直下にソース
層４が存在していることから、ゲート電極７の端部の電
界緩和が図られており、高耐圧である。
【００６１】さらに、本例もＭＯＳＦＥＴにおいては、
これも実施例１と同様に、オフセット層４２が縦型ＭＯ
Ｓ部２５の一方のベース層３と一体となっている。この
ため、オフセット層４２の電位は、ソース電位に制御さ
れ、オフセット層４２の下部においてもピンチオフが形
成され、高耐圧とすることができる。また、逆バイアス
時のブレークダウンポイントをドレイン部２６側に設定
することも可能となり、実施例２あるいは実施例３と同
様のドレイン構造を採用することにより、さらに、耐圧
特性を上昇させることが可能である。 〔実施例８〕図１３ないし図１６に、実施例８に係る高
耐圧ＭＯＳＦＥＴの断面構成を示してある。本例のＭＯ
ＳＦＥＴは、実施例４ないし７において説明した構成の
ＭＯＳＦＥＴに係るものであり、共通する部分について
は同じ符号を付して説明を省略する。これらの本例のＭ
ＯＳＦＥＴにおいては、すべてソース配線１２、あるい
はドレイン配線１３を構成するＡｌ配線が、ソース配線
１２においてはドレイン部２６側に延長されフィールド
プレート１２ａが形成され、また、ドレイン配線１３に
おいてはＭＯＳ部２５側に延長されフィールドプレート
１３ａが形成されている。従って、本例に係るＭＯＳＦ
ＥＴにおいて、ソース層８近傍、およびドレイン層９近
傍の最も電界が集中し易い部分の電界集中が緩和されて
おり、耐圧破壊が防止された、すなわち、高耐圧のＭＯ
ＳＦＥＴが実現されている。もちろん、ソース配線１
２、あるいはドレイン配線１３のみにフィールドプレー
トが形成されて場合であっても、それぞれの層近傍の電
界集中が緩和されるので、高耐圧化を図ることが可能で
ある。
【００６２】〔実施例９〕図１７および図１８に、本実
施例に係る高耐圧ＭＯＳＦＥＴの平面構成および断面構
成を示してある。本例のＭＯＳＦＥＴは、実施例７と同
様に、ＭＯＳ部２５は縦型のＭＯＳ部であり、オフセッ
ト層４２の電位はＭＯＳ部２５側においてソース電位に
固定されている。従って、実施例７と共通する部分につ
いては、同じ符号を付して説明を省略する。
【００６３】本例のＭＯＳＦＥＴにおいて着目すべき点
は、オフセット層４２の電位を５枚のフィールトプレー
ト４５．１〜４５．５によって積極的に制御しているこ
とである。すなわち、本例のＭＯＳＦＥＴにおいては図
１７にて判るように、ドレイン部２６を中心として略同
心円状にＭＯＳ部２５が配置されているが、その同心円
に対しドレイン部２６の位置が偏っている。従って、ド
レイン部２６とＭＯＳ部２５の距離が場所によって異な
っている。断面ＸＶIII ａに示す箇所は、最もドレイン
部２６とＭＯＳ部２５との距離が遠い部分であり、この
部分はその間のウェル層２によって所定の耐圧性能が維
持されている。一方、例えば、断面ＸＶIII ａに対峙す
る断面ＸＶIII ｂはドレイン部２６とＭＯＳ部２５との
距離は非常に短く、この間のウェル層２の距離に基づい
ては耐圧性能を維持することはできない。
【００６４】しかし、本例のＭＯＳＦＥＴにおいては、
断面ＸＶIII ａに示すオフセット層４２の５箇所の電位
がフィールドプレートコンタクト４６．１〜４６．５を
介してフィールドプレート４５．１〜４５．５に伝えら
れる。このフィールドプレート４５．１〜４５．５は、
ドレイン部２６の回りに同心円状に設置されているの
で、断面ＸＶIII ｂにおいても、フィールドプレート４
５．１〜４５．５直下のオフセット層４２の電位は、Ｌ
ＯＣＯＳ４７を介して個々のフィールドプレート４５．
１〜４５．５の電位、すなわち、断面ＸＶIII ａと同様
の電位に制御される。その結果、距離の短い断面ＸＶII
I ｂにおいても、所定の耐圧を維持可能なようにＭＯＳ
部２５とドレイン部２６との間の電位分布が制御される
こととなる。従って、距離は短くとも断面ＸＶIII ａと
同様の耐圧性能を発揮することが可能である。このよう
に、本例にＭＯＳＦＥＴは、複数のフィールドプレート
を用いて所定の耐圧の維持が可能なウェル層２の電位
を、他のウェル層２に印加し、そのウェル層の電位を制
御することにより、より距離の短いウェル層２であって
も所定の耐圧性能を確保できるようにしている。従っ
て、高耐圧でありながら、デバイス周期を縮小でき、高
集積化が可能で、さらに、導通時にはソース層とドレイ
ン層との距離が短くできることから低抵抗であるＭＯＳ
ＦＥＴを実現することができる。
【００６５】なお、本例においては５枚のフィールドプ
レートを用いて電位の伝達を図っているが、５枚である
必要はなく、所定の耐圧性能が発揮できれば、１枚、あ
るいは２以上のフィールドプレートを用いて同様に高耐
圧化、高集積化、さらに低抵抗化が可能で、論理素子と
同じ基板に搭載可能なスイッチング素子を実現すること
ができる。
【００６６】
【発明の効果】以上に説明したように、本発明において
は、逆バイアス電圧が印加されると、縦型のＭＩＳ部と
横型ＤＭＯＳと同様に延びたウェル領域内に空乏層の広
がり、ＪＦＥＴ効果により高耐圧を保持することが可能
となる。従って、ウェル領域の横方向の長さに比して高
い耐圧性を維持できるため、横型ＤＭＯＳのオン抵抗の
増加が問題となる程ウェル領域の長さを確保する必要は
なく、不純物濃度の低下を図る必要もない。このよう
に、本発明の高耐圧ＭＩＳ電界効果トランジスタにおい
ては、高耐圧でありながら高電流出力を実現できる。そ
して、構造的には、横型ＤＭＯＳと略同様であるため、
ＣＭＯＳ等の制御回路を構成する素子と同一の基板に作
り込むことが可能であり、工程的にもＣＭＯＳ等の制御
回路の素子を形成する工程と殆ど変わりはない。
【００６７】さらに、本発明に係る高耐圧ＭＩＳ電界効
果トランジスタにおいては、電流経路となるウェル領域
の表面に第２ベース層が形成されているため、キャリア
は表面近傍を流れることはなく、ホットキャリア等の問
題も解消されている。従って、制御回路と同一基板に形
成した場合であっても、デバイスの信頼性の向上を図る
ことが可能である。
【００６８】また、フィールド酸化膜に代わりＭＩＳ部
とドレイン部とに亘るウェル領域の表面上の少なくとも
１部にゲート絶縁膜を介して導電領域を設置することよ
り、フィールド酸化膜による耐圧特性への影響、例え
ば、バーズピークによる結晶欠陥、ホワイトリボンの発
生、また、界面電荷の上昇等を抑制することが可能であ
り高い耐圧特性を得ることができる。さらに、オフセッ
ト領域の形成、島状のオフセット島領域の形成によっ
て、高耐圧化と同時に低抵抗化も図ることができ、高耐
圧、高出力のＭＩＳ電界効果トランジスタを実現するこ
とができる。
【００６９】また、フィールドプレートを用いてウェル
領域の表面電位を積極的に制御し、より短い距離で所定
の耐圧特性を得、導通時には低抵抗とし、さらにデバイ
ス周期の短縮、すなわち、高集積化を図ることも可能で
ある。
【００７０】このように、本発明に係る高耐圧ＭＩＳ電
界効果トランジスタは、薄く、小形であって、制御回路
等の低耐圧素子と同じ基板に構成可能なものであり、高
耐圧さらに低抵抗、高電流出力を実現でき、また高集積
化も実現できるものである。
【００７１】そして、製造過程においては、特に、新た
な工程を必要としないため、製造コストを抑制でき、さ
らに、ＣＭＯＳあるいはＢｉＣＭＯＳ等と１チップ化し
て製造されてデバイスにおいても十分な信頼性を確保す
ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る高耐圧ＭＯＳＦＥＴの
構造を示す平面図（ａ）、および断面図（ｂ）である。
【図２】図１に示す高耐圧ＭＯＳＦＥＴのオン時のキャ
リアの流れを示す説明図である。
【図３】図１に示す高耐圧ＭＯＳＦＥＴのオフ時の状態
を示す説明図である。
【図４】図１に示す高耐圧ＭＯＳＦＥＴと制御回路を構
成するＣＭＯＳとが同一基板に形成された半導体集積回
路装置の構成を示す断面図である。
【図５】図４と同様に半導体集積回路装置の構成であっ
て、ＣＭＯＳと高耐圧ＭＯＳＦＥＴのウェル領域が共通
のものの断面図である。
【図６】本発明の実施例２に係る高耐圧ＭＯＳＦＥＴの
構造を示す平面図（ａ）、および断面図（ｂ）である。
【図７】本発明の実施例３に係る高耐圧ＭＯＳＦＥＴの
構造を示す平面図（ａ）、および断面図（ｂ）である。
【図８】本発明の実施例４に係る高耐圧ＭＯＳＦＥＴの
構造を示す断面図である。
【図９】本発明の実施例５に係る高耐圧ＭＯＳＦＥＴの
構造を示す断面図である。
【図１０】実施例５に係る他の例としての高耐圧ＭＯＳ
ＦＥＴの構造を示す断面図である。
【図１１】実施例６に係る高耐圧ＭＯＳＦＥＴの構造を
示す断面図である。
【図１２】実施例７に係る高耐圧ＭＯＳＦＥＴの構造を
示す断面図である。
【図１３】実施例４に係る高耐圧ＭＯＳＦＥＴに実施例
８を適用した構造を示す断面図である。
【図１４】実施例５に係る高耐圧ＭＯＳＦＥＴに実施例
８を適用した構造を示す断面図である。
【図１５】実施例６に係る高耐圧ＭＯＳＦＥＴに実施例
８を適用した構造を示す断面図である。
【図１６】実施例７に係る高耐圧ＭＯＳＦＥＴに実施例
８を適用した構造を示す断面図である。
【図１７】実施例９に係る高耐圧ＭＯＳＦＥＴの平面構
成を示す平面図である。
【図１８】実施例９に係る高耐圧ＭＯＳＦＥＴの断面構
成を示す断面図である。
【図１９】従来の縦型ＤＭＯＳの構成を示す断面図であ
る。
【図２０】従来の横型ＤＭＯＳの構成を示す断面図であ
る。
【符号の説明】
１・・ｐ- 型の半導体基板 ２・・ｎ型のウェル層 ３・・ｐ型の第１ベース層 ４・・ｐ型の第２ベース層 ５・・フィールド酸化膜 ６・・ゲート酸化膜 ７・・ゲート電極 ８・・ｎ+ 型のソース層 ９・・ｎ+ 型のドレイン層 １０・・ｐ+ 型のベースコンタクト層 １１・・絶縁膜 １２・・ソース配線 １２ａ・・フィールドプレート部 １３・・ドレイン配線 １３ａ・・フィールドプレート部 １４・・ｐ+ 型の埋め込み層 １５・・ｐ- 型のエピタキシャル成長層 １６・・ｐ型ウェル １７・・ｎ型ウェル １８・・ｎ- 型のオフセット層 ２０・・ｎ- 型のエピタキシャル層 ２５・・ＭＯＳ部 ２６・・ドレイン部 ２８・・空乏層 ２９・・ピンチオフ領域 ３０・・低耐圧制御回路部 ３１・・高耐圧ＭＯＳＦＥＴ ３５・・ブレイクダウンポイント ３６・・露出部 ４１・・ポリシリコン層 ４２・・オフセット層 ４５・・フィールドプレート ４６・・フィールドプレートコンタクト

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に形成された
    第２導電型のウェル領域と、 このウェル領域の一端に形成された１対の第１導電型の
    第１ベース層、この第１ベース層内に形成された第２導
    電型のソース層、およびこの１対のソース層に亘って絶
    縁ゲート膜を介して設置されたゲート電極を具備するＭ
    ＩＳ部と、 前記ウェル領域の他端に形成された第２導電型のドレイ
    ン層を具備するドレイン部とを有する高耐圧ＭＩＳ電界
    効果トランジスタであって、 前記ＭＩＳ部とドレイン部とに亘って前記ウェル領域の
    表面に第１導電型の第２ベース層を介してフィールド酸
    化膜が形成されていることを特徴とする高耐圧ＭＩＳ電
    界効果トランジスタ。
  2. 【請求項２】 請求項１において、前記ドレイン層は、
    前記ウェル領域と該ドレイン層の端部が接続するように
    形成されたブレイクダウン型のドレイン層であることを
    特徴とする高耐圧ＭＩＳ電界効果トランジスタ。
  3. 【請求項３】 請求項１または２において、前記ドレイ
    ン層の下方に第１導電型の高濃度埋込層が形成されてい
    ることを特徴とする高耐圧ＭＩＳ電界効果トランジス
    タ。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、
    前記ＭＩＳ部は、前記ソース層およびドレイン層に略３
    ０Ｖの逆バイアス電位が印加されると、前記１対のベー
    ス層から前記ウェル領域に空乏層が広がる高耐圧ＭＩＳ
    部であることを特徴とする高耐圧ＭＩＳ電界効果トラン
    ジスタ。
  5. 【請求項５】 請求項１ないし３のいずれかにおいて、
    前記ソース層に接続されたソース電極が前記第２ベース
    層上のフィールド酸化膜上に略５μｍ以上延長されたフ
    ィールドプレート型ソース電極であり、前記ドレイン層
    に接続されたドレイン電極が前記第２ベース層上のフィ
    ールド酸化膜上に略５μｍ以上延長されたフィールドプ
    レート型ドレイン電極であることを特徴とする高耐圧Ｍ
    ＩＳ電界効果トランジスタ。
  6. 【請求項６】 請求項１ないし５のいずれかにおいて、
    前記第２ベース層の不純物濃度は、前記第１ベース層の
    不純物濃度に比して低いことを特徴とする高耐圧ＭＩＳ
    電界効果トランジスタ。
  7. 【請求項７】 請求項１ないし６のいずれかにおいて、
    前記ドレイン層を中心に前記第２ベース層および前記ソ
    ース層が略同心円状に形成されていることを特徴とする
    高耐圧ＭＩＳ電界効果トランジスタ。
  8. 【請求項８】 請求項７において、前記第２ベース層
    は、前記ウェル層が前記フィールド酸化膜に対し露出し
    た少なくとも１箇所の露出部分を備えていることを特徴
    とする高耐圧ＭＩＳ電界効果トランジスタ。
  9. 【請求項９】 第１導電型の半導体基板上に形成された
    第２導電型のウェル領域と、 このウェル領域の一端に、第１導電型のベース層、この
    ベース層内に形成された第２導電型のソース層、および
    このソース層から前記ウェル領域に亘って絶縁ゲート膜
    を介して設置されたゲート電極を具備するＭＩＳ部と、 前記ウェル領域の他端に形成された第２導電型のドレイ
    ン層を具備するドレイン部とを有する高耐圧ＭＩＳ電界
    効果トランジスタであって、 前記ＭＩＳ部とドレイン部とに亘る前記ウェル領域の表
    面上の少なくとも１部にゲート絶縁膜を介して導電領域
    が設置されていることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  10. 【請求項１０】 請求項９において、前記導電領域はポ
    リシリコン製であることを特徴とする高耐圧ＭＩＳ電界
    効果トランジスタ。
  11. 【請求項１１】 請求項９または１０において、前記Ｍ
    ＩＳ部とドレイン部とに亘る前記ウェル領域の表面の少
    なくとも１部に第１導電型のオフセット領域が形成され
    ていることを特徴とする高耐圧ＭＩＳ電界効果トランジ
    スタ。
  12. 【請求項１２】 請求項１１において、前記オフセット
    領域の少なくとも１部は、前記ゲート電極の下方に形成
    されていることを特徴とする高耐圧ＭＩＳ電界効果トラ
    ンジスタ。
  13. 【請求項１３】 請求項１１または１２において、前記
    オフセット領域は少なくとも２以上のオフセット島領域
    を備えていることを特徴とする高耐圧ＭＩＳ電界効果ト
    ランジスタ。
  14. 【請求項１４】 請求項１１ないし１３のいずれかにお
    いて、前記ＭＩＳ部は、少なくとも１対の前記ベース層
    およびソース層と、これらのソース層から前記ウェル領
    域に亘って設置された前記ゲート電極とを備える縦型の
    ＭＩＳ部であって、 前記ベース層の少なくともいずれかと前記オフセット領
    域が電気的に接続されていることを特徴とする高耐圧Ｍ
    ＩＳ電界効果トランジスタ。
  15. 【請求項１５】 請求項９ないし１４のいずれかにおい
    て、前記ソース層に接続されたソース電極が、前記ドレ
    イン層に向かって延長されたフィールドプレート型ソー
    ス電極であることを特徴とする高耐圧ＭＩＳ電界効果ト
    ランジスタ。
  16. 【請求項１６】 請求項９ないし１５のいずれかにおい
    て、前記ドレイン層に接続されたドレイン電極が前記Ｍ
    ＩＳ部に向かって延長されたフィールドプレート型ドレ
    イン電極であることを特徴とする高耐圧ＭＩＳ電界効果
    トランジスタ。
  17. 【請求項１７】 請求項９ないし１６のいずれかにおい
    て、前記ドレイン層は、前記ウェル領域と該ドレイン層
    の端部が接続するように形成されたブレイクダウン型の
    ドレイン層であることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  18. 【請求項１８】 請求項９ないし１７のいずれかにおい
    て、前記ドレイン層の下方に第１導電型の高濃度埋込層
    が形成されていることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  19. 【請求項１９】 請求項９ないし１８のいずれかにおい
    て、前記ドレイン層を中心に前記ソース層が略同心円状
    に形成されていることを特徴とする高耐圧ＭＩＳ電界効
    果トランジスタ。
  20. 【請求項２０】 第１導電型の半導体基板上に形成され
    た第２導電型のウェル領域と、 このウェル領域の一端に、第１導電型のベース層、この
    ベース層内に形成された第２導電型のソース層、および
    このソース層から前記ウェル領域に亘って絶縁ゲート膜
    を介して設置されたゲート電極を具備するＭＩＳ部と、 前記ウェル領域の他端に形成された第２導電型のドレイ
    ン層を具備するドレイン部とを有し前記ドレイン部を中
    心として前記ＭＩＳ部が略同心円状に形成された高耐圧
    ＭＩＳ電界効果トランジスタであって、 前記ＭＩＳ部とドレイン部とに亘る前記ウェル領域の少
    なくとも１部は、前記ＭＩＳ部とドレイン部との距離に
    基づき所定の耐圧を確保可能な耐圧確保領域であり、こ
    の耐圧確保領域の電位を前記ウェル領域に伝達可能な電
    位伝達手段を有することを特徴とする高耐圧ＭＩＳ電界
    効果トランジスタ。
  21. 【請求項２１】 請求項２０において、前記電位伝達手
    段は、前記耐圧確保領域の電圧が印加されたフィールト
    プレートであることを特徴とする高耐圧ＭＩＳ電界効果
    トランジスタ。
  22. 【請求項２２】 請求項１ないし２１のいずれかに記載
    の高耐圧ＭＩＳ電界効果トランジスタが、論理回路を構
    成可能なバイポーラトランジスタまたはＭＩＳ電界効果
    トランジスタの少なくともいずれかの構成された基板に
    形成されていることを特徴とする半導体集積回路装置。
  23. 【請求項２３】 請求項１ないし２１のいずれかに記載
    の高耐圧ＭＩＳ電界効果トランジスタが、デジタル回路
    およびアナログ回路の少なくともいずれかを構成する第
    １導電型のＭＩＳ電界効果トランジスタと同一基板に形
    成されており、前記ウェル領域と該ＭＩＳ電界効果トラ
    ンジスタを構成する第２導電型のウェル層が共通して形
    成されていることを特徴とする半導体集積回路装置。
JP30992092A 1992-08-17 1992-11-19 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路 Expired - Lifetime JP3158738B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP30992092A JP3158738B2 (ja) 1992-08-17 1992-11-19 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
DE69331915T DE69331915T2 (de) 1992-08-17 1993-08-12 MIS-Feldeffekttransistor mit hoher Spannungsfestigkeit und integrierte Halbleiterschaltung
DE69324871T DE69324871T2 (de) 1992-08-17 1993-08-12 Hochspannungs-MIS-Feldeffektransistor und integrierte Halbleiterschaltung
EP97111861A EP0805499B1 (en) 1992-08-17 1993-08-12 High withstand voltage M I S field effect transistor and semiconductor integrated circuit
EP93112958A EP0588067B1 (en) 1992-08-17 1993-08-12 High withstand voltage M I S field effect transistor and semiconductor integrated circuit
US08/319,774 US5432370A (en) 1992-08-17 1994-10-07 High withstand voltage M I S field effect transistor and semiconductor integrated circuit

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP4-217705 1992-08-17
JP21770592 1992-08-17
JP30992092A JP3158738B2 (ja) 1992-08-17 1992-11-19 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路

Publications (2)

Publication Number Publication Date
JPH06120510A true JPH06120510A (ja) 1994-04-28
JP3158738B2 JP3158738B2 (ja) 2001-04-23

Family

ID=26522170

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30992092A Expired - Lifetime JP3158738B2 (ja) 1992-08-17 1992-11-19 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路

Country Status (4)

Country Link
US (1) US5432370A (ja)
EP (2) EP0805499B1 (ja)
JP (1) JP3158738B2 (ja)
DE (2) DE69324871T2 (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705842A (en) * 1994-03-08 1998-01-06 Fuji Electric Co., Ltd. Horizontal MOSFET
JP2000164737A (ja) * 1998-11-26 2000-06-16 Sanyo Electric Co Ltd 半導体集積回路装置
JP2001044431A (ja) * 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2001102569A (ja) * 1999-09-28 2001-04-13 Fuji Electric Co Ltd 半導体デバイス
JP2002353441A (ja) * 2001-05-22 2002-12-06 Denso Corp パワーｍｏｓトランジスタ
JP2004006674A (ja) * 1995-04-12 2004-01-08 Fuji Electric Holdings Co Ltd 高耐圧ｉｃ
JP2004515061A (ja) * 2000-11-27 2004-05-20 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｍｏｓデバイスベースのセル構造を有するポリヒューズｒｏｍ、及びそれに対する読出しと書込みの方法
JP2005026710A (ja) * 2001-01-24 2005-01-27 Power Integrations Inc 埋設導電層を備えた高電圧トランジスタ
US6853034B2 (en) * 2000-01-18 2005-02-08 Fuji Electric Co., Ltd. Semiconductor device exhibiting a high breakdown voltage and the method of manufacturing the same
US7115958B2 (en) 2001-10-29 2006-10-03 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
JP2006339321A (ja) * 2005-06-01 2006-12-14 Hitachi Ltd 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
JP2007134588A (ja) * 2005-11-11 2007-05-31 Sanken Electric Co Ltd 半導体装置
US7253042B2 (en) 2001-09-07 2007-08-07 Power Integrations, Inc. Method of fabricating a high-voltage transistor with an extended drain structure
JP2008091932A (ja) * 1995-04-12 2008-04-17 Fuji Electric Device Technology Co Ltd 高耐圧ｉｃ
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
WO2009078274A1 (ja) * 2007-12-14 2009-06-25 Fuji Electric Device Technology Co., Ltd. 集積回路および半導体装置
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
JP2010177268A (ja) * 2009-01-27 2010-08-12 Asahi Kasei Electronics Co Ltd 接合型ｆｅｔ、半導体装置およびその製造方法
WO2012099079A1 (ja) * 2011-01-17 2012-07-26 富士電機株式会社 半導体装置およびその製造方法
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
JP2021192416A (ja) * 2020-06-05 2021-12-16 ラピスセミコンダクタ株式会社 半導体装置
JP2024100900A (ja) * 2020-12-18 2024-07-26 新電元工業株式会社 半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5801420A (en) * 1994-09-08 1998-09-01 Fuji Electric Co. Ltd. Lateral semiconductor arrangement for power ICS
US5777362A (en) * 1995-06-07 1998-07-07 Harris Corporation High efficiency quasi-vertical DMOS in CMOS or BICMOS process
US5700727A (en) * 1995-07-24 1997-12-23 Micron Technology, Inc. Method of forming a thin film transistor
EP0757389B1 (en) * 1995-07-31 2001-09-26 STMicroelectronics S.r.l. High voltage driver circuit for inductive loads
US6133607A (en) * 1997-05-22 2000-10-17 Kabushiki Kaisha Toshiba Semiconductor device
JP3270405B2 (ja) * 1998-01-26 2002-04-02 セイコーインスツルメンツ株式会社 半導体装置
GB9826291D0 (en) * 1998-12-02 1999-01-20 Koninkl Philips Electronics Nv Field-effect semi-conductor devices
DE69832258T2 (de) * 1998-02-24 2006-08-03 Stmicroelectronics S.R.L., Agrate Brianza Schutzstruktur für integrierte elektronische Hochspannungsanordnungen
WO2000035020A1 (de) * 1998-12-07 2000-06-15 Infineon Technologies Ag Laterales hochvolt-halbleiterbaulement mit reduziertem spezifischem einschaltwiderstand
JP2001015741A (ja) 1999-06-30 2001-01-19 Toshiba Corp 電界効果トランジスタ
JP2001094094A (ja) * 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
JP2001298183A (ja) * 2000-04-13 2001-10-26 Mitsubishi Electric Corp 半導体装置
US6525390B2 (en) 2000-05-18 2003-02-25 Fuji Electric Co., Ltd. MIS semiconductor device with low on resistance and high breakdown voltage
US6662091B2 (en) * 2001-06-29 2003-12-09 Battelle Memorial Institute Diagnostics/prognostics using wireless links
EP1405044A1 (en) 2001-07-02 2004-04-07 Battelle Memorial Institute Intelligent microsensor module
US7109562B2 (en) * 2005-02-07 2006-09-19 Leadtrend Technology Corp. High voltage laterally double-diffused metal oxide semiconductor
US8598659B2 (en) * 2005-10-26 2013-12-03 Hewlett-Packard Development Company, L.P. Single finger gate transistor
JP5132077B2 (ja) * 2006-04-18 2013-01-30 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP2009259972A (ja) * 2008-04-15 2009-11-05 Panasonic Corp 半導体装置、及び該半導体装置を用いたエネルギー伝達装置
JP5124533B2 (ja) * 2009-06-30 2013-01-23 株式会社日立製作所 半導体装置、それを用いたプラズマディスプレイ駆動用半導体集積回路装置、及びプラズマディスプレイ装置
US20120175679A1 (en) * 2011-01-10 2012-07-12 Fabio Alessio Marino Single structure cascode device
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
CN107403837A (zh) * 2016-05-20 2017-11-28 北大方正集团有限公司 一种横向双扩散金属氧化物半导体结构
CN106449768B (zh) * 2016-11-25 2019-06-21 东莞市联洲知识产权运营管理有限公司 一种jfet管
US10937872B1 (en) * 2019-08-07 2021-03-02 Vanguard International Semiconductor Corporation Semiconductor structures
CN119545853A (zh) * 2023-08-23 2025-02-28 联华电子股份有限公司 晶体管结构
CN119584588A (zh) * 2025-02-07 2025-03-07 山东大学 一种碳化硅超结平面栅横向mos器件及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2310453C3 (de) * 1973-03-02 1981-11-19 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen eines gegen Überspannungen geschützten Halbleiterbauelementes
JPS56103463A (en) * 1980-01-21 1981-08-18 Nippon Denso Co Ltd Semiconductor device of high withstand voltage planar type
JPS57160159A (en) * 1981-03-28 1982-10-02 Toshiba Corp High breakdown voltage planar type semiconductor device
US4609929A (en) * 1984-12-21 1986-09-02 North American Philips Corporation Conductivity-enhanced combined lateral MOS/bipolar transistor
JPS6380569A (ja) * 1986-09-24 1988-04-11 Fuji Electric Co Ltd 伝導度変調型横型ｍｏｓ−ｆｅｔ
JPS63172468A (ja) * 1987-01-12 1988-07-16 Toshiba Corp 入力保護回路
US5105243A (en) * 1987-02-26 1992-04-14 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
US5237186A (en) * 1987-02-26 1993-08-17 Kabushiki Kaisha Toshiba Conductivity-modulation metal oxide field effect transistor with single gate structure
JPS63219667A (ja) * 1987-03-10 1988-09-13 三菱電機株式会社 植毛方法
US4811075A (en) * 1987-04-24 1989-03-07 Power Integrations, Inc. High voltage MOS transistors
US5023678A (en) * 1987-05-27 1991-06-11 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
US4866495A (en) * 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
FR2616966B1 (fr) * 1987-06-22 1989-10-27 Thomson Semiconducteurs Structure de transistors mos de puissance
JP2679074B2 (ja) * 1988-01-27 1997-11-19 富士電機株式会社 電界効果トランジスタ
JPH01264262A (ja) * 1988-04-15 1989-10-20 Toshiba Corp Ｍｏｓ型電界効果トランジスタ
JP2645100B2 (ja) * 1988-09-07 1997-08-25 株式会社東芝 電界効果型半導体装置
US5034790A (en) * 1989-05-23 1991-07-23 U.S. Philips Corp. MOS transistor with semi-insulating field plate and surface-adjoining top layer
JP2513874B2 (ja) * 1989-12-28 1996-07-03 三菱電機株式会社 半導体装置およびその製造方法
US5258641A (en) * 1989-12-28 1993-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device for extracting a signal used to monitor potential of a high voltage island at a low voltage island and method of manufacturing the same
JP2597412B2 (ja) * 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
JPH04304658A (ja) * 1991-04-02 1992-10-28 Fuji Electric Co Ltd 高耐圧半導体装置及びその製造方法

Cited By (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705842A (en) * 1994-03-08 1998-01-06 Fuji Electric Co., Ltd. Horizontal MOSFET
JP2008091932A (ja) * 1995-04-12 2008-04-17 Fuji Electric Device Technology Co Ltd 高耐圧ｉｃ
JP2004006674A (ja) * 1995-04-12 2004-01-08 Fuji Electric Holdings Co Ltd 高耐圧ｉｃ
JP2000164737A (ja) * 1998-11-26 2000-06-16 Sanyo Electric Co Ltd 半導体集積回路装置
JP2001044431A (ja) * 1999-05-27 2001-02-16 Fuji Electric Co Ltd 半導体装置
JP2001102569A (ja) * 1999-09-28 2001-04-13 Fuji Electric Co Ltd 半導体デバイス
US6853034B2 (en) * 2000-01-18 2005-02-08 Fuji Electric Co., Ltd. Semiconductor device exhibiting a high breakdown voltage and the method of manufacturing the same
US7687385B2 (en) 2000-01-18 2010-03-30 Fuji Electric Holdings Co., Ltd. Semiconductor device exhibiting a high breakdown voltage and the method of manufacturing the same
DE10165053B4 (de) * 2000-01-18 2011-01-27 Fuji Electric Systems Co., Ltd. Verfahren zur Herstellung eines Halbleiterbauelements mit hoher Durchbruchsspannung
US7195980B2 (en) 2000-01-18 2007-03-27 Fuji Electric Co., Ltd. Semiconductor device exhibiting a high breakdown voltage and the method of manufacturing the same
JP2004515061A (ja) * 2000-11-27 2004-05-20 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ Ｍｏｓデバイスベースのセル構造を有するポリヒューズｒｏｍ、及びそれに対する読出しと書込みの方法
JP2006019759A (ja) * 2001-01-24 2006-01-19 Power Integrations Inc 埋設導電層を備えた高電圧トランジスタ
JP2005026710A (ja) * 2001-01-24 2005-01-27 Power Integrations Inc 埋設導電層を備えた高電圧トランジスタ
JP2002353441A (ja) * 2001-05-22 2002-12-06 Denso Corp パワーｍｏｓトランジスタ
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7253042B2 (en) 2001-09-07 2007-08-07 Power Integrations, Inc. Method of fabricating a high-voltage transistor with an extended drain structure
US7459366B2 (en) 2001-09-07 2008-12-02 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7115958B2 (en) 2001-10-29 2006-10-03 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
JP2006339321A (ja) * 2005-06-01 2006-12-14 Hitachi Ltd 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
JP2007134588A (ja) * 2005-11-11 2007-05-31 Sanken Electric Co Ltd 半導体装置
US7595523B2 (en) 2007-02-16 2009-09-29 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US7468536B2 (en) 2007-02-16 2008-12-23 Power Integrations, Inc. Gate metal routing for transistor with checkerboarded layout
US9601613B2 (en) 2007-02-16 2017-03-21 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US7557406B2 (en) 2007-02-16 2009-07-07 Power Integrations, Inc. Segmented pillar layout for a high-voltage vertical transistor
US8638160B2 (en) 2007-12-14 2014-01-28 Fuji Electric Co., Ltd. Integrated circuit and semiconductor device
US9411346B2 (en) 2007-12-14 2016-08-09 Fuji Electric Co., Ltd. Integrated circuit and semiconductor device
WO2009078274A1 (ja) * 2007-12-14 2009-06-25 Fuji Electric Device Technology Co., Ltd. 集積回路および半導体装置
JP2010177268A (ja) * 2009-01-27 2010-08-12 Asahi Kasei Electronics Co Ltd 接合型ｆｅｔ、半導体装置およびその製造方法
WO2012099079A1 (ja) * 2011-01-17 2012-07-26 富士電機株式会社 半導体装置およびその製造方法
JP5569600B2 (ja) * 2011-01-17 2014-08-13 富士電機株式会社 半導体装置およびその製造方法
US8847278B2 (en) 2011-01-17 2014-09-30 Fuji Electric Co., Ltd. Semiconductor device comprising a breakdown withstanding section
JP2013254857A (ja) * 2012-06-07 2013-12-19 Fuji Electric Co Ltd 半導体装置およびその製造方法
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
JP2021192416A (ja) * 2020-06-05 2021-12-16 ラピスセミコンダクタ株式会社 半導体装置
JP2024100900A (ja) * 2020-12-18 2024-07-26 新電元工業株式会社 半導体装置

Also Published As

Publication number Publication date
EP0805499A3 (en) 1997-11-26
JP3158738B2 (ja) 2001-04-23
EP0588067A3 (ja) 1994-04-20
EP0588067A2 (en) 1994-03-23
US5432370A (en) 1995-07-11
DE69324871T2 (de) 1999-09-09
EP0588067B1 (en) 1999-05-12
DE69331915D1 (de) 2002-06-13
EP0805499B1 (en) 2002-05-08
DE69324871D1 (de) 1999-06-17
DE69331915T2 (de) 2002-09-05
EP0805499A2 (en) 1997-11-05

Similar Documents

Publication Publication Date Title
JP3158738B2 (ja) 高耐圧ｍｉｓ電界効果トランジスタおよび半導体集積回路
US5831320A (en) High voltage metal oxide silicon field effect transistor
US6713794B2 (en) Lateral semiconductor device
JP3395473B2 (ja) 横型トレンチｍｉｓｆｅｔおよびその製造方法
US20200111909A1 (en) Embedded JFETs for High Voltage Applications
US20020167047A1 (en) Semiconductor device
JP3203858B2 (ja) 高耐圧ｍｉｓ電界効果トランジスタ
CN110120392B (zh) 碳化硅半导体装置
JPH03270273A (ja) 半導体装置およびその製造方法
JPH04251983A (ja) 半導体装置
TW202322400A (zh) 半導體裝置
JPH04261065A (ja) 半導体装置
CN113540223A (zh) 绝缘栅极场效双极性晶体管及其制造方法
JP5191885B2 (ja) 半導体装置及び製造方法
JP6840300B1 (ja) 炭化珪素半導体装置
JP2004031519A (ja) 半導体装置
JP2798023B2 (ja) 半導体装置
JP3211529B2 (ja) 縦型ｍｉｓトランジスタ
JP4175750B2 (ja) 絶縁ゲート型半導体装置
JPH08130312A (ja) 横型半導体装置およびその使用方法
JP3376294B2 (ja) 半導体装置
JP2797688B2 (ja) 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置
JP2988047B2 (ja) 半導体装置
WO2019134466A1 (zh) 横向绝缘栅双极晶体管及其制作方法
JP2629437B2 (ja) 横型絶縁ゲート型バイポーラトランジスタ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080216

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090216

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090216

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090216

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 9

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100216

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110216

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 11

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120216

Year of fee payment: 11

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130216

Year of fee payment: 12