JPH08130312A

JPH08130312A - 横型半導体装置およびその使用方法

Info

Publication number: JPH08130312A
Application number: JP7186772A
Authority: JP
Inventors: Naoto Fujishima; 直人藤島
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1994-09-08
Filing date: 1995-07-24
Publication date: 1996-05-21

Abstract

(57)【要約】【課題】パワーＩＣに集積されたＩＧＢＴ、トランジス
タ、サイリスタ等のターンオフ時間を短縮し、スイッチ
ング損失を低減する【解決手段】ｐ型基板上のｎエピタキシャル層またはｐ
型基板の表面層に形成したｎウェル領域内にｐウェル領
域を設けその中にｎチャネル型ＩＧＢＴを形成し、その
ＩＧＢＴのコレクタ電極とｎエピタキシャル層またはｎ
ウェル領域表面上に設けたアノード電極を接続し、寄生
ｐｎｐトランジスタの生成を防止する。これにより、ｐ
型基板やｐアイソレーションに、正孔が注入されること
がなく、蓄積キャリアが減少するので、スイッチング時
間が短縮される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スイッチング電
源、フラットパネルディスプレイ、モーター等を駆動す
るパワー集積回路（以下パワーＩＣと略記する）に集積
されるパワー素子としての横型半導体装置に関する。

【０００２】

【従来の技術】図２４に従来のパワーＩＣに集積化され
たパワー素子との例として横型絶縁ゲートバイポーラト
ランジスタ（以下ＩＧＢＴと略す）の断面図を示す。ｐ
型基板２４０１上にｎ埋め込み層２４０２を形成し、そ
の上にｎエピタキシャル層２４０３が積層されている。
ｎエピタキシャル層２４０３の表面からｎ埋め込み層２
４０２に達するｎシンカー２４０４、ｐ型基板２４０１
に達する素子領域の分離のためのｐアイソレーション２
４０５を形成する。さらに、ｎエピタキシャル層２４０
３の表面層にｐベース領域２４０７が形成され、そのｐ
ベース領域２４０７内にｎエミッタ領域２４１５、ｐコ
ンタクト領域２４１３が形成されている。また、ｎシン
カー２４０４の表面層にｐコレクタ領域２４１４が形成
されている。ｎエピタキシャル層２４０３の表面露出部
の上には厚い酸化膜２４１０がある。ｎエピタキシャル
層２４０３の表面露出部と、ｎエミッタ領域２４１５と
に挟まれたｐベース領域２４０７の表面上に、ゲート酸
化膜２４１１を介してＧ端子に接続されるゲート電極２
４１２が設けられている。ｎエミッタ領域２４１５とｐ
コンタクト領域２４１３とに共通に接触して、Ｅ端子に
接続されるエミッタ電極２４１７が、またｐコレクタ領
域２４１４の表面上には、Ｃ端子に接続されるコレクタ
電極２４１８が設けられている。更にこれらの表面上に
層間絶縁膜や金属配線、パッシベーション膜などが形成
される場合もある。

【０００３】本素子においては、ゲート電極２４１２に
エミッタ電極２４１７に対して、しきい値電圧以上の正
の電圧を印加することにより、ゲート電極２４１２の直
下のｐベース領域２４０７の表面層に反転層が生じる。
その反転層を通じてｎエミッタ領域２４１５から電子が
ｎエピタキシャル層２４０３に流入し、更にｐコレクタ
領域２４１４に注入される。その結果、この電子電流が
ｐコレクタ領域２４１４、ｎエピタキシャル層２４０
３、ｐベース領域２４０７で構成されるｐｎｐトランジ
スタのベース電流となり、このｐｎｐトランジスタがオ
ンして、伝導度変調を起こし、Ｃ−Ｅ端子間に大電流が
流れる。

【０００４】図２５に図２４とは別の従来のパワーＩＣ
に集積化されたパワー素子としての横型ＩＧＢＴの断面
図を示す。ｐ型基板２５０１の表面層にｎウェル領域２
５０３を形成し、その表面層の一部にｐベース領域２５
０７が形成され、そのｐベース領域２５０７内にｎエミ
ッタ領域２５１５、ｐコンタクト領域２５１３が形成さ
れている。また、ｎウェル領域２５０３の表面層にｎバ
ツファ領域２５０９が形成され、そのｎバツファ領域２
５０９内にｐコレクタ領域２５１４およびｎコンタクト
領域２５１６が形成されている。ｎウェル領域２５０３
の表面露出部の上には厚い酸化膜２５１０がある。ｎウ
ェル領域２５０３の表面露出部と、ｎエミッタ領域２５
１５とに挟まれたｐベース領域２５０７の表面上に、ゲ
ート酸化膜２５１１を介してＧ端子に接続されるゲート
電極２５１２が設けられている。ｎエミッタ領域２５１
５とｐコンタクト領域２５１３とに共通に接触して、Ｅ
端子に接続されるエミッタ電極２５１７が、またｐコレ
クタ領域２５１４の表面上には、Ｃ端子に接続されるコ
レクタ電極２５１８が設けられている。更に層間絶縁
膜、金属配線、パッシベーション膜等が形成される場合
もある。

【０００５】本素子においては、ゲート電極２５１２に
エミッタ電極２５１７に対して、しきい値電圧以上の電
圧を印加することにより、ゲート電極２５１２の直下の
ｐベース領域２５０７の表面層に反転層が生じる。その
反転層を通じてｎエミッタ領域２５１５から電子がｎウ
ェル領域２５０３に流入し、更にｐコレクタ領域２５１
４に注入される。その結果、この電子電流がｐコレクタ
領域２５１４、ｎウェル領域２５０３、ｐベース領域２
５０７で構成されるｐｎｐトランジスタのベース電流と
なり、このトランジスタがオンして、伝導度変調を起こ
し、Ｃ−Ｅ端子間に大電流が流れる。

【０００６】

【発明が解決しようとする課題】ところが、図２４の素
子には、以下に記す二つの欠点がある。ｐコレクタ領域２４１４、ｎシンカー２４０４，ｎエ
ピタキシャル層２４０３およびｎ埋め込み層２４０２、
ｐ型基板２４０１で構成される寄生ｐｎｐトランジスタ
Ｑ１が存在し、ｐ型基板２４０１に少数キャリアである
電子が蓄積し、スイッチオフ時にこの蓄積電子の引き抜
きおよび消滅に時間がかかり、残留電流が生じる。この
ため、スイッチング時間が長引くとともにスイッチング
損失の増大を招く。前記の寄生ｐｎｐトランジスタＱ１に加え、ｐコレク
タ領域２４１４、ｎシンカー２４０４、ｐアイソレーシ
ョン２４０５間にも寄生ｐｎｐトランジスタＱ２が存在
する。本素子をハーフブリッジ等のハイサイドスイッチ
として使用する時、電源に接続されるコレクタ電極２４
１８からｐ型基板２４０１へ、寄生ｐｎｐトランジスタ
Ｑ１、Ｑ２を介して寄生電流が流れる。このため損失が
増大する。

【０００７】図２５の素子においては、エピタキシャル
ウェハを使用しないため、コストダウンが図れるが、ｎ
埋め込み層が形成出来ないため、ローサイドスイッチと
して使用される。この素子においても、前記とおなじ
機構により寄生ｐｎｐトランジスタＱ３を介して寄生電
流が流れる問題点がある。例として、横型ＩＧＢＴを取
り上げ説明したが、この現象は横型ＩＧＢＴだけに起き
るものではなく、ＭＯＳＦＥＴ、バイポーラトランジス
タ、サイリスタ或いは絶縁ゲートをもつＭＯＳ制御サイ
リスタ（以下ＭＣＴと記す）についても同様の問題は起
きる。

【０００８】上記の問題に鑑み、本発明の目的は、寄生
トランジスタの動作を防止し、第一導電型半導体基板や
アイソレーションへの少数キャリアの蓄積を低減するこ
とにより、スイッチング時間を短縮し、スイッチング損
失を低減することのできる横型半導体装置およびその使
用方法を提供することにある。

【０００９】

【課題を解決するための手段】以上の課題を解決するた
め、本発明の横型半導体装置は、第一導電型半導体領域
上の第二導電型半導体領域の表面層の一部に形成された
第一導電型ウェル領域内およびその上部に、第一、第二
の主電極および制御電極をもつ半導体素子を有するもの
とする。

【００１０】そして、前記第二導電型半導体領域の表面
上または、第二導電型半導体領域に接する第二導電型の
領域の表面上に補助電極をもつものがよく、その補助電
極と第一主電極とが電気的に接続されているとよい。前
記第二導電型半導体領域および第二導電型半導体領域に
接する第二導電型の領域の表面露出部を絶縁膜で覆い、
その上に補助電極を設けないこともできる。

【００１１】半導体素子は、ＩＧＢＴ、ＭＯＳＦＥＴ、
トランジスタ、サイリスタ、ＭＣＴのいずれかとするこ
とができる。例えばＩＧＢＴとして、第一導電型半導体
層上に形成された第二導電型半導体領域と、その第二導
電型半導体領域の表面層の一部に形成された第一導電型
ウェル領域と、その第一導電型ウェル領域の表面層の一
部に形成された第一導電型ベース領域と、その第一導電
型ベース領域の表面層の一部に形成された第二導電型エ
ミッタ領域と、第一導電型ウェル領域の表面層の第一導
電型ベース領域が形成されていない部分に形成された第
二導電型ベース領域と、その第二導電型ベース領域の表
面層の一部に形成された第一導電型コレクタ領域と、第
二導電型ベース領域と第二導電型エミッタ領域とに挟ま
れた第一導電型ベース領域の表面上にゲート絶縁膜を介
して形成された多結晶シリコンからなるゲート電極と、
第二導電型エミッタと第一導電型ベース領域との表面上
に共通に接触して設けられたエミッタ電極と、第一導電
型コレクタ領域の表面上に設けられたコレクタ電極とを
有するものとする。

【００１２】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型ベース領域を形成し
たＩＧＢＴとすることもできる。また逆に、上記の第一
導電型ベース領域を広げ、その表面層の一部に第二導電
型ベース領域を形成したＩＧＢＴとすることもできる。
更に、上記の第一導電型ベース領域を広げ、その表面層
の一部に第二導電型ベース領域を含むようにして、第一
導電型ベース領域を省略したＩＧＢＴとすることもでき
る。

【００１３】また、第一導電型ベース領域が、その表面
層の一部に第二導電型ベース領域を形成し、第二導電型
エミッタ領域は含まないようにしたＩＧＢＴとすること
もできる。例えば横型ＭＯＳＦＥＴとして、第一導電型
ウェル領域の表面層の一部に形成された第二導電型ベー
ス領域と、その第二導電型ベース領域の表面層の一部に
形成された第一導電型ソース領域と、第二導電型ベース
領域の表面層の第一導電型ソース領域の形成されていな
い部分に形成された第一導電型ドレイン領域と、その第
一導電型ソース領域と第一導電型ドレイン領域とに挟ま
れた第二導電型ベース領域の表面上にゲート絶縁膜を介
して形成されたゲート電極と、第一導電型ソース領域と
第一導電型ベース領域との表面上に共通に接触して設け
られた第二主電極であるソース電極と、第一導電型ドレ
イン領域の表面上に設けられた第一主電極であるドレイ
ン電極とを有するものとする。

【００１４】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型ソース領域を形成し
た横型ＭＯＳＦＥＴとすることもできる。第一導電型ウ
ェル領域の表面層の一部に形成された第二導電型ドレイ
ン領域と、第一導電型ウェル領域の表面層の第二導電型
ドレイン領域が形成されていない部分に形成された第二
導電型ソース領域と、その第二導電型ソース領域と第二
導電型ドレイン領域とに挟まれた第一導電型ウェル領域
の表面上にゲート絶縁膜を介して形成されたゲート電極
と、第二導電型ソース領域と第一導電型ベース領域との
表面上に共通に接触して設けられた第二主電極であるソ
ース電極と、第二導電型ドレイン領域の表面上に設けら
れた第一主電極であるドレイン電極とを有する横型ＭＯ
ＳＦＥＴとすることもできる。

【００１５】例えば横型バイポーラトランジスタとし
て、第一導電型ウェル領域の表面層の一部に形成された
第二導電型ベース領域と、その第二導電型ベース領域の
表面層の一部に形成された第一導電型エミッタ領域と、
第一導電型ウェル領域の表面層の第二導電型ベース領域
が形成されていない部分に形成された第一導電型コレク
タ領域と、第二導電型ベース領域の表面上に形成された
ゲート電極と、第一導電型エミッタ領域の表面上に設け
られた第一主電極であるエミッタ電極と、第一導電型コ
レクタ領域の表面上に設けられた第二主電極であるコレ
クタ電極とを有するものとする。

【００１６】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型コレクタ領域を形成
した横型バイポーラトランジスタとすることもできる。
逆極性の横型バイポーラトランジスタとして、第一導電
型ウェル領域の表面層の一部に形成された第一導電型ベ
ース領域と、その第一導電型ベース領域の表面層の一部
に形成された第二導電型コレクタ領域と、第一導電型ベ
ース領域の表面層の第二導電型コレクタ領域が形成され
ていない部分に形成された第二導電型エミッタ領域と、
第一導電型ベース領域の表面上に形成されたベース電極
と、第二導電型エミッタ領域の表面上に設けられた第二
主電極であるエミッタ電極と、第二導電型コレクタ領域
の表面上に設けられた第一主電極であるコレクタ電極と
を有するものとする。

【００１７】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型コレクタ領域を形成
した横型バイポーラトランジスタとすることもできる。
更に、上記の第一導電型ウェル領域が第一導電型ベース
領域を兼ねるものとして、第一導電型ベース領域を省略
した横型バイポーラトランジスタとすることもできる。

【００１８】また、第一導電型ベース領域が、その表面
層の一部に第一導電型コレクタ領域を形成し、第一導電
型エミッタ領域は含まないようにした横型バイポーラト
ランジスタとすることもできる。例えばサイリスタとし
て、第一導電型ウェル領域の表面層の一部に形成された
第一導電型ベース領域と、その第一導電型ベース領域の
表面層の一部に形成された第二導電型カソード領域と、
第一導電型ウェル領域の表面層の一部に第一導電型ベー
ス領域から離れて形成された第二導電型ベース領域と、
その第二導電型ベース領域の表面層に形成された第一導
電型アノード領域と、第一導電型ベース領域の表面上に
形成されたゲート電極と、第二導電型カソード領域の表
面上に設けられた第二主電極であるカソード電極と、第
一導電型アノード領域の表面上に設けられた第一主電極
であるアノード電極とを有するものとする。

【００１９】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型ベース領域を形成し
た横型サイリスタとすることもできる。また逆に、上記
の第一導電型ベース領域を広げ、その表面層の一部に第
二導電型ベース領域を形成した横型サイリスタとするこ
ともできる。更に、上記の第一導電型ウェル領域が第一
導電型ベース領域を兼ねるものとして、第一導電型ベー
ス領域を省略した横型サイリスタとすることもできる。

【００２０】また、第一導電型ベース領域が、その表面
層の一部に第二導電型ベース領域を形成し、第二導電型
エミッタ領域は含まないようにした横型サイリスタとす
ることもできる。例えば横型ＭＯＳゲートサイリスタと
して、第一導電型ウェル領域の表面層の一部に形成され
た第一導電型ベース領域と、その第一導電型ベース領域
の表面層の一部に形成された第二導電型カソード領域
と、その第二導電型カソード領域の表面層の一部に形成
された第一導電型カソード領域と、第一導電型ベース領
域から離れて形成された第二導電型ベース領域と、その
第二導電型ベース領域の表面層に形成された第一導電型
アノード領域と、第二導電型ベース領域と第一導電型カ
ソード領域とに挟まれた第二導電型カソード領域、第一
導電型ベース領域および第一導電型ウェル領域の表面上
にゲート絶縁膜を介して形成されたゲート電極と、第一
導電型カソード領域と第二導電型カソード領域との表面
上に共通に接触して設けられた第二主電極であるカソー
ド電極と、第一導電型アノード領域の表面上に設けられ
た第一主電極であるアノード電極とを有するものとす
る。

【００２１】また、上記の第二導電型ベース領域を広
げ、その表面層の一部に第一導電型ベース領域を形成し
た横型ＭＯＳゲートサイリスタとすることもできる。ま
た逆に、上記の第一導電型ベース領域を広げ、その表面
層の一部に第二導電型ベース領域を形成した横型ＭＯＳ
ゲートサイリスタとすることもできる。更に、上記の第
一導電型ウェル領域が第一導電型ベース領域を兼ねるも
のとして、第一導電型ベース領域を省略した横型ＭＯＳ
ゲートサイリスタとすることもできる。

【００２２】また、第一導電型ベース領域が、その表面
層の一部に第二導電型ベース領域を形成し、第二導電型
エミッタ領域は含まないようにした横型ＭＯＳゲートサ
イリスタとすることもできる。第二導電型半導体領域
が、第一導電型半導体装置基板上に形成された第二導電
型半導体層からなるものだけでなく、第一導電型半導体
基板の表面層の一部に形成された第二導電型半導体領域
からなるものでもよい。

【００２３】更に、第一導電型半導体基板と第二導電型
半導体層との界面の一部に形成された第二導電型半導体
層より不純物濃度の高い第二導電型埋め込み層と、補助
電極の下に第二導電型半導体層の表面から第二導電型埋
め込み層に達する第二導電型半導体層より不純物濃度の
高い第二導電型シンカーとを有するものとすることもで
き、また、第一主電極の接する半導体領域と、その下方
の逆導電型半導体領域との間に、逆導電型半導体領域よ
り不純物濃度の高いバッファ領域を有するものとするこ
とができる。

【００２４】更に、第一導電型半導体層上の第二導電型
半導体領域の表面層の一部に形成された第一導電型ウェ
ル領域内およびその上部に形成された、第一、第二の主
電極および制御電極をもち、前記第二導電型半導体領域
または第二導電型半導体領域に接する第二導電型の領域
の表面上に補助電極を有する横型半導体装置の使用方法
として、その補助電極に、第一、第二の主電極より高い
電位を与えるものとする。

【００２５】以上の手段を講じた際の作用を、ＩＧＢＴ
を例にして説明する。ｐ型基板上のｎ型半導体領域内に
ｐウェル領域を形成し、そのｐウェル領域にＩＧＢＴを
形成すれば、ｐコレクタ領域とｐ型基板との間にはｐウ
ェル領域が挟まれるので、寄生ｐｎｐトランジスタは動
作せず、ｐ型基板にキャリヤが蓄積されないので、スイ
ッチング時間は短縮できる。ｎ型半導体領域またはｎ型
半導体領域に接するｎ型領域の表面上に補助電極を設
け、この補助電極とＩＧＢＴのコレクタ電極とを接続し
て同電位にすれば、ｐコレクタ領域とｐ型基板との間の
分離効果は一層高められ、コレクタ電極から注入された
キャリヤが遮断されて、寄生トランジスタのベース電流
が大幅に低減、または完全に遮断されるため、寄生トラ
ンジスタの動作が抑制され、第一導電型半導体基板への
少数キャリアの注入、蓄積が防止できる。

【００２６】また、第二導電型ベース領域を広げ、その
表面層の一部に第一導電型ベース領域が形成された形の
ＩＧＢＴについても同様であるし、第一導電型ベース領
域を広げ、その表面層の一部に第二導電型ベース領域が
形成された形のＩＧＢＴについても同様である。更に、
第一導電型ベース領域を十分大きく広げ、その表面層に
第二導電型ベース領域が含まれた形にすれば、第一導電
型ウェル領域と重なるので第一導電型ウェル領域は省略
でき、かつ寄生トランジスタの動作が抑制され、第一導
電型半導体基板への少数キャリアの注入、蓄積が防止で
きる。

【００２７】第一導電型ウェル領域内に形成される半導
体素子は、ＩＧＢＴに限らず、第一導電型半導体基板上
の第二導電型半導体層だけでなく、第一導電型半導体基
板の表面層の一部に形成された第二導電型ウェル領域の
中に形成されたＩＧＢＴについても、第二導電型ウェル
領域表面上の補助電極とＩＧＢＴのコレクタ電極とを接
続して、同電位にすることによって、コレクタ電極から
注入されたキャリヤの第一導電型半導体基板への蓄積を
防止できる。

【００２８】更に、第一導電型半導体基板と第二導電型
半導体層との界面の一部に形成された第二導電型半導体
層より不純物濃度の高い第二導電型埋め込み層と、補助
電極の下に第二導電型半導体層の表面から第二導電型埋
め込み層に達する第二導電型半導体層より不純物濃度の
高い第二導電型シンカーとがあれば、空乏層の広がりに
よるパンチスルーが防止できる。

【００２９】また、補助電極の下に第二導電型半導体層
より不純物濃度の高い第二導電型コンタクト領域は電極
の接触抵抗を下げる。第一導電型コレクタ領域に接して
その外側に第二導電型ベース領域より不純物濃度の高い
第二導電型バッファ領域を有れば、高耐圧の素子におい
て空乏層の広がりを抑える働きをする。

【００３０】

【発明の実施の形態】本発明の実施の形態としては、第
一導電型半導体層上の第二導電型半導体領域内およびそ
の上部に直接、第一、第二の主電極および制御電極を有
する半導体素子を形成せずに、第一導電型半導体層上の
第二導電型半導体領域の表面層に形成された第一導電型
ウェル領域およびその上部に第一、第二の主電極および
制御電極を有する半導体素子を形成するものである。

【００３１】

【実施例】以下、図を参照しながら本発明の実施例を説
明する。以下において、頭にｐ、ｎの付いた基板、層、
領域は、それぞれアクセプタ、ドナー形成型の不純物を
含んだ基板、層、領域を意味する。図１は、本発明の第
一の実施例のパワーＩＣに集積化されたパワー素子とし
ての横型ＩＧＢＴの断面図を示す。ｐ型基板１０１上の
素子形成部分にｎ埋め込み層１０２を形成し、その上に
ｎエピタキシャル層１０３が積層されている。ｎエピタ
キシャル層１０３の表面からｎ埋め込み層１０２に達す
るｎシンカー１０４、素子領域の分離のためのｐアイソ
レーション１０５を形成する。さらに、ｎエピタキシャ
ル層１０３の表面層にｐウェル領域１０６が形成され、
そのｐウェル領域１０６内にｐベース領域１０７が形成
され、そのｐベース領域１０７内にｎエミッタ領域１１
５、ｐコンタクト領域１１３が形成されている。また、
ｐウェル領域１０６の表面層のｐベース領域１０７を形
成した部分とは別の部分にｎベース領域１０８、そのｎ
ベース領域１０８内にｎベース領域１０８より不純物濃
度の高いｎバッファ領域１０９、更にその表面層の一部
にｐコレクタ領域１１４が形成されている。ｎシンカー
１０４内の表面層にｎコンタクト領域１１６が形成され
ている。ｎベース領域１０８の表面露出部の上には厚い
酸化膜１１０がある。ｎベース領域１０８の表面露出部
と、ｎエミッタ領域１１５とに挟まれたｐベース領域１
０７およびｐウェル領域１０６の表面上に、ゲート酸化
膜１１１を介してＧ端子に接続され、多結晶シリコンか
らなるゲート電極１１２が設けられている。図では、ｐ
ベース領域１０７がｐコンタクト領域１１３を中に含ん
でいるが、ｐコンタクト領域１１３を半分含んだような
構造でも良い。ｎエミッタ領域１１５とｐコンタクト領
域１１３とに共通に接触して、Ｅ端子に接続されるエミ
ッタ電極１１７が、またｐコレクタ領域１１４の表面上
には、Ｃ端子に接続されるコレクタ電極１１８がそれぞ
れ設けられている。ｎコンタクト領域１１６の表面上に
は補助電極１１９が設けられていて、コレクタ電極１１
８と接続されている。更に表面上に層間絶縁膜、金属配
線、パッシベーション膜等が形成されている場合もあ
る。

【００３２】本素子においては、ゲート電極１１２にエ
ミッタ電極１１７に対して、しきい値電圧以上の電圧を
印加することにより、ゲート電極１１２の直下のｐベー
ス領域１０７およびｐウェル領域１０６の表面層に反転
層が生じる。その反転層を通じてｎエミッタ領域１１５
から電子がｎベース領域１０８に流入し、更にｐコレク
タ領域１１４に注入される。その結果、この電子電流が
ｐコレクタ領域１１４、ｎバッファ領域１０９およびｎ
ベース領域１０８、ｐベース領域１０７で構成されるｐ
ｎｐトランジスタのベース電流となり、このトランジス
タがオンして、伝導度変調を起こし、Ｃ−Ｅ端子間に大
電流が流れる。尚、ｎ埋め込み層１０２とｎシンカー１
０４は、特に高耐圧のＩＧＢＴにおいて、ｐベース領域
１０７とｐ型基板１０１およびｐベース領域１０７とｐ
アイソレーション１０５との間に空乏層が広がって、パ
ンチスルーが起きるのを防止するためである。また、ｎ
バッファ領域１０９もｎベース領域１０８のパンチスル
ーを防止するためであり、場合に因っては、省略でき
る。ｐコンタクト領域１１３、ｎコンタクト領域１１６
は、それぞれエミッタ電極１１７、補助電極１１９との
接触抵抗を下げるためである。

【００３３】ここでＩＧＢＴを取り囲むｎシンカー１０
４、ｎ埋め込み層１０２には、ｐコレクタ領域１１４と
同一の電位が印加されるため、ｐ型基板１０１または、
ｐアイソレーション１０５をコレクタとする寄生ｐｎｐ
トランジスタは，オンしない。このため、従来の素子に
おける問題点は、回避される。その結果、基板に蓄積さ
れるキャリアは大幅に減少し、ターンオフ時間が短くな
り、スイッチング損失も従来の１／１０以下に減少し
た。

【００３４】図２は、図１の変形例であり、本発明の第
二の実施例の横型ＩＧＢＴの断面図を示す。この例で
は、構造は図１の第一の実施例とほぼ同じであるが、ｎ
コンタクト領域２１６上に設けられていた補助電極２１
９はあるが、コレクタ電極２１８と接続されていない。
この補助電極２１９を別の電源によって、コレクタ電極
２１８より高い電位に保つことによって、ｎエピタキシ
ャル層２０３、ｎ埋め込み層２０２およびｎシンカー２
０４の電位も高められ、キャリアがｐ型基板２０１やｐ
アイソレーション２０５に注入されることはなく、ｐ型
基板２０１をコレクタとする寄生ｐｎｐトランジスタ
は、オンしない。このため、前記の問題点は回避され
る。その結果、第一の実施例と同様に、スイッチング損
失の大幅な低減が可能になった。本素子においては、ゲ
ート電極２１２に印加する電圧により、オン・オフでき
ることは図１の第一の実施例のＩＧＢＴと同じである。

【００３５】図３は、図１の別の変形例であり、本発明
の第三の実施例の横型ＩＧＢＴの断面図を示す。この例
では、構造は図１の第一の実施例とほぼ同じであるが、
ｎコンタクト領域がなく、その上に設けられていた補助
電極もない。従って、ｐ型基板３０１上のｎエピタキシ
ャル層３０３はコレクタ電極３１８と接続されず、その
電位はフローティングとなっている。

【００３６】本素子においては、ゲート電極３１２に印
加する電圧により、オン・オフできることは図１の第一
の実施例のＩＧＢＴと同じである。オフ状態では、ｎベ
ース領域３０８とｐウェル領域３０６との間のｐｎ接合
から空乏層が広がり、ｎエピタキシャル層３０３に達す
ると、コレクタ電極３１８の電位に応じてｎエピタキシ
ャル層３０３、ｎ埋め込み層３０２およびｎシンカー３
０４の電位も上昇する。従って、素子耐圧は、ｎ埋め込
み層３０２とｐ型基板３０１との間の接合で決定され
る。

【００３７】オン状態では、ｎ埋め込み層３０２が全部
は空乏化しないため、キャリアがｐ型基板３０１に注入
されることはなく、ｐ型基板３０１をコレクタとする寄
生ｐｎｐトランジスタは、オンしない。このため、前記
の問題点は回避される。その結果、第一の実施例と同様
に、スイッチング損失の大幅な低減が可能になった。図
４は、本発明の第四の実施例のパワーＩＣに集積化され
たパワー素子としての横型ＩＧＢＴの断面図を示す。ｐ
型基板４０１の表面層に表面からの不純物の導入および
拡散により、ｎウェル領域４０３が形成されている。そ
のｎウェル領域４０３の表面層の一部にｐウェル領域４
０６を形成する。さらに、そのｐウェル領域４０６の表
面層の一部にｎベース領域４０８が形成され、そのｎベ
ース領域４０８の表面層の端にｐベース領域４０７が形
成され、そのｐベース領域４０７の表面層の一部にｎエ
ミッタ領域４１５、ｐベース領域４０７の表面層の端に
ｐコンタクト領域４１３が形成されている。また、ｎベ
ース領域４０８の表面層のｐベース領域４０７を形成し
た部分とは別の部分にｎベース領域４０８より不純物濃
度の高いｎバッファ領域４０９、そのｎバッファ領域４
０９内にｐコレクタ領域４１４が形成されている。ｎウ
ェル領域４０３の表面露出部の表面層にｎコンタクト領
域４１６が形成されている。ｎベース領域４０８の表面
露出部の上には厚い酸化膜４１０がある。ｎベース領域
４０８の表面露出部と、ｎエミッタ領域４１５とに挟ま
れたｐベース領域４０７の表面上に、ゲート酸化膜４１
１を介してＧ端子に接続されるゲート電極４１２が設け
られている。ｎエミッタ領域４１５とｐコンタクト領域
４１３とに共通に接触して、Ｅ端子に接続されるエミッ
タ電極４１７が、またｐコレクタ領域４１４の表面上に
は、Ｃ端子に接続されるコレクタ電極４１８がそれぞれ
設けられている。ｎコンタクト領域４１６の表面上には
補助電極４１９が設けられている。更に層間絶縁膜、金
属配線、パッシベーション膜などが形成される場合もあ
る。

【００３８】本素子の動作は図１の第一の実施例と同様
であり、ゲート電極４１２への信号電圧により、コレク
タ電極４１８とエミッタ電極４１７間の電流をオンオフ
するものである。そして、ｐ型基板４０１中のｎウェル
領域４０３は、ｎコンタクト領域４１６を介して、ｐコ
レクタ領域４１４と電気的に接続されている。このた
め、ｐ型基板４０１をコレクタとする寄生ｐｎｐトラン
ジスタは、オンしない。このため、前記の問題点は回避
される。その結果、第一の実施例と同様に、スイッチン
グ損失の大幅な低減が可能になった。

【００３９】図４の実施例は、図１のものと違って、ｎ
ウェル領域４０３がエピタキシャル層でなく不純物の拡
散によって形成された例であるが、図１のようにｎエピ
タキシャル層をｐアイソレーションによって分離したｎ
領域内に形成することもできる。また、ｎベース領域４
０８がｐベース領域４０７の下方途中まで延びている
が、時にはｐベース領域４０７の全体を含むこともあ
る。或いは、ｐベース領域４０７がｐコンタクト領域４
１３を全部含む場合もある。そのような場合もＩＧＢＴ
としての動作には変わりなく、本発明の利点も充分に得
られる。また、図４の構造の素子においても、第二、第
三の実施例のように補助電極４１９をコレクタ電極４１
８と接続せず、より高い電位に保持したり、あるいは補
助電極を設けずｎウェル領域４０３をフローティング電
位にすることもできる。

【００４０】以下の実施例においても簡単のため、ｐ型
基板の表面層に不純物の拡散によって形成されたｎウェ
ル領域内に半導体素子を形成した例とするが、図１のよ
うにｎエピタキシャル層をｐアイソレーションによって
分離した領域内に形成することもできる。もちろん、逆
に図１のｎエピタキシャル層１０３に代えて、不純物の
拡散によって形成されたｎウェル領域を使うこともでき
る。

【００４１】また、図１の実施例のＩＧＢＴはｐコレク
タ領域１１４を中心にしてｎエミッタ領域１１５などが
対称的に配置されていた。特に大きな電流を扱う場合に
は、電流や熱的なバランス上、このような構造をとるこ
とが多い。これも簡単のため図４以降の実施例では、基
本的な構造として非対称な構造を表す。図５は、本発明
の第五の実施例の横型ＩＧＢＴの断面図を示す。ｐ型基
板５０１の表面層にｎウェル領域５０３が形成され、そ
のｎウェル領域５０３の表面層の一部に形成されたｐウ
ェル領域５０６の表面層に横型ＩＧＢＴが形成されてい
る。図１の実施例との違いは、ｐベース領域５０７の表
面層にｎベース領域５０８が形成されている点である。
この場合は、ｎベース領域５０８と、ｎエミッタ領域５
１５との間にｐウェル領域５０６は挟まれていないの
で、ゲート電極５１２はｐベース領域５０７の表面上に
ある。本素子における動作は、上記の実施例と同じで、
同様の効果が得られ、スイッチング損失の大幅な低減が
可能になる。

【００４２】図６は、本発明の第六の実施例の横型ＩＧ
ＢＴの断面図を示す。ｐ型基板６０１の表面層にｎウェ
ル領域６０３が形成され、そのｎウェル領域６０３の表
面層の一部に形成されたｐウェル領域６０６の表面層に
図５の第五の実施例と同様の横型ＩＧＢＴが形成されて
いる。図５の実施例との違いは、ｐベース領域が省略さ
れている点である。或いはｐベース領域がｎベース領域
６０８を完全に含む程大きく形成されていて、ｐウェル
領域６０６と重なっていると見ることもできる。ゲート
電極６１２はｐウェル領域６０６の表面上にある。

【００４３】図７は、本発明の第七の実施例の横型ＩＧ
ＢＴの断面図を示す。ｐ型基板７０１の表面層にｎウェ
ル領域７０３が形成され、そのｎウェル領域７０３の表
面層の一部に形成されたｐウェル領域７０６の表面層に
図６の第六の実施例と同様の横型ＩＧＢＴが形成されて
いる。図６の実施例との違いは、ｐベース領域７０７が
ｎエミッタ領域７１５を含まず、ｎベース領域７０８を
含むように形成されている点である。ゲート電極７１２
はｐベース領域７０７およびｐウェル領域７０６の表面
上にある。

【００４４】これらの素子における動作も、前記の実施
例と同じで、同様の効果が得られ、スイッチング損失の
大幅な低減が可能になる。もちろん、図５、図６、図７
の不純物の拡散によって形成されたｎウェル領域５０
３、６０３、７０３に代えて、エピタキシャル成長によ
るｎエピタキシャル層を使うこともできる。また、これ
らの構造の素子においても、第二、第三の実施例のよう
に補助電極をコレクタ電極と接続せず、より高い電位に
保持したり、あるいは補助電極を設けずｎウェル領域を
フローティング電位にすることもできる。

【００４５】上記の実施例は、いずれもｎチャネル型の
ＩＧＢＴについて示したが、本発明の構造はｎチャネル
型ＩＧＢＴに限られるものではなく、対称的な伝導型の
半導体領域によるｐチャネル型ＩＧＢＴについても適用
できることは言うまでもない。以上はＩＧＢＴの例につ
いて説明したが、本発明はＩＧＢＴ以外の半導体装置に
も適用されるものである。

【００４６】図８は、本発明の第八の実施例のパワーＩ
Ｃに集積化されたパワー素子としての横型ＭＯＳＦＥＴ
の断面図を示す。ｐ型基板８０１の表面層に表面からの
不純物の導入および拡散により、ｎウェル領域８０３が
形成されている。そのｎウェル領域８０３の表面層の一
部にｐウェル領域８０６を形成する。さらに、そのｐウ
ェル領域８０６の表面層の一部にｎベース領域８０８が
形成され、そのｎベース領域８０８の表面層の一部にｐ
ソース領域８２１が形成され、ｎベース領域８０８の表
面層のｐソース領域８２１を形成した部分とは別の部分
にｎバッファ領域８０９、そのｎバッファ領域８０９内
にｐドレイン領域８２２が形成されている。また、ｎウ
ェル領域８０３の表面露出部の表面層にｎコンタクト領
域８１６が形成されている。ｐソース領域８２１とｐド
レイン領域８２２とに挟まれたｎベース領域８０８およ
びｎバッファ領域８０９の表面上に、ゲート酸化膜８１
１を介してＧ端子に接続されるゲート電極８１２が設け
られている。ｐソース領域８２１の表面上にＳ端子に接
続されるソース電極８２３が、またｐドレイン領域８２
２の表面上には、Ｄ端子に接続されるドレイン電極８２
４がそれぞれ設けられている。ｎコンタクト領域８１６
の表面上には補助電極８１９が設けられている。更に層
間絶縁膜、金属配線、パッシベーション膜などが形成さ
れる場合もある。

【００４７】本素子においては、ゲート電極８１２にソ
ース電極８２３に対して、しきい値電圧以上の負の電圧
を印加することにより、ゲート電極８１２の直下のｎベ
ース領域８０８の表面層に反転層が生じる。その反転層
を通じてソース電極８２３とドレイン電極８２４間が導
通する。正孔電流は反転層内を流れるのであるが、ｐド
レイン領域９２２とｎバッファ領域９０９、ｎベース領
域９０８とからなる寄生ダイオードがある。従来はｎベ
ース領域にもれだした正孔が、ｐ型基板に蓄積されて、
スイッチング損失を大きくする原因となっていた。

【００４８】本例では、ｐ型基板８０１中のｎウェル領
域８０３は、ｎコンタクト領域８１６を介して、ｐドレ
イン領域８２２と電気的に接続されている。このため、
ｐ型基板８０１をコレクタとする寄生ｐｎｐトランジス
タは、オンしない。よって、前記の問題点は回避され
る。その結果、上記のＩＧＢＴの例と同様に、スイッチ
ング損失の大幅な低減が可能になった。

【００４９】図９は、本発明の第九の実施例の横型ＭＯ
ＳＦＥＴの断面図を示す。ｐ型基板９０１の表面層にｎ
ウェル領域９０３が形成され、そのｎウェル領域９０６
の表面層に形成されたｐウェル領域９０６の表面層に図
８の第八の実施例と同様の横型ＭＯＳＦＥＴが形成され
ている。図８の実施例との違いは、ｐウェル領域９０６
の表面層にｐソース領域９２１が形成されている点であ
る。この場合は、ｐウェル領域９０６とｐドレイン領域
９２２に挟まれたｎベース領域９０８とｎバッファ領域
９０９の表面上に、ゲート酸化膜９１１を介してゲート
電極９１２が設けられている。

【００５０】本素子における動作は、図８の第八の実施
例と同じで、同様の効果が得られ、スイッチング損失の
大幅な低減が可能になる。図８、９の実施例は、先に述
べたＩＧＢＴの例のように、ｎウェル領域８０３、９０
３がエピタキシャル層からなるものでもよいことは勿論
である。また、ｎコンタクト領域８１６、９１６の表面
上には補助電極８１９、９１９をドレイン電極８２４、
９２４と接続せず、より高い電位に保ち、或いは、補助
電極８１９、９１９を設けないこともできる。そのよう
な場合もＭＯＳＦＥＴとしての動作には変わりなく、本
発明の利点も充分に得られる。

【００５１】図１０は、本発明の第十の実施例のパワー
ＩＣに集積化されたパワー素子としての横型ＭＯＳＦＥ
Ｔの断面図を示す。ｐ型基板１００１の表面層に表面か
らの不純物の導入および拡散により、ｎウェル領域１０
０３が形成されている。そのｎウェル領域１００３の表
面層の一部にｐウェル領域１００６を形成する。さら
に、そのｐウェル領域１００６の表面層の一部にｐベー
ス領域１００７が形成され、そのｐベース領域の表面層
にｎドレイン領域１０２６が形成されている。ｐベース
領域１００７の表面層のｎドレイン領域１０２６を形成
した部分とは別の部分にｐバッファ領域１０３２、その
ｐバッファ領域１０３２内にｎソース領域１０２５が形
成されている。また、ｎウェル領域１００３の表面露出
部の表面層にｎコンタクト領域１０１６が形成されてい
る。ｎソース領域１０２５とｎドレイン領域１０２６と
に挟まれたｐベース領域１００７およびｐバッファ領域
１０３２の表面上に、ゲート酸化膜１０１１を介してＧ
端子に接続されるゲート電極１０１２が設けられてい
る。ｎソース領域１０２５の表面上にＳ端子に接続され
るソース電極１０２３が、またｎドレイン領域１０２６
の表面上には、Ｄ端子に接続されるドレイン電極１０２
４がそれぞれ設けられている。ｎコンタクト領域１０１
６の表面上には補助電極１０１９が設けられている。更
に層間絶縁膜、金属配線、パッシベーション膜などが形
成される場合もある。

【００５２】本素子においては、ゲート電極１０１２に
ソース電極１０２３に対して、しきい値電圧以上の電圧
を印加することにより、ゲート電極１０１２の直下のｐ
ベース領域１００７、ｐバッファ領域１０３２の表面層
に反転層が生じる。その反転層を通じてｎソース領域１
０２５から電子がｎドレイン１０２６に流入し、ソース
電極１０２３とドレイン電極１０２４間が導通する。

【００５３】本例は、ｎチャネル型ＭＯＳＦＥＴである
から伝導に寄与するキャリアは電子であり、正孔ではな
いのであるが、ゲート電極１０１２への電圧印加により
反転層が形成される際に排除される正孔がある。その正
孔が寄生ｐｎｐトランジスタのコレクタであるｐ型基板
１００１に流れることがある。しかし、ｎウェル領域１
００３は、ｎコンタクト領域１０１６を介して、ｎドレ
イン領域１０２６と電気的に接続されている。このた
め、その正孔が、寄生ｐｎｐトランジスタによってｐ型
基板１００１に注入されることはない。よって、上記の
問題点は回避される。その結果、スイッチング損失の大
幅な低減が可能になった。

【００５４】ｐベース領域１００７は、ｎドレイン領域
１０２６を含まなくても良い。また、ｐウェル領域１０
０３の不純物濃度等を充分吟味すれば、ｐベース領域１
００７を省略できる場合もある。またこの場合も、ｎウ
ェル領域１００３はエピタキシャル層からなるものであ
っても良い。そのような場合もＭＯＳＦＥＴとしての動
作には変わりなく、本発明の利点も充分に得られる。

【００５５】図１１は、本発明の第十一の実施例のパワ
ーＩＣに集積化されたパワー素子としての横型バイポー
ラトランジスタの断面図を示す。ｐ型基板１１０１の表
面層に表面からの不純物の導入および拡散により、ｎウ
ェル領域１１０３が形成されている。そのｎウェル領域
１１０３の表面層の一部にｐウェル領域１１０６を形成
する。さらに、そのｐウェル領域１１０６の表面層の一
部にｎベース領域１１０８が形成され、そのｎベース領
域１１０８の表面層の一部にｐコレクタ領域１１１４が
形成され、ｎベース領域１１０８の表面層のｐコレクタ
領域１１１４を形成した部分とは別の部分にｎバッファ
領域１１０９、そのｎバッファ領域１１０９内にｐエミ
ッタ領域１１２７が形成されている。また、ｎウェル領
域１１０３の表面露出部の表面層にｎコンタクト領域１
１１６が形成されている。ｎベース領域１１０８の表面
上に、Ｂ端子に接続されるベース電極１１２９が設けら
れている。ｐエミッタ領域１１２７の表面上にＥ端子に
接続されるエミッタ電極１１１７が、またｐコレクタ領
域１１１４の表面上には、Ｃ端子に接続されるコレクタ
電極１１１８がそれぞれ設けられている。ｎコンタクト
領域１１１６の表面上には補助電極１１１９が設けられ
ている。更に層間絶縁膜、金属配線、パッシベーション
膜などが形成される場合もある。

【００５６】本素子においては、エミッタ電極１１１７
からベース電極１１２９に、ベース電流を流すことによ
り、ｐエミッタ領域１１２７から多量の正孔がｎベース
領域１１０６に注入され、エミッタ電極１１１７とコレ
クタ電極１１１８間が導通するものである。本例では、
ｐ型基板１１０１中のｎウェル領域１１０３は、ｎコン
タクト領域１１１６を介して、ｐエミッタ領域１１２７
と電気的に接続されている。このため、ｐ型基板１１０
１をコレクタとする寄生ｐｎｐトランジスタは、オンす
ることがない。このため、前記の問題点は回避される。
その結果、上記の素子の例と同様に、スイッチング損失
の大幅な低減が可能になった。

【００５７】図１２は、本発明の第十二の実施例の横型
バイポーラトランジスタの断面図を示す。ｐ型基板１２
０１の表面層にｎウェル領域１２０３を形成し、そのｎ
ウェル領域１２０３の表面層に形成されたｐウェル領域
１２０６の表面層に図１１の第十一の実施例と同様の横
型バイポーラトランジスタが形成されている。図１１の
実施例との違いは、ｐウェル領域１２０６の表面層にｐ
コレクタ領域１２１４が形成されている点である。この
場合も動作は、上記の実施例と同じで、同様の効果が得
られ、スイッチング損失の大幅な低減が可能になる。

【００５８】図１１、１２の構造の素子においても、第
二、第三の実施例のように補助電極１１１９、１２１９
をエミッタ電極１１１７、１２１７と接続せず、より高
い電位に保持したり、あるいは補助電極を設けずｎウェ
ル領域１１０３、１２０３をフローティング電位にする
こともできる。図１３は、本発明の第十三の実施例のパ
ワーＩＣに集積化されたパワー素子としての横型バイポ
ーラトランジスタの断面図を示す。ｐ型基板１３０１の
表面層に表面からの不純物の導入および拡散により、ｎ
ウェル領域１３０３が形成されている。そのｎウェル領
域１３０３の表面層の一部にｐウェル領域１３０６を形
成する。さらに、そのｐウェル領域１３０６の表面層の
一部にｐベース領域１３０７が形成され、そのｐベース
領域１３０７の表面層の一部にｎコレクタ領域１３３１
が形成され、ｐベース領域１３０７の表面層のｎコレク
タ領域１３３１を形成した部分とは別の部分にｐバッフ
ァ領域１３３２、そのｐバッファ領域１３３２内にｎエ
ミッタ領域１３１５が形成されている。また、ｎウェル
領域１３０３の表面露出部の表面層にｎコンタクト領域
１３１６が形成されている。ｐベース領域１３０７の表
面上に、Ｂ端子に接続されるベース電極１３２９が設け
られている。ｎエミッタ領域１３１５の表面上にＥ端子
に接続されるエミッタ電極１３１７が、またｎコレクタ
領域１３３１の表面上には、Ｃ端子に接続されるコレク
タ電極１３１８がそれぞれ設けられている。ｎコンタク
ト領域１３１６の表面上には補助電極１３１９が設けら
れている。更に層間絶縁膜、金属配線、パッシベーショ
ン膜などが形成される場合もある。

【００５９】本素子においては、ベース電極１３２９か
らエミッタ電極１３１７に、ベース電流を流すことによ
り、ｎエミッタ領域１３１５から多量の電子がｐベース
領域１３０７に注入され、エミッタ電極１３１７とコレ
クタ電極１３１８間が導通する。そして、ｐ型基板１３
０１中のｎウェル領域１３０３は、ｎコンタクト領域１
３１６を介して、ｎコレクタ領域１３３１と電気的に接
続されている。このため、ｐベース領域１３０７中の多
数キャリアである正孔が、寄生ｐｎｐトランジスタによ
りｐ型基板１３０１に注入されることはなく、上記の素
子の例と同様に、スイッチング損失の大幅な低減が可能
になる。

【００６０】ｐベース領域１３０７は、ｎコレクタ領域
１３３１を含まない場合や、ｎコレクタ領域１３３１だ
けを含む場合も考えられる。また、ｐウェル領域１３０
３の不純物濃度等を充分吟味すれば、ｐベース領域１３
０７を省略できる場合もある。ｐバッファ領域１３３２
も絶対に必要なわけではない。そのような場合もＭＯＳ
ＦＥＴとしての動作には変わりなく、本発明の利点も充
分に得られる。

【００６１】図１４ないし１８は、本発明の第十四ない
し十八の実施例のパワーＩＣに集積化されたパワー素子
としての横型サイリスタの断面図を示す。先ず図１４に
おいて、ｐ型基板１４０１の表面層に表面からの不純物
の導入および拡散により、ｎウェル領域１４０３が形成
されている。そのｎウェル領域１４０３の表面層の一部
にｐウェル領域１４０６を形成する。さらに、そのｐウ
ェル領域１４０６の表面層の一部にｐベース領域１４０
７が形成され、そのｐベース領域１４０７の表面層の一
部にｎカソード領域１４３３が形成され、ｐウェル領域
１４０６の表面層のｐベース領域１４０７を形成した部
分とは別の部分にｎベース領域１４０８、その表面層ｎ
バッファ領域１４０９、更にそのｎバッファ領域１４０
９内にｐアノード領域１４３４が形成されている。ま
た、ｎウェル領域１４０３の表面露出部の表面層にｎコ
ンタクト領域１４１６が形成されている。ｐベース領域
１４０７の表面層に形成されたｐコンタクト領域１４１
３の表面上に、Ｇ端子に接続されるゲート電極１４１２
が設けられている。ｎカソード領域１４３３の表面上に
Ｅ端子に接続されるカソード電極１４３５が、またｐア
ノード領域１４３４の表面上には、Ａ端子に接続される
アノード電極１４３６がそれぞれ設けられている。ｎコ
ンタクト領域１４１６の表面上には補助電極１４１９が
設けられている。更に層間絶縁膜、金属配線、パッシベ
ーション膜などが形成される場合もある。

【００６２】図１５は、ｐウェル領域１５０６の表面層
のｎベース領域１５０８がｐベース領域１５０７を含む
ほど大きい場合である。図１６は、ｐベース領域１６０
７の表面層の一部にｎベース領域１６０８が形成されて
いる。図１７は、ｐベース領域がｎベース領域１７０８
を完全に含む程大きく形成されている点である。この場
合は、ｐウェル領域１７０６とｐベース領域が重なるの
で、ｐベース領域は省略できる。ゲート電極１７１２
は、ｐウェル領域１７０６内に形成されたｐコンタクト
領域１７１３の表面上にある。

【００６３】図１８は、ｐベース領域１８０７がｎカソ
ード領域１８３３を含まず、ｎベース領域１８０８を含
むように形成されている。ゲート電極１８１２はｐベー
ス領域１８０７の表面上にある。これらの素子の動作
は、第十五の実施例の横型サイリスタの例で説明する
と、ゲート電極１５１２からカソード電極１５３５に、
ゲート電流を流すことにより、ｎカソード領域１５３３
からｐベース領域１５０７、ｎベース領域１５０８に多
量の電子が注入され、ｐアノード領域１５３４から多量
の正孔が注入される。その結果、このサイリスタがオン
して、伝導度変調を起こし、Ａ−Ｋ端子間に大電流が流
れるものである。そして、ｎウェル領域１５０３は、ｎ
コンタクト領域１５１６を介して、ｐアノード領域１５
３４と電気的に接続されている。このため、ｐ型基板１
５０１をコレクタとする寄生ｐｎｐトランジスタは、オ
ンしない。よって、先述の問題点は回避される。その結
果、第一の実施例と同様に、スイッチング損失の大幅な
低減が可能になる。

【００６４】他の横型サイリスタについても、同様の効
果が得られ、スイッチング損失の大幅な低減が可能にな
る。これらの例においても何度も繰り返したように、ｎ
ウェル領域がエピタキシャル層からなるものでよい。ま
た、先に述べたＩＧＢＴの例のように、例えばｎコンタ
クト領域１５１６の表面上の補助電極１５１９をアノー
ド電極１５３６と接続せず、より高い電位に保ち、或い
は、補助電極１５１９を設けないこともできる。そのよ
うな場合もサイリスタとしての動作には変わりなく、本
発明の利点も充分に得られる。

【００６５】図１９ないし２３は、本発明の第十九ない
し二十三の実施例のパワーＩＣに集積化されたパワー素
子としての横型ＭＣＴの断面図を示す。先ず図１９にお
いて、ｐ型基板１９０１上の表面層にｎウェル領域１９
０３を形成し、そのｎウェル領域１９０３の表面層にｐ
ウェル領域１９０６が形成され、そのｐウェル領域１９
０６内にｐベース領域１９０７が形成され、そのｐベー
ス領域１９０７内にｎカソード領域１９３３、そのｎカ
ソード領域１９３３内にｐカソード領域１９３７が形成
されている。また、ｐウェル領域１９０６の表面層のｐ
ベース領域１９０７を形成した部分とは別の部分にｎベ
ース領域１９０８、そのｎベース領域１９０８内にｎベ
ース領域１９０８より不純物濃度の高いｎバッファ領域
１９０９、更にその表面層の一部にｐアノード領域１９
３４が形成されている。ｎベース領域１９０８の表面露
出部の上には厚い酸化膜１９１０がある。ｎウェル領域
１９０３の表面露出部にｎコンタクト領域１９１６が形
成されている。ｐカソード領域１９３７とｎベース領域
１９０８とに挟まれたｎカソード領域１９３３、ｐベー
ス領域１９０７およびｐウェル領域１９０６の表面上
に、ゲート酸化膜１９１１を介して多結晶シリコンから
なるゲート電極１９１２が設けられ、Ｇ端子に接続され
ている。ｎカソード領域１９３３とｐカソード領域１９
３７とに共通に接触して、Ｋ端子に接続されるカソード
電極１９３５が、またｐアノード領域１９３４の表面上
には、Ａ端子に接続されるアノード電極１９３６がそれ
ぞれ設けられている。ｎコンタクト領域１９１６の表面
上には補助電極１９１９が設けられていて、アノード電
極１９３６と接続されている。更に表面上に層間絶縁
膜、金属配線、パッシベーション膜等が形成されている
場合もある。

【００６６】図２０は、ｐウェル領域２００６の表面層
のｎベース領域２００８がｐベース領域２００７を含む
ほど大きい場合である。ｎベース領域２００８がｐベー
ス領域２００７の下方途中まで延びているが、時にはｐ
ベース領域２００７の全体を含むこともある。図２１
は、ｐベース領域２１０７の表面層の一部にｎベース領
域２１０８が形成されている。この場合は、ｎベース領
域２１０８と、ｐカソード領域２１３７との間にｐウェ
ル領域２１０６は挟まれていないので、ゲート電極２１
１２は、ｎカソード領域２１３３とｐベース領域２１０
７の表面上にある。

【００６７】図２２は、ｐベース領域が省略されてい
る。或いはｎベース領域２２０８を完全に含む程大きく
形成されていて、ｐウェル領域２２０６と重なったと考
えることができる。勿論、ゲート電極２２１２はｎカソ
ード領域２２３３とｐウェル領域２２０６の表面上にあ
る。図２３は、ｐベース領域２３０７がｎカソード領域
２３３３を含まず、ｎベース領域２３０８を含むように
形成されている。ゲート電極２３１２はｎカソード領域
２３３３、ｐウェル領域２３０６およびｐベース領域２
３０７の表面上にある。

【００６８】これらの素子の動作は、第十九の実施例の
横型ＭＣＴの例で説明すると、ゲート電極１９１２にカ
ソード電極１９３５に対して、しきい値電圧以上の正の
電圧を印加することにより、ゲート電極１９１２の直下
のｐベース領域１９０７およびｐウェル領域１９０６の
表面層に反転層が生じる。その反転層を通じてｎカソー
ド領域１９３３から電子がｎベース領域１９０８に流入
し、更にｐアノード領域１９３４に注入される。その結
果、この電子電流がｐアノード領域１９３４、ｎバッフ
ァ領域１９０９およびｎベース領域１９０８、ｐベース
領域１９０７で構成されるｐｎｐトランジスタのベース
電流となり、このトランジスタがオンして、伝導度変調
を起こし、Ａ−Ｋ端子間に大電流が流れる。逆に、ゲー
ト電極１９１２にカソード電極１９３５に対して、しき
い値電圧以上の負の電圧を印加することにより、ゲート
電極１９１２の直下のｎカソード領域１９３３の表面層
に反転層が生じる。その反転層を通じてｐカソード領域
１９３７とｐベース領域１９０７とが接続され、ｎカソ
ード領域１９３３は分離されるためｎベース領域１９０
８への電子の供給ができなくなり、このトランジスタが
オフして、Ａ−Ｋ端子間の電流がとまる。尚、ｎバッフ
ァ領域１９０９はｎベース領域１９０８のパンチスルー
を防止するためであり、場合によっては、省略できる。
ｎコンタクト領域１９１６は、補助電極１９１９との接
触抵抗を下げるためである。

【００６９】そして、ｎウェル領域１９０３は、ｎコン
タクト領域１９１６を介して、ｐアノード領域１９３４
と電気的に接続されている。このため、ｐ型基板１９０
１をコレクタとする寄生ｐｎｐトランジスタは、オンす
ることがない。このため、前記の問題点は回避される。
その結果、第一の実施例と同様に、スイッチング損失の
大幅な低減が可能になる。

【００７０】他の横型ＭＣＴについても、同様の効果が
得られ、スイッチング損失の大幅な低減が可能になる。
これらの例においても、ｎウェル領域がエピタキシャル
層からなるものでよい。また、例えばｎコンタクト領域
１９１６の表面上の補助電極１９１９をアノード電極１
９３６と接続せず、先に述べたＩＧＢＴの第二の実施例
のようにより高い電位に保つことも、或いは第三の実施
例のように、補助電極１９１９を設けず、ｐウェル領域
の外のｎ型半導体領域の電位をフローティングにするこ
とも可能である。そのような場合もＭＣＴとしての動作
には変わりなく、本発明の利点も充分に得られる。上記
の実施例は、いずれもｎチャネル型のＭＣＴについて示
したが、本発明の構造はｎチャネル型ＭＣＴに限られる
ものではなく、対称的な伝導型の半導体領域によるｐチ
ャネル型ＭＣＴについても適用できることは言うまでも
ない。

【００７１】

【発明の効果】ｎチャネル型ＩＧＢＴを始め、ＭＯＳＦ
ＥＴ、バイポーラトランジスタ、サイリスタ等におい
て、素子周囲をｎ型の半導体領域で囲み、或いはｐチャ
ネル型素子において、素子周囲をｐ型領域で囲み、その
囲んだ半導体領域を第一主電極と同電位に接続すること
によって、寄生トランジスタの動作を抑制し、基板やア
イソレーション領域へのキャリアの蓄積を防止した結
果、例えば実施例に示したようにＩＧＢＴのスイッチン
グ速度が向上し、電流容量も大幅に増大した。他の上記
のような半導体装置においても、スイッチング時間を短
縮し、スイッチング損失を大幅に低減できる。囲んだ半
導体領域を第一主電極より高い電位に保っても、或いは
電極を設けずフローティング電位にしてもよい。

【図面の簡単な説明】

【図１】本発明第一の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図２】本発明第二の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図３】本発明第三の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図４】本発明第四の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図５】本発明第五の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図６】本発明第六の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図７】本発明第七の実施例のパワーＩＣに集積された
横型ＩＧＢＴの断面図

【図８】本発明第八の実施例のパワーＩＣに集積された
横型ＭＯＳＦＥＴの断面図

【図９】本発明第九の実施例のパワーＩＣに集積された
横型ＭＯＳＦＥＴの断面図

【図１０】本発明第十の実施例のパワーＩＣに集積され
た横型ＭＯＳＦＥＴの断面図

【図１１】本発明第十一の実施例のパワーＩＣに集積さ
れた横型バイポーラトランジスタの断面図

【図１２】本発明第十二の実施例のパワーＩＣに集積さ
れた横型バイポーラトランジスタの断面図

【図１３】本発明第十三の実施例のパワーＩＣに集積さ
れた横型バイポーラトランジスタの断面図

【図１４】本発明第十四の実施例のパワーＩＣに集積さ
れた横型サイリスタの断面図

【図１５】本発明第十五の実施例のパワーＩＣに集積さ
れた横型サイリスタの断面図

【図１６】本発明第十六の実施例のパワーＩＣに集積さ
れた横型サイリスタの断面図

【図１７】本発明第十七の実施例のパワーＩＣに集積さ
れた横型サイリスタの断面図

【図１８】本発明第十八の実施例のパワーＩＣに集積さ
れた横型サイリスタの断面図

【図１９】本発明第十九の実施例のパワーＩＣに集積さ
れた横型ＭＯＳ制御サイリスタの断面図

【図２０】本発明第二十の実施例のパワーＩＣに集積さ
れた横型ＭＯＳ制御サイリスタの断面図

【図２１】本発明第二十一の実施例のパワーＩＣに集積
された横型ＭＯＳ制御サイリスタの断面図

【図２２】本発明第二十二の実施例のパワーＩＣに集積
された横型ＭＯＳ制御サイリスタの断面図

【図２３】本発明第二十三の実施例のパワーＩＣに集積
された横型ＭＯＳ制御サイリスタの断面図

【図２４】従来のパワーＩＣに集積された横型ＩＧＢＴ
の断面図

【図２５】従来のパワーＩＣに集積された別の横型ＩＧ
ＢＴの断面図

【符号の説明】

下二桁は下記各部の名称であり、その上の一桁または二
桁は実施例の番号である。０１ｐ型基板０２ｎ埋め込み層０３ｎエピタキシャル層またはｎ
ウェル領域０４ｎシンカー０５ｐアイソレーション０６ｐウェル領域０７ｐベース領域０８ｎベース領域０９ｎバッファ領域１０厚い酸化膜１１ゲート酸化膜１２ゲート電極１３ｐコンタクト領域１４ｐコレクタ領域１５ｎエミッタ領域１６ｎコンタクト領域１７エミッタ電極１８コレクタ電極１９補助電極２１ｐソース領域２２ｐドレイン領域２３ソース電極２４ドレイン電極２５ｎソース領域２６ｎドレイン領域２７ｐエミッタ領域２９ベース電極３１ｎコレクタ領域３２ｐバッファ領域３３ｎカソード領域３４ｐアノード領域３５カソード電極３６アノード電極３７ｐカソード領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/74 Ｎ 29/78 ３０１Ｗ 9055−4Ｍ６５５Ｚ

Claims

【特許請求の範囲】

【請求項１】第一導電型半導体層上の第二導電型半導体
領域の表面層の一部に形成された第一導電型ウェル領域
内およびその上部に、第一、第二の主電極および制御電
極をもつ半導体素子を有することを特徴とする横型半導
体装置。
【請求項２】前記第二導電型半導体領域の表面上に補助
電極を設けることを特徴とする請求項１に記載の横型半
導体装置。
【請求項３】前記第二導電型半導体領域に接する第二導
電型の領域の表面上に補助電極を設けることを特徴とす
る請求項１に記載の横型半導体装置。
【請求項４】前記第一主電極と補助電極とを電気的に接
続することを特徴とする請求項２または３に記載の横型
半導体装置。
【請求項５】前記第二導電型半導体領域および第二導電
型半導体領域に接する第二導電型の領域の表面露出部を
絶縁膜で覆うことを特徴とする請求項１に記載の横型半
導体装置。
【請求項６】半導体素子が、トランジスタ、サイリス
タ、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジス
タ、ＭＯＳ制御サイリスタのいずれかであることを特徴
とする請求項１ないし５のいずれかに記載の横型半導体
装置。
【請求項７】半導体素子が、第一導電型ウェル領域の表
面層の一部に形成された第一導電型ベース領域と、その
第一導電型ベース領域の表面層の一部に形成された第二
導電型エミッタ領域と、第一導電型ベース領域から離れ
て形成された第二導電型ベース領域と、その第二導電型
ベース領域の表面層に形成された第一導電型コレクタ領
域と、第二導電型ベース領域と第二導電型エミッタ領域
とに挟まれた第一導電型の領域の表面上にゲート絶縁膜
を介して形成されたゲート電極と、第二導電型エミッタ
と第一導電型ベース領域との表面上に共通に接触して設
けられた第二主電極であるエミッタ電極と、第一導電型
コレクタ領域の表面上に設けられた第一主電極であるコ
レクタ電極とを有する横型絶縁ゲートバイポーラトラン
ジスタであることを特徴とする請求項６に記載の半導体
装置。
【請求項８】半導体素子が、第一導電型ウェル領域の表
面層の一部に形成された第二導電型ベース領域と、その
第二導電型ベース領域の表面層の一部に形成された第一
導電型ベース領域と、その第一導電型ベース領域の表面
層の一部に形成された第二導電型エミッタ領域と、第二
導電型ベース領域の表面層の第一導電型ベース領域が形
成されていない部分に形成された第一導電型コレクタ領
域と、第二導電型ベース領域と第二導電型エミッタ領域
とに挟まれた第一導電型ベース領域の表面上にゲート絶
縁膜を介して形成されたゲート電極と、第二導電型エミ
ッタと第一導電型ベース領域との表面上に共通に接触し
て設けられた第二主電極であるエミッタ電極と、第一導
電型コレクタ領域の表面上に設けられた第一主電極であ
るコレクタ電極とを有する横型絶縁ゲートバイポーラト
ランジスタであることを特徴とする請求項６に記載の半
導体装置。
【請求項９】半導体素子が、第一導電型ウェル領域の表
面層の一部に形成された第一導電型ベース領域と、その
第一導電型ベース領域の表面層の一部に形成された第二
導電型エミッタ領域と、第一導電型ベース領域の表面層
の第二導電型エミッタ領域が形成されていない部分に形
成された第二導電型ベース領域と、その第二導電型ベー
ス領域の表面層の一部に形成された第一導電型コレクタ
領域と、第二導電型ベース領域と第二導電型エミッタ領
域とに挟まれた第一導電型ベース領域の表面上にゲート
絶縁膜を介して形成されたゲート電極と、第二導電型エ
ミッタと第一導電型ベース領域との表面上に共通に接触
して設けられた第二主電極であるエミッタ電極と、第一
導電型コレクタ領域の表面上に設けられた第一主電極で
あるコレクタ電極とを有する横型絶縁ゲートバイポーラ
トランジスタであることを特徴とする請求項６に記載の
半導体装置。
【請求項１０】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型エミッタ領域と、
第一導電型ウェル領域の表面層の第二導電型エミッタ領
域が形成されていない部分に形成された第二導電型ベー
ス領域と、その第二導電型ベース領域の表面層の一部に
形成された第一導電型コレクタ領域と、第二導電型ベー
ス領域と第二導電型エミッタ領域とに挟まれた第一導電
型ウェル領域の表面上にゲート絶縁膜を介して形成され
たゲート電極と、第二導電型エミッタと第一導電型ウェ
ル領域との表面上に共通に接触して設けられた第二主電
極であるエミッタ電極と、第一導電型コレクタ領域の表
面上に設けられた第一主電極であるコレクタ電極とを有
する横型絶縁ゲートバイポーラトランジスタであること
を特徴とする請求項６に記載の半導体装置。
【請求項１１】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型エミッタ領域と、
第一導電型ウェル領域の表面層の第二導電型エミッタ領
域が形成されていない部分に形成された第一導電型ベー
ス領域と、その第一導電型ベース領域の表面層の一部に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層の一部に形成された第一導電型コレク
タ領域と、第二導電型ベース領域と第二導電型エミッタ
領域とに挟まれた第一導電型ベース領域の表面上にゲー
ト絶縁膜を介して形成されたゲート電極と、第二導電型
エミッタと第一導電型ベース領域との表面上に共通に接
触して設けられた第二主電極であるエミッタ電極と、第
一導電型コレクタ領域の表面上に設けられた第一主電極
であるコレクタ電極とを有する横型絶縁ゲートバイポー
ラトランジスタであることを特徴とする請求項６に記載
の半導体装置。
【請求項１２】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型ドレイン領域と、第一導電型ウェル領域の表面
層の第二導電型ベース領域が形成されていない部分に形
成された第一導電型ソース領域と、第一導電型ウェル領
域と第一導電型ドレイン領域とに挟まれた第二導電型ベ
ース領域の表面上にゲート絶縁膜を介して形成されたゲ
ート電極と、第一導電型ソース領域と第二導電型ベース
領域との表面上に共通に接触して設けられた第二主電極
であるソース電極と、第一導電型ドレイン領域の表面上
に設けられた第一主電極であるドレイン電極とを有する
横型ＭＯＳＦＥＴであることを特徴とする請求項６に記
載の半導体装置。
【請求項１３】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型ソース領域と、第二導電型ベース領域の表面層
の第一導電型ソース領域の形成されていない部分に形成
された第一導電型ドレイン領域と、その第一導電型ソー
ス領域と第一導電型ドレイン領域とに挟まれた第二導電
型ベース領域の表面上にゲート絶縁膜を介して形成され
たゲート電極と、第一導電型ソース領域と第一導電型ベ
ース領域との表面上に共通に接触して設けられた第二主
電極であるソース電極と、第一導電型ドレイン領域の表
面上に設けられた第一主電極であるドレイン電極とを有
する横型ＭＯＳＦＥＴであることを特徴とする請求項６
に記載の半導体装置。
【請求項１４】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ドレイン領域と、
第一導電型ウェル領域の表面層の第二導電型ドレイン領
域が形成されていない部分に形成された第二導電型ソー
ス領域と、その第二導電型ソース領域と第二導電型ドレ
イン領域とに挟まれた第一導電型ウェル領域の表面上に
ゲート絶縁膜を介して形成されたゲート電極と、第二導
電型ソース領域の表面上に設けられた第二主電極である
ソース電極と、第二導電型ドレイン領域の表面上に設け
られた第一主電極であるドレイン電極とを有する横型Ｍ
ＯＳＦＥＴであることを特徴とする請求項６に記載の半
導体装置。
【請求項１５】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型エミッタ領域と、第一導電型ウェル領域の表面
層の第二導電型ベース領域が形成されていない部分に形
成された第一導電型コレクタ領域と、第二導電型ベース
領域の表面上に形成されたゲート電極と、第一導電型エ
ミッタ領域の表面上に設けられた第一主電極であるエミ
ッタ電極と、第一導電型コレクタ領域の表面上に設けら
れた第二主電極であるコレクタ電極とを有する横型バイ
ポーラトランジスタであることを特徴とする請求項６に
記載の半導体装置。
【請求項１６】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型エミッタ領域と、第一導電型ウェル領域の表面
層の第二導電型ベース領域が形成されていない部分に形
成された第一導電型コレクタ領域と、第二導電型ベース
領域の表面上に設けられたゲート電極と、第一導電型エ
ミッタ領域表面上に設けられた第一主電極であるエミッ
タ電極と、第一導電型コレクタ領域の表面上に設けられ
た第二主電極であるコレクタ電極とを有する横型バイポ
ーラトランジスタであることを特徴とする請求項６に記
載の半導体装置。
【請求項１７】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型エミッタ領域と、
第一導電型ウェル領域の表面層の第二導電型エミッタ領
域が形成されていない部分に形成された第二導電型コレ
クタ領域と、第一導電型ウェル領域内の第一導電型の領
域の表面上に形成されたベース電極と、第二導電型エミ
ッタ領域の表面上に設けられた第二主電極であるエミッ
タ電極と、第二導電型コレクタ領域の表面上に設けられ
た第一主電極であるコレクタ電極とを有する横型バイポ
ーラトランジスタであることを特徴とする請求項６に記
載の半導体装置。
【請求項１８】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第一導電型ベース領域と、そ
の第一導電型ベース領域の表面層の一部に形成された第
二導電型カソード領域と、第一導電型ウェル領域の表面
層の一部に第一導電型ベース領域から離れて形成された
第二導電型ベース領域と、その第二導電型ベース領域の
表面層に形成された第一導電型アノード領域と、第一導
電型ベース領域の表面上に形成されたゲート電極と、第
二導電型カソード領域の表面上に設けられた第二主電極
であるカソード電極と、第一導電型アノード領域の表面
上に設けられた第一主電極であるアノード電極とを有す
る横型サイリスタであることを特徴とする請求項６に記
載の半導体装置。
【請求項１９】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型ベース領域と、その第一導電型ベース領域の表
面層の一部に形成された第二導電型カソード領域と、第
二導電型ベース領域の表面層の第一導電型ベース領域が
形成されていない部分に形成された第一導電型アノード
領域と、第一導電型ベース領域の表面上に形成されたゲ
ート電極と、第二導電型カソード領域の表面上に設けら
れた第二主電極であるカソード電極と、第一導電型アノ
ード領域の表面上に設けられた第一主電極であるアノー
ド電極とを有する横型サイリスタであることを特徴とす
る請求項６に記載の半導体装置。
【請求項２０】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第一導電型ベース領域と、そ
の第一導電型ベース領域の表面層の一部に形成された第
二導電型カソード領域と、第一導電型ベース領域の表面
層の第二導電型カソード領域が形成されていない部分に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層の一部に形成された第一導電型アノー
ド領域と、第一導電型ベース領域の表面上に形成された
ゲート電極と、第二導電型カソード領域の表面上に設け
られた第二主電極であるカソード電極と、第一導電型ア
ノード領域の表面上に設けられた第一主電極であるアノ
ード電極とを有する横型サイリスタであることを特徴と
する請求項６に記載の半導体装置。
【請求項２１】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型カソード領域と、
第一導電型ウェル領域の表面層の第二導電型カソード領
域が形成されていない部分に形成された第二導電型ベー
ス領域と、その第二導電型ベース領域の表面層の一部に
形成された第一導電型アノード領域と、第一導電型ウェ
ル領域の表面上に形成されたゲート電極と、第二導電型
カソード領域の表面上に設けられた第二主電極であるカ
ソード電極と、第一導電型アノード領域の表面上に設け
られた第一主電極であるアノード電極とを有する横型サ
イリスタであることを特徴とする請求項６に記載の半導
体装置。
【請求項２２】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型カソード領域と、
第一導電型ウェル領域の表面層の第二導電型カソード領
域が形成されていない部分に形成された第一導電型ベー
ス領域と、その第一導電型ベース領域の表面層の一部に
形成された第二導電型ベース領域と、その第二導電型ベ
ース領域の表面層の一部に形成された第一導電型アノー
ド領域と、第一導電型ベース領域の表面上に形成された
ゲート電極と、第二導電型カソード領域の表面上に設け
られた第二主電極であるカソード電極と、第一導電型ア
ノード領域の表面上に設けられた第一主電極であるアノ
ード電極とを有する横型サイリスタであることを特徴と
する請求項６に記載の半導体装置。
【請求項２３】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第一導電型ベース領域と、そ
の第一導電型ベース領域の表面層の一部に形成された第
二導電型カソード領域と、その第二導電型カソード領域
の表面層の一部に形成された第一導電型カソード領域
と、第一導電型ベース領域から離れて形成された第二導
電型ベース領域と、その第二導電型ベース領域の表面層
に形成された第一導電型アノード領域と、第二導電型ベ
ース領域と第一導電型カソード領域とに挟まれた第二導
電型カソード領域、第一導電型ベース領域および第一導
電型ウェル領域の表面上にゲート絶縁膜を介して形成さ
れたゲート電極と、第一導電型カソード領域と第二導電
型カソード領域との表面上に共通に接触して設けられた
第二主電極であるカソード電極と、第一導電型アノード
領域の表面上に設けられた第一主電極であるアノード電
極とを有する横型ＭＯＳゲートサイリスタであることを
特徴とする請求項６に記載の半導体装置。
【請求項２４】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型ベース領域と、そ
の第二導電型ベース領域の表面層の一部に形成された第
一導電型ベース領域と、その第一導電型ベース領域の表
面層の一部に形成された第二導電型カソード領域と、そ
の第二導電型カソード領域の表面層の一部に形成された
第一導電型カソード領域と、第二導電型ベース領域の表
面層の一部に第一導電型ベース領域から離れて形成され
た第一導電型アノード領域と、第二導電型ベース領域と
第一導電型カソード領域とに挟まれた第二導電型カソー
ド領域および第一導電型ベース領域の表面上にゲート絶
縁膜を介して形成されたゲート電極と、第一導電型カソ
ード領域と第二導電型カソード領域との表面上に共通に
接触して設けられた第二主電極であるカソード電極と、
第一導電型アノード領域の表面上に設けられた第一主電
極であるアノード電極とを有する横型ＭＯＳゲートサイ
リスタであることを特徴とする請求項６に記載の半導体
装置。
【請求項２５】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第一導電型ベース領域と、そ
の第一導電型ベース領域の表面層の一部に形成された第
二導電型カソード領域と、その第二導電型カソード領域
の表面層の一部に形成された第一導電型カソード領域
と、第一導電型ベース領域の表面層の一部に第二導電型
カソード領域から離れて形成された第二導電型ベース領
域と、その第二導電型ベース領域の表面層の一部に形成
された第一導電型アノード領域と、第二導電型ベース領
域と第一導電型カソード領域とに挟まれた第二導電型カ
ソード領域および第一導電型ベース領域の表面上にゲー
ト絶縁膜を介して形成されたゲート電極と、第一導電型
カソード領域と第二導電型カソード領域との表面上に共
通に接触して設けられた第二主電極であるカソード電極
と、第一導電型アノード領域の表面上に設けられた第一
主電極であるアノード電極とを有する横型ＭＯＳゲート
サイリスタであることを特徴とする請求項６に記載の半
導体装置。
【請求項２６】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型カソード領域と、
その第二導電型カソード領域の表面層の一部に形成され
た第一導電型カソード領域と、第一導電型ウェル領域の
表面層の一部に第二導電型カソード領域から離れて形成
された第二導電型ベース領域と、その第二導電型ベース
領域の表面層の一部に形成された第一導電型アノード領
域と、第二導電型ベース領域と第一導電型カソード領域
とに挟まれた第二導電型カソード領域および第一導電型
ウェル領域の表面上にゲート絶縁膜を介して形成された
ゲート電極と、第一導電型カソード領域と第二導電型カ
ソード領域との表面上に共通に接触して設けられた第二
主電極であるカソード電極と、第一導電型アノード領域
の表面上に設けられた第一主電極であるアノード電極と
を有する横型ＭＯＳゲートサイリスタであることを特徴
とする請求項６に記載の半導体装置。
【請求項２７】半導体素子が、第一導電型ウェル領域の
表面層の一部に形成された第二導電型カソード領域と、
その第二導電型カソード領域の表面層の一部に形成され
た第一導電型カソード領域と、第一導電型ウェル領域の
表面層の一部に第二導電型カソード領域から離れて形成
された第一導電型ベース領域と、その第一導電型ベース
領域の表面層の一部に形成された第二導電型ベース領域
と、その第二導電型ベース領域の表面層の一部に形成さ
れた第一導電型アノード領域と、第二導電型ベース領域
と第一導電型カソード領域とに挟まれた第二導電型カソ
ード領域、第一導電型ウェル領域および第一導電型ベー
ス領域の表面上にゲート絶縁膜を介して形成されたゲー
ト電極と、第一導電型カソード領域と第二導電型カソー
ド領域との表面上に共通に接触して設けられた第二主電
極であるカソード電極と、第一導電型アノード領域の表
面上に設けられた第一主電極であるアノード電極とを有
する横型ＭＯＳゲートサイリスタであることを特徴とす
る請求項６に記載の半導体装置。
【請求項２８】第二導電型半導体領域が、第一導電型半
導体基板上に形成されたものであることを特徴とする請
求項１ないし２７のいずれかに記載の横型半導体装置。
【請求項２９】第二導電型半導体領域が、第一導電型半
導体基板の表面層の一部にに形成されたものであること
を特徴とする請求項１ないし２７のいずれかに記載の横
型半導体装置。
【請求項３０】第一導電型半導体基板と第二導電型半導
体層との界面の一部に形成された第二導電型半導体層よ
り不純物濃度の高い第二導電型埋め込み層と、アノード
電極の下に第二導電型半導体層の表面から第二導電型埋
め込み層に達する第二導電型半導体層より不純物濃度の
高い第二導電型シンカーとを有することを特徴とする請
求項２８に記載の横型半導体装置。
【請求項３１】第一主電極の接する半導体領域と、その
下方の逆導電型半導体領域との間に、逆導電型半導体領
域より不純物濃度の高いバッファ領域を有することを特
徴とする請求項１〜１３、１５、１６、１８〜３０のい
ずれかに記載の横型半導体装置。
【請求項３２】第一導電型半導体層上の第二導電型半導
体領域の表面層の一部に形成された第一導電型ウェル領
域内およびその上部に形成された、第一、第二の主電極
および制御電極をもち、前記第二導電型半導体領域の表
面上に補助電極を有する横型半導体装置の使用方法にお
いて、その補助電極に、第一、第二の主電極より高い電
位を与えることを特徴とする横型半導体装置の使用方
法。
【請求項３３】第一導電型半導体層上の第二導電型半導
体領域の表面層の一部に形成された第一導電型ウェル領
域内およびその上部に形成された、第一、第二の主電極
および制御電極をもち、前記第二導電型半導体領域に接
する第二導電型の領域の表面上に補助電極を有する横型
半導体装置の使用方法において、その補助電極に、第
一、第二の主電極より高い電位を与えることを特徴とす
る横型半導体装置の使用方法。