JPH0612254A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 命令実行バスサイクルにアイドルサイクルを
挿入することにより、システムの実行速度を任意に遅延
させる情報処理装置を提供する。 【構成】 ＣＰＵ１と、このＣＰＵ１へ供給するクロッ
ク発生器２と同期し、かつ予め設定された所定の周期で
所定の時間幅の信号を分周比設定器３１，分周器３２で
発生する第１の手段３と、この第１の手段３の出力信号
に基づき、ＣＰＵ１の処理サイクルにアイドルサイクル
を挿入する第１，第２のフリップフロップ４１，４２及
びＮＡＮＤゲート４３の第２の手段４とを備え、ＣＰＵ
１の命令実行シーケンスを一時停止させることで、シス
テムの実行速度を所定時間のみ遅延する。また、第１の
手段３で発生される信号の周期及び時間幅のいずれか一
方あるいは両方をトリガ回路５１，カウント値設定器５
２，カウンタ５３の第３の手段５で設定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵ部の処理速度を
遅延する機能を有する情報処理装置に関するものであ
る。

【０００２】

【従来の技術】従来（図示せず）の情報処理装置は、Ｃ
ＰＵの処理速度を遅延させるために、このＣＰＵへ与え
るクロック周波数を変更しており、あるいはスピードの
遅い周辺機器を使用する場合には、ソフトウエアにより
ウエイトしてＣＰＵの処理を一時的に停止させることが
行われていた。

【０００３】しかし、ＣＰＵに与えるクロック周波数を
変更した場合には、それに伴うＣＰＵのタイミング回路
の設計を変更する必要がある場合が有り、あるいはソフ
トウエアで対応する場合には、ソフトウエアの変更を必
要とする。

【０００４】さらに、従来のＣＰＵのウエイト機能を使
用して、時間の待ち合せをする方法については、アクセ
ス時間の遅いＩ／Ｏアクセスをする場合にのみ、そのタ
イミングでＣＰＵにウエイトをかけるという手段である
ため、情報処理装置すなわち、システムの実行速度を任
意に遅延できないという欠点があった。

【０００５】そこで、実際の例に即して以下に記述す
る。

【０００６】まず、「ＣＰＵの命令実行シーケンスとは
無関係に、情報処理装置すなわちシステムの実行速度を
任意に遅くする」とは、どう言う意味かについて述べ
る。

【０００７】周知の通り、マイクロプロセッサシステム
において、そのシステムの性能（処理速度）は、同一Ｃ
ＰＵ及び同一プログラムを実行した場合、そのシステム
が動作しているクロックの周波数に左右される。

【０００８】すなわち、一般的なマイクロプロセッサ
（例えばμＰＤ７８０Ｃなど）では、そのプログラムの
実行シーケンスは、メモリーから１つの命令をフェッチ
し、ＣＰＵ内部で命令の種類を解読し、それに応じた処
理機能をそれに引き続いて実行するといったサイクルを
繰り返す。

【０００９】そしてさらに、１つの命令実行シーケンス
は、いくつかのバスサイクルで構成されており、この１
つ１つのバスサイクルが単純な１動作を実行する。（例
えば、メモリーのリードアクセスなど）従って、システ
ムは、これらのバスサイクルを組み合わせて連続的に実
行され、動作を行っている。

【００１０】例えば、ＣＰＵがμＰＤ７８０Ｃの場合の
基本バスサイクルについて見ると、この基本バスサイク
ルは、５種類のバスサイクルとなっており、１つの命令
は必ず第一のインストラクションフェッチサイクルで始
まる。

【００１１】その後は、ここでＣＰＵ内部に取り込まれ
た命令の種類により、その次に引き続いて発生するバス
サイクルが異なってくる。

【００１２】あるいは、命令によっては、このインスト
ラクションフェッチサイクルのみで命令実行を完了後、
次の命令のフェッチサイクルが発生するものもある。

【００１３】従って、ここで言えることは、命令実行の
種類によって発生するバスサイクルのシーケンスは、画
一的に決定されているということである。

【００１４】このようなシステムにおいて、ある特定の
アプリケーションプログラムを実行させた場合、システ
ムのクロック周波数は同一であり、その実行したプログ
ラムが同一のものであれば、同一の時間でその処理を完
了させることができる。

【００１５】こういう今日の状況のなかで、パソコンシ
ステムに使用されているマイクロプロセッサの処理速度
は、年々向上している。

【００１６】その性能向上のメカニズムは、下記の ａ）より高いクロック周波数で動作させることが可能に
なる。

【００１７】ｂ）１つの命令を実行するためのクロック
サイクル数が少なくなる。 の２種類があげられる。

【００１８】近年、このようなマイクロプロセッサの性
能向上に追随してシステムもまた、その最高速度で動作
するように設計されている。

【００１９】しかしながら、アプリケーションによって
は、ただ処理スピードが早くなっただけでは不都合を生
じるケースがある。

【００２０】例えば、アプリケーションプログラムの中
には、ビジネスソフトなどのように実行スピードが早く
なればなるほど良い物もあれば、ゲームソフトのように
実行スピードが変わると使えなくなるものもある。（速
くなると、アクションゲームなどは操作できなくな
る。）この場合、何らかの方法でシステムの処理速度
を、性能向上前のレベルに落とすための手段が必要とな
り、この手段として以下のものが考えられる。

【００２１】１）マイクロプロセッサのクロック周波数
を下げるモードを備える。

【００２２】これは主に、上述の性能向上のａ）の場合
に考えられる物で、クロック周波数にモードを持たせ、
性能向上前と同一クロック周波数で動作させるモードと
を備えたものである。

【００２３】２）マイクロプロセッサそのものを２つ備
える（ＣＰＵの二重化）。

【００２４】これは、主に上述性能向上のｂ）の場合に
考えられるもので、命令実行シーケンスそのものが短縮
されているため、マイクロプロセッサ自信を向上前のも
のもシステムに搭載し、マイクロプロセッサを切り替え
て使用するものである。

【００２５】しかしながら、これらの方法は、コスト高
及びＣＰＵの二重化などではシステム規模の増大とな
り、かつＣＰＵのクロックを２種類サポートする場合に
はタイミング設計も２種類必要で煩雑となる課題があっ
た。

【００２６】一方、一般のマイクロプロセッサには、Ｄ
ＭＡ転送や外部バスマスタにバス使用権を与えるため
に、１つのバスサイクルとその後に発生するバスサイク
ルとの間にアイドルサイクル（ＣＰＵがなにも動作して
いないサイクルで通常はデータ及びアドレスバスをフロ
ートさせ、ＣＰＵが出力する制御信号もインアクティブ
状態となる）を挿入するための機能を有するものが多
い。

【００２７】一般にこの機能を「バスリクエスト機能」
あるいは「ホールド機能」と称している。

【００２８】この「バスリクエスト機能（ホールド機
能）」は、マイクロプロセッサに設けられたバスリクエ
スト端子（ホールド端子）に、バスリクエスト信号（ホ
ールドリクエスト信号）を入力することにより動作させ
ることができる。

【００２９】従って、このような「バスリクエスト機能
（ホールド機能）」を使用することにより、バスサイク
ルとバスサイクルとの間にアイドルサイクルを挿入する
ことができ、ひいてはクロック周波数を変更することな
しに命令実行時間を増加させることができる。

【００３０】例えばこのような「バスリクエスト機能
（ホールド機能）」を使用してシステムの処理速度を制
御する場合、制御方法としては、システムの平均動作速
度を性能向上前にできる限り近づけておき、バスリクエ
スト信号（ホールドリクエスト信号）には、一定周期で
一定時間アクティブとなる信号を発生させ、これを入力
とする。

【００３１】これによりシステムとしては、ある一定時
間毎に、一定クロック数のアイドルサイクルが、バスサ
イクルとバスサイクルとの間に挿入されることになり、
その分システムの実行速度を低下させることができる。

【００３２】実際の例では、処理速度を２０％低下させ
るためには、命令実行バスサイクルのトータルクロック
数１００クロックに対して２０クロック分のアイドルサ
イクルが挿入されるように、バスリクエスト信号（ホー
ルドリクエスト信号）を発生させれば良い。

【００３３】

【発明が解決しようとする課題】本発明は、このマイク
ロプロセッサが持つ「バスリクエスト機能（ホールド機
能）」に着目して、ここに上述のような信号を入力する
ことにより、情報処理装置すなわちシステムの動作速度
を遅くしようとするものであり、これにより性能向上前
のシステムとの互換性を実現している。

【００３４】その結果、本発明のように「バスリクエス
ト機能（ホールド機能）」を使用する場合には、バスサ
イクルとバスサイクルとの間にアイドルサイクルが挿入
されるが、それ以外のタイミング（例えばクロックのサ
イクルタイムなど）の変更は行わないため設計が容易で
あると共に、ＣＰＵを二重化する必要もなく、コストア
ップを最小限に止めることができる。

【００３５】従って、本発明の目的は、上述の課題を解
決するために、ＣＰＵ部の周辺回路あるいはソフトウエ
アを変更せずに、任意の周期で任意の時間にアイドルサ
イクルをＣＰＵの命令実行バスサイクルへ、ＣＰＵ部の
命令実行シーケンスとは無関係に挿入することにより、
システムの実行速度を任意に遅延可能とする情報処理装
置を提供することにある。

【００３６】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明の情報処理装置は、ＣＰＵと、このＣＰＵ
へ供給するクロックと同期し、かつ予め設定された所定
の周期で所定の時間幅を有する信号を発生する第１の手
段と、この第１の手段の出力信号に基づき、上記ＣＰＵ
の処理サイクルにアイドルサイクルを挿入する第２の手
段とを備え、上記ＣＰＵの命令実行シーケンスを一時停
止させることで、システムの実行速度を所定時間のみ遅
延することを特徴とする。

【００３７】また、本発明の情報処理装置は、上記第１
の手段で発生される信号の周期及び時間幅のいずれか一
方あるいは両方を設定する第３の手段を備えたことを特
徴とする。

【００３８】

【実施例】以下に、本発明の一実施例による情報処理装
置を図面を参照して説明する。

【００３９】図１は、本発明の一実施例による情報処理
装置のブロック構成図である。

【００４０】図２は、本発明の一実施例による情報処理
装置のタイムチャートである。

【００４１】図３〜７は、一般的なＣＰＵ（μＰＤ７８
０Ｃ）の基本バスサイクルを示すタイムチャートであ
る。

【００４２】図８は、一般的なＣＰＵ（μＰＤ７８０
Ｃ）のバスリクエスト／バスアクノリッジサイクル動作
（アイドルサイクルの挿入動作）を示すタイムチャート
である。

【００４３】本発明の一実施例による情報処理装置は、
図１に示すように、１はバスリクエスト信号入力端子６
とバスアクノリッジ信号出力端子７を設けたＣＰＵ，２
はクロック発生器，３は分周比設定器３１と分周器３２
とを備えた第１の手段，４は第１のフリップフロップ４
１と第２のフリップフロップ４２とＮＡＮＤゲート４３
とを備えた第２の手段，５はトリガ回路５１とカウント
値設定器５２とカウンタ５３とを備えた第３の手段で構
成される。

【００４４】また、１０１はバスアクノリッジ信号，１
０２はクロック信号，１３１は分周比設定信号，１３２
は分周クロック信号，１４１はバスリクエスト信号，１
４２はフリップフロップ出力信号，１４３はＮＡＮＤゲ
ート出力信号，１５１はトリガ信号，１５２はカウント
値設定信号，１５３はカウンタ出力信号の各種信号で構
成される。

【００４５】次に、本発明の一実施例による情報処理装
置の動作を、図１及び図２を参照して説明する。

【００４６】本発明の一実施例による情報処理装置のク
ロック発生器２は、ＣＰＵ１の動作クロック信号１０２
を連続的に発生しており、ＣＰＵ１はこのクロックのレ
ートで動作している。

【００４７】このクロック信号１０２は、また分周器３
２にも入力されており、分周器３２は分周比設定器３１
から出力された分周比設定信号１３１でクロック信号１
０２を分周し、分周クロック信号１３２を出力してい
る。（本発明の一実施例では、分周比が１６分周で設定
されているものとして図２に記載している。）分周クロ
ック信号１３２は、第１のフリップフロップ４１のクロ
ック入力ＣＫに加えられ、第１のフリップフロップ４１
のデータ入力はＧＮＤに接続されているため、分周クロ
ック信号１３２の立ち上がりエッジのタイミングで、第
１のフリップフロップ４１の出力Ｑからバスリクエスト
信号１４１（アクティブロウ）がＣＰＵ１のバスリクエ
スト信号入力端子６に入力される。

【００４８】一方、バスリクエスト信号１４１が入力さ
れたＣＰＵ１では、図８に示すタイミングでバスリクエ
スト信号１４１を認識し、現在実行中の基本バスサイク
ルが終了すると直ちにアイドルサイクルを挿入し始め、
この時同時にバスアクノリッジ信号（アクティブロウ）
１０１がＣＰＵ１のバスアクノリッジ信号出力端子７よ
り出力される。

【００４９】このバスアクノリッジ信号（アクティブロ
ウ）１０１は、トリガ回路５１に入力され、同時に入力
されているクロック信号１０２を使用してバスアクノリ
ッジ信号１０１（アクティブロウ）の立ち下がりエッジ
に同期したトリガ信号１５１がカウンタ５３に入力さ
れ、カウンタ５３をリセットすると同時にカウント動作
を開始させる。

【００５０】カウンタ５３は、カウント値設定器５２か
ら出力されるカウント値設定信号１５２に基づき設定さ
れたカウント値までクロック信号１０２をカウントし、
図２に示すように、トリガ信号１５１が入力された後に
所定のカウント動作が完了するまでの間、ロウレベルと
なるカウンタ出力信号１５３が出力される。（本実施例
ではカウント値は、カウント値設定器５２により５クロ
ックが設定されているものとして図２に記載してい
る。）カウンタ出力信号１５３は、第２のフリップフロ
ップ４２のデータ入力Ｄに入力され、第２のフリップフ
ロップ４２のクロック入力ＣＫに加えられるクロック信
号１０２の立ち上がりエッジに同期されて、第２のフリ
ップフロップ４２の出力ＸＱより反転信号が出力され
る。

【００５１】また、カウンタ出力信号１５３と第２のフ
リップフロップ出力信号１４２は２入力のＮＡＮＤゲー
ト４３に入力されてＮＡＮＤ論理が取られ、図２に示す
ように、カウンタ５３がカウントを完了したタイミング
で出力されるＮＡＮＤゲート出力信号１４３（ストロー
ブ信号）となる。

【００５２】このＮＡＮＤゲート出力信号１４３（スト
ローブ信号）を第１のフリップフロップ４１のプリセッ
トＰＲに入力し、このタイミングで第１のフリップフロ
４１をプリセットしてバスリクエスト信号１４１をイン
アクティブ（ハイレベル）にする。

【００５３】バスリクエスト信号１４１がインアクティ
ブとなると、ＣＰＵ１はそれをクロックの立ち上がりエ
ッジで認識して、その次のクロックサイクルから再び命
令実行を開始し、これに伴ってアイドルサイクルの挿入
が終了したことを示すために、バスアクノリッジ信号１
０１もインアクティブとなる。（実際にはバスアクノリ
ッジ信号１０１は命令実行サイクルが開始される半クロ
ック前にインアクティブとなる。）このバスアクノリッ
ジ信号１０１はトリガ回路５１に入力されているが、ト
リガ回路５１ではバスアクノリッジ信号１０１の立ち上
がりエッジでは動作しないようになっているため、この
タイミングではトリガ信号は発生しない。

【００５４】以上のようにアイドルサイクルが挿入され
る一連の動作が発生し、その後再び命令実行が開始さ
れ、この動作は分周クロックの各立ち上がりエッジがく
る毎に発生するため、アイドルサイクルが挿入される周
期は分周クロック信号１３２の周期と同一となる。

【００５５】また、１回の動作によりアイドルサイクル
が挿入されるクロック値はカウンタ５３のカウント値に
依存している。（本発明の一実施例では、カウント値が
５クロックであり、挿入されるアイドルサイクルの数は
７クロックとなる。）カウンタ５３のカウント値と挿入
されるアイドルサイクル数との違いは、バスリクエスト
信号１４１がインアクティブになってからＣＰＵ１がそ
れを認識し、実際に命令実行を開始するまでに２クロッ
クかかるためである。

【００５６】このような本発明の一実施例では、クロッ
ク１６個の周期で７クロック分のアイドルサイクルが命
令実行シーケンスとは無関係に挿入されることになり、
システムの動作速度を約４４％遅くすることができる。

【００５７】この結果、本発明の一実施例のように「バ
スリクエスト機能（ホールド機能）」を使用することに
より、アイドルサイクルを任意の周期で任意の時間に挿
入してシステムの動作速度を制御するため、アイドルサ
イクルが挿入されるだけでそれ以外のタイミング（例え
ばクロックのサイクルタイムなど）の変更を行う必要も
ないため設計が容易であると共に、ＣＰＵを二重化する
必要もなく、コストアップを最小限に抑えることができ
る。

【００５８】なお、本発明の一実施例ではアイドルサイ
クルを挿入する周期を定めるクロックの分周比と、挿入
する時間を定めるクロックのカウント値を各々分周比設
定器３１及びカウント値設定器５２により設定するよう
に構成したが、これらの設定器はＣＰＵ１で起動する前
に予めアプリケーションソフトに設定してもよく、ある
いはスイッチ等によりマニアルで設定できるようにして
もよく、さらに固定値を与えるものでもよい。

【００５９】一般的なＣＰＵであるμＰＤ７８０Ｃの基
本バスサイクルは、図３〜図７に示すように、ＣＰＵが
図３に示すインストラクションフェッチサイクルで始ま
る命令実行バスサイクルを繰り返して命令実行を行って
いる。

【００６０】一方、一般的なＣＰＵであるμＰＤ７８０
Ｃのバスリクエスト動作は、図８に示すように、バスリ
クエスト信号（ＢＵＳＲＱ）がアクティブ（ロウレベ
ル）となることにより、バスサイクルとバスサイクルと
の間にアイドルサイクル（ＴＸサイクル）が挿入されて
いることを示している。

【００６１】また、この時、ＣＰＵがバスリクエスト信
号を受付けてアイドルサイクルに入ったことを示す信号
（バスアクノリッジ信号）がＣＰＵより出力される。

【００６２】

【発明の効果】以上説明したように、本発明の情報処理
装置によれば、ＣＰＵの周辺回路あるいはソフトウエア
を変更せずにＣＰＵの処理速度を任意遅延できるので、
システムの実行速度を任意に変更できる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による情報処理装置のブロッ
ク構成図である。

【図２】本発明の一実施例による情報処理装置のタイム
チャートである。

【図３】一般的なＣＰＵの基本バスサイクルを示すタイ
ムチャートである。

【図４】一般的なＣＰＵの基本バスサイクルを示すタイ
ムチャートである。

【図５】一般的なＣＰＵの基本バスサイクルを示すタイ
ムチャートである。

【図６】一般的なＣＰＵの基本バスサイクルを示すタイ
ムチャートである。

【図７】一般的なＣＰＵの基本バスサイクルを示すタイ
ムチャートである。

【図８】一般的なＣＰＵのバスリクエスト／バスアクノ
リッジサイクル動作（アイドルサイクルの挿入動作）を
示すタイムチャートである。

【符号の説明】

１ ＣＰＵ ２ クロック（クロック発生器） ３ 第１の手段 ４ 第２の手段 ５ 第３の手段 ６ ＣＰＵ（バスリクエスト信号入力端子） ７ ＣＰＵ（バスアクノリッジ信号出力端子） ３１ 第１の手段（分周比設定器） ３２ 第１の手段（分周器） ４１ 第２の手段（第１のフリップフロップ） ４２ 第２の手段（第２のフリップフロップ） ４３ 第２の手段（ＮＡＮＤゲート） ５１ 第３の手段（トリガ回路） ５２ 第３の手段（カウント値設定器） ５３ 第３の手段（カウンタ） １０１ ＣＰＵ（バスアクノリッジ信号） １０２ クロック（クロック信号） １３１ 第１の手段（分周比設定信号） １３２ 第１の手段（分周クロック信号） １４１ 第２の手段（バスリクエスト信号） １４２ 第２の手段（フリップフロップ出力信号） １４３ 第２の手段（ＮＡＮＤゲート出力信号） １５１ 第３の手段（トリガ信号） １５２ 第３の手段（カウント値設定信号） １５３ 第３の手段（カウンタ出力信号）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵと、このＣＰＵへ供給するクロッ
   クと同期し、かつ予め設定された所定の周期で所定の時
   間幅を有する信号を発生する第１の手段と、この第１の
   手段の出力信号に基づき、上記ＣＰＵの処理サイクルに
   アイドルサイクルを挿入する第２の手段とを備え、上記
   ＣＰＵの命令実行シーケンスを一時停止させることで、
   システムの実行速度を所定時間のみ遅延することを特徴
   とする情報処理装置。
2. 【請求項２】 上記第１の手段で発生される信号の周期
   及び時間幅のいずれか一方あるいは両方を設定する第３
   の手段を備えたことを特徴とする請求項１記載の情報処
   理装置。