JPH0612592B2

JPH0612592B2 - ２進デ−タのエラ−訂正装置

Info

Publication number: JPH0612592B2
Application number: JP58238691A
Authority: JP
Inventors: ジエ−ムズ・ヘツドレ−・ウイルキンソン
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1982-12-17
Filing date: 1983-12-16
Publication date: 1994-02-16
Anticipated expiration: 2009-02-16
Also published as: US4586183A; EP0112676A3; GB2132393B; JPS59135605A; GB2132393A; CA1214562A; EP0112676A2

Description

【発明の詳細な説明】産業上の利用分野本発明は、２進データにおけるエラー（誤り）を訂正す
る装置、特に記録再生後デジタル・テレビジョン信号に
おけるエラーを訂正する装置（ただし、これに限らな
い。）に関するものである。

背景技術とその問題点オーディオ又はテレビジョン信号のようなアナログ信号
を送信又は記録に際し例えばパルス符号変調（PCM）に
よりデジタル形式に変換することは、現在では極めて普
通である。また、受信又は再生されたデータ・ワードに
おけるエラーを受信又は再生時に検出して訂正するた
め、送信又は記録前にコード（符号）化されたデータ・
ワードに或るチェック・ワードを付加することも、普通
に行なわれている。時には、このチェック・ワードは極
めて簡単に導出される。例えば、簡単なパリティ・チェ
ック・ワードや周期的冗長チェック・ワードの場合など
は、そうである。しかし、かかる簡単な方法では、一般
に比較的低いレベルのエラー検出又は訂正能力しかな
く、さもなければ、所望レベルのエラー処理を達成する
のに比較的多数のチェック・ワードが必要になる。かよ
うなチェック・ワードはすべてデータ・ワードに付加さ
れるものであるから冗長であるという意味において、特
にデジタル・テレビジョン信号に対しては、必要なチェ
ック・ワード数を余り増加させないで十分なエラー検出
及び訂正能力がある、もっと複雑巧妙なチェック・ワー
ド発生方法が用いられる。デジタル・テレビジョン信号
に含まれるデータの量は、冗長ワードを加えなくてさ
え、非常に高いビット率（rate）を使用しなければなら
ない程多い。デジタル・テレビジョン信号に用いられて
きた複雑巧妙な方法の例としては、各種のいわゆるｂ隣
接コード（リード・ソロモン・コードはその特別な例で
ある。）及びボース・ショーデュリ・ホッケンガム・コ
ードがある。

チェック・ワードを用いるエラー検出及び訂正の従来方
法における共通の問題は、１つのチェック・ワードに例
えば送信又は記録再生中にエラーが発生すると、チェッ
ク・ワードを用いるエラー検出及び訂正が不可能になる
か、又は間違ったエラー検出及び訂正が行なわれること
である。デジタル・テレビジョン信号の場合には、これ
らの故障は再生テレビジョン画像の著しい劣化をもたら
す。

もう一つの問題は、かかるチェック・ワードを用いるエ
ラー検出及び訂正方法を使用すると、これらのチェック
・ワードにより守られるデータ・ワード・ブロックにお
けるエラーまで検出し訂正してしまうのに、それらの方
法は、主要なデータ・ワード列を含む、例えばテープの
ドロップ・アウトによって生じる如きバースト・エラー
に対しては、十分に防護できないことである。

われわれの欧州特許出願第83304289.8号には、守るべき
データ・ワードのみならず他のチェエク・ワードに応じ
てもチェック・ワードを導出する２進データのエラー訂
正方法を開示してある。本発明は、それらの方法を更に
発展させたものである。

発明の目的本発明の１つの目的は、上述の問題点を軽減した２進デ
ータのエラー訂正装置を提供するにある。

本発明の他の目的は、データ・ワードだけでなく付加さ
れたチェック・ワードにも依存する２進データのエラー
訂正装置を提供するにある。

本発明の別の目的は、チェック・ワードのエラーを検出
し或る場合には訂正しうる２進データのエラー訂正装置
を提供するにある。

発明の概要本発明は、デジタル・テレビジョン信号のような２進デ
ータのエラーを訂正するもので、各ブロックが第１のす
なわち主要な複数例えば60のデータ・ワードと第２のす
なわち付加的な複数例えば６のチェック・ワードとを有
する複数のブロックにデータを分割し、更に上記複数の
ブロックに対する１つのパリティ・チェック・ブロック
を導出するものである。各チェック・ワードは、各ブロ
ックにおける全データ・ワード及び他の各チェック・ワ
ードに応じて導出する。１つのチェック・ワードは法２
加算によって導出し、残りのチェック・ワードはそれぞ
れの基本多項式発生器によって導出することができる。

発明の原理及び実施例第１図は、デジタル・テレビジョン信号に適用されるコ
ード化形式を示す図である。入来アナログ・テレビジョ
ン信号の各水平走査線はまず一定回数サンプルされ、各
サンプル値は８ビットのデータ・ワードにPCM変調され
る。第１図に示す形式は、１テレビジョン・フィールド
における96本又は図に示すように102本の連続する走査
線を代表するデータの部分（セグメント）に対応するも
のである。PAL（又は一般に625本方式）の信号に対して
はかかるセグメントはフィールド当たり３個であり、NT
SC（又は一般に525本方式）の信号に対してはかかるセ
グメントはフィールド当たり2.5個である。

本例に用いる特別なサンプリング装置は、成分テレビジ
ョン信号（a component television signal）に適用さ
れるいわゆる2:1:1方式で、輝度成分信号は6.75MHzでサ
ンプルされ、各色差成分信号は3.375MHzでサンプルされ
る。こうして、水平走査線当たり720個のサンプル値又
は毎秒13.5メガワードが作られる。

本発明は、いわゆる4:2:2方式にも同様に適用しうるも
のであり、この場合水平走査線当たり与えられる数は２
倍となり、また、複合テレビジョン信号にも適用可能で
ある。ただし、ここで挙げた数は単なる例示にすぎない
ことに留意されたい。これから述べる装置は、一般に信
号を送信し受信する場合に適用しうるものであるが、特
に、信号を２ヘッド又は２チャンネル型のビデオテープ
レコーダに記録しそれより再生すると仮定し、したがっ
て、各チャンネルにおいて各水平走査線に対し360個の
サンプルを記録するものとする。簡単のため、１チャン
ネルについてのみ考える。

360個のサンプルは、それぞれサンプルを表わす180個の
データ・ワードを含む２つの同期ブロックに分けられ、
各180データ・ワード同期ブロックは、それぞれ60デー
タ・ワードを含む３個のデータ・ブロックに分けられ
る。

第２図は第１図セグメントにおける２水平走査線の部分
を示すもので、図示のように完全な１同期ブロックは実
際には次の204ワードより成る。

２同期ワード４アドレス・ワード 60データ・ワードを含む第１データ・ブロック６チェック・ワード（第１データ・ブロックに対するも
の） 60データ・ワードを含む第２データ・ブロック６チェック・ワード（第２データ・ブロックに対するも
の） 60データ・ワードを含む第３データ・ブロック６チェック・ワード（第３データ・ブロックに対するも
の）上述のように、第１図のセグメントは96本又は102本の
走査線を有するが、これに関連して更に６本の垂直パリ
ティ・ワードがある。これらの垂直パリティ・ワード
は、第１図において６番目の線毎のワードの個々のビッ
トをビット毎に排他オア（すなわち、法２）加算するこ
とによって発生される。

垂直パリティ・ワードは、第３図に示す垂直パリティ・
ワード発生器により、第１図セグメントのデータ・ワー
ドのデータ・ブロックに同期ワード及びチェック・ワー
ドを加える前に発生される。垂直パリティ・ワード発生
器の入力(1)には、上記セグメントの０から95又は101ま
での各走査線の全ワードが順次供給される（各個別８ビ
ット・ワードのビットは並列に供給される。）。入力
(1)は、排他オア回路(2)の一方の入力及び2:1選択器(3)
の一方の入力に接続される。排他オア回路(2)の出力は
ラッチ回路(4)の入力に接続され、ラッチ回路(4)の出力
は６本線遅延回路（実際は、６本分マイナス１サンプ
ル）(5)に接続され、遅延回路(5)の出力は排他オア回路
(2)の他の入力に帰還接続されると共に2:1選択器(3)の
他の入力に接続される。2:1選択器(3)は、出力(6)のデ
ータか又は発生された垂直パリティ・ワードを供給する
ように制御される。2:1選択器(3)に垂直パリティ・ワー
ドを供給するとき、ラッチ回路(4)はクリアされ、遅延
回路(5)の内容も次のセグメントのデータ受入れのため
にクリアされる。

簡単にいえば、以下詳細に述べるエラー検出及び訂正装
置は、各データ・ブロックのチェック・ワードを用いる
ことにより、上記セグメント内のデータ・ワード及びチ
ェック・ワードにおけるランダム・ビット・エラー，ラ
ンダム・ワード・エラー及び短いバースト・エラーをも
訂正するように動作し、しかも訂正不能のエラーを標示
する。したがって、例えば、与えられたデータ・ブロッ
クのチェック・ワードがデータ・ブロックにチェック・
ワードで訂正できる以上のエラー・ワードがある、又は
ありそうなことを示すと、そのデータ・ブロックの全デ
ータ・ワードは１つの付加ビットを加えられ、この付加
ビットは例えば「１」に設定されてエラー標識を形成す
る。このエラー検出及び訂正の後、垂直パリティ・ワー
ドが、可能な場合に、残りのエラーを訂正するのに使用
される。このエラー訂正は、各垂直パリティ・ワード発
生に用いる16又は17個のワードのうち１個のワードがエ
ラーと標示されている場合にのみ可能である。これは、
都合のよい場合には６本の連続水平走査線に及ぶバース
ト・エラーを垂直パリティ・ワードの使用により訂正し
うることを意味する。しかし、垂直パリティ訂正から最
良の結果を得るには、ランダムな短いバースト・エラー
が可能最小限に軽減されることが大切であり、したがっ
て、チェック・ワードのために用いるコード化装置（コ
ーダ）が良好なエラー訂正能力をもつことが重要であ
る。

簡単のため本明細書において１つのデータ・ブロックの
データ・ワード列は１つの水平走査線に沿うサンプル列
を表わすと考えるが、実際はこれは事実と相違する。と
いうのは、そのブロックが訂正不可能なエラー・パタン
を含む場合、そのブロックの全ワードはその中に正しい
ものがあってもエラーであると見なされるからである。
しかし、これはエラー訂正の最良の方法であり、この検
出は補正（concealment）過程の前に行なわねばならな
い。かかるエラーを補正しなければならない機会はそれ
らを分散することにより改善されるので、以前に、アナ
ログ・テレビジョン信号をサンプルしそのサンプルをコ
ード化した後、得られたデータ・ワードを例えばランダ
ム・アクセス・メモリ（RAM）装置を用いて順序をごち
や混ぜにすることが提案された。この場合は、そのデー
タ・ワードを復号する前に、それらの順序を相補的RAM
装置を用いて元に戻す。

エラー訂正改善のため以前に提案されたもう１つの技術
は間挿（interleaving）法であり、この技法は上述のエ
ラー訂正形式にも使用しうる。間挿法の効果はエラーを
拡散することであり、そうすると、バースト・エラーが
発生しても個々のワード・エラーが訂正される可能性が
増す。

次に、各データ・ブロックの６個のチェック・ワードを
発生する方法を述べる。これらのチェック・ワードの特
徴は、データ・ブロック中の60個のデータ・ワードに応
ずるだけでなく自己相互の関係に応じても発生されるこ
とである。この理解を助けるため、まずエラー訂正コー
ド化の一般論と既知のエラー訂正コードとについて述べ
る。

いま、２進符号を考えると、１つのエラーはその位置に
よって充分に特定できる。ゆえに、エラー・ビットの位
置が分かれば、ビットは２値しかもたないので必要な訂
正が分かり、正しい値は実際値の逆とならねばならな
い。また、データ・ワードの１ブロック、すなわちそれ
ぞれが複数ビットより成る複数のデータ・ワードを考え
ると、エラーを充分に特定するには、エラーの位置と大
きさを知る必要がある。

第４図において、例えば32個の８ビット・データ・ワー
ドＷ₀〜Ｗ₃₁の１ブロックを考える。各データ・ワード
Ｗ₀〜Ｗ₃₁は、アナログ・テレビジョン信号のサンプル
・レベル（PCM変調されている。）を表わし、そのサン
プルの振幅は256すなわち2⁸のステップを有する。その
ブロックには２個の８ビット・チェック・ワードＫ₀，
Ｋ₁が付加されており、それらは、エラー・ワードの位
置及び大きさを特定することにより１個の８ビット・デ
ータ・ワードのエラー訂正を行なう。これは、２つの未
知数を含む２連立方程式を解くことに当たる。これを可
能にするため、２個のチェック・ワードはそれぞれその
ブロックの全データ・ワードに応じて導出しなければな
らないが、それらが独立した情報をもちその方程式が解
を有することを確実にするため、異なる方法で導出す
る。いわゆるｂ隣接コードは、この独立性を得る１つの
方法である。

第４図の例において、第１のチェック・ワードＫ₀は、3
2データ・ワードを単に法２加算することによって導出
する。すなわち、Ｋ₀＝Ｗ₀Ｗ₁Ｗ₂……Ｗ₃₁…(1) ここに、Ｗは第9A図の回路で達成される法２加算を表
わす。

第２のチェック・ワードＫ₁は、基本多項式発生器を用
いて導出する。第５図は該発生器の動作を示す図であ
る。図において、円の中心は８ビット・ワード00000000
を表わす。円の周囲にはα⁰，α¹，α²，…，α²⁵⁴で示
された255ステップがあり、これらは８ビット・コード
の異なる非「０」パタンのすべてを表わす。多項式発生
器は、第9B図のように相互接続された８段フィード・バ
ック・シフト・レジスタとして形成するのが便利である
が、その結果は、シフトレジスタが１回クロックされる
と１つの入力データ・ワードを円周に沿って時計方向に
歩進（ステップ）させることである。こうして８ビット
・データ・ワードがシフトレジスタに取込まれると、そ
のワードはα⁰すなわち１により乗算されたと考えられ
る。上記シフトレジスタが再び１回クロックされると、
ワードはα¹により乗算されたと考えられ、以下同様に
α²⁵⁴まで続く。更に１クロック加わると、データ・ワ
ードは最初の値に戻る。多項式は基本的なものであるか
ら、シフトレジスタに供給される00000000以外の８ビッ
トの組合わせは、予め定めた態様で他の可能性のあるす
べての組合わせを循環した後、最初の組合わせに戻る。

チェック・ワードＫ₁を導出するには、データ・ワード
Ｗ₀を上記シフトレジスタの入力に供給し、これを１回
クロックする。データ・ワードＷ₁を法２加算し、シフ
トレジスタを再び１回クロックする。データ・ワードＷ
₂を法２加算し、シフトレジスタを再び１回クロックす
る。これを最後にデータ・ワードＷ₃₁が法２加算される
まで続ける。最初の３ステップは、次のように表わせ
る。

（Ｗ₀・α¹）Ｗ₁…(2) （（Ｗ₀・α¹）Ｗ₁）α¹Ｗ₂…(3) （（（Ｗ₀・α¹）Ｗ₁）α¹Ｗ₂）α¹Ｗ₃…(4) 式(4)は、次のように書き換えられる。

Ｗ₀α³Ｗ₁α²Ｗ₂α¹Ｗ₃α⁰…(5) したがって、結局次式を得る。

Ｋ₁＝Ｗ₀α³¹Ｗ₁α³⁰Ｗ₂α²⁹…Ｗ₃₁α⁰…(6) 式(1)と(6)は、次のマトリックスで表わせる。

次に、チェック・ワードＫ₀，Ｋ₁よりエラーの位置及び
大きさに関する情報を取出すのに使用する復号（解読）
方法を述べる。いま、データ・ワードの１つＷ_xが、例
えば２つのチェック・ワードＫ₀，Ｋ₁が付加されたデー
タ・ワードＷ₀〜Ｗ₃₁のブロックが記録再生された後
に、エラー状態になったとすると、そのエラーＥ_xは記
録されたデータ・ワードＷ_xに法２加算されることにな
り、再生されたエラー・データ・ワードＷ_xＥ_xを生ず
る。

再生後、２つのシンドロームＳ₀及びＳ₁が発生される。
シンドロームＳ₀はＫ₀とＫ₀′の法２和であり、Ｋ₀′は
Ｋ₀に類似した方法で、しかし再生データ・ワードＷ_n′
から導出される。したがって、ゆえに、エラーがなければ（Ｅ_x＝０）、シンドローム
Ｓ₀は０となり、エラーがあれば（Ｅ_x≠０）、シンドロ
ームＳ₀はエラーＥ_xの大きさに等しくなる。

シンドロームＳ₁はＫ₁とＫ₁′の法２和であり、Ｋ₁′は
Ｋ₁と類似の方法で、しかし再生データ・ワードＷ_n′よ
り導出される。したがって、ゆえに、ノー・エラー（Ｅ_x＝０）であれば、シンドロ
ームＳ₁は０となり、エラーがあれば（Ｅ_x≠０）、シン
ドロームＳ₁は第５図の円の周りにエラーの位置まで、
すなわち31−ＸステップだけバックしたエラーＥ_xの大
きさに等しくなる。

したがって、シンドロームＳ₁は、Ｘ−31ステップだけ
バックすればエラーＥ_xの大きさ、すなわちシンドロー
ムＳ₀に等しくなる。

Ｓ₁＝Ｓ₁・α^x-31＝Ｅ_x・α⁰＝Ｓ₀…(10) エラー・データ・ワードＷ_xの位置を見付けるには、シ
エン探索（Chien search）が行なわれる。すなわち、Ｓ
₁は繰返しα^-1が乗ぜられ、つまり、第５図の円周を反
時計方向に順次ステップされ、各ステップでＳ₁′＝Ｓ₀
がテストされる。この条件が充たされたとき、エラーの
位置が発見されたことになる。

この方法の後の部分の変形として、シンドロームＳ₁に
最初にα^-31を乗じてもよい。すると、式(9) Ｓ₁＝Ｅ_x・α^31-x…(9) は新しいシンドロームＳ₁を与えるよう変形される。

Ｓ₁＝Ｅ_x・α^-x…(10)′ シエン探索は、繰返しα¹を乗じ各ステップでＳ₁＝Ｓ₀
をテストすることによっても行なえる。この変形の利点
は、逆ステップの必要がなくコーダ用と同じ構成の基本
多項式発生器を使用でき、１個の遅延メモリのみでよく
２個の先入れ後出し（first-in last-out）メモリを必
要としないことである。

上述のエラー訂正コードは、ただ１個のエラーを確実に
訂正する。すなわち、エラーがデータ・ワードＷ₀〜Ｗ
₃₁の１つにあるとき、チェック・ワードＫ₀，Ｋ₁はエラ
ーの大きさと位置を決定できる。更に、チェック・ワー
ドＫ₀又はＫ₁の１つにエラーがあれば、シンドロームＳ
₀又はＳ₁の一方は０になり他方が０でなくなり、エラー
がチェック・ワードＳ₀又はＳ₁の１つにあってデータ・
ワードＷ₀〜Ｗ₃₁にはエラーがないことを示す。

しかし、このエラー訂正コードでは、２つ以上のエラー
が発生した場合に問題が起こる。かような場合、少なく
ともエラー訂正コードが、エラー訂正を行なわない場合
でも、残りのエラーについて垂直パリティ・ワードによ
り訂正可能なことを標示するようなエラー検出能力をも
っておれば、好都合である。また、２以上のエラーがあ
る場合、間違った訂正が行なわれて実際は有効なデータ
を無効にするという失敗の確率を減らすことが重要であ
る。いわゆる完全コード（ただ１つのエラーを訂正する
ハミング・コード−Hamming code−がその例である。）
においては、チェック・ワードで特定可能なアドレスの
数はエラーが発生するアドレスの数に等しい。したがっ
て、２以上のエラーがある場合、ハミング・コードが１
つのエラーを想定して間違った訂正を行なうことは避け
られない。不完全コードの場合は、訂正に用いないコー
ド部分を、そのコードの訂正範囲外のすべてのエラー・
パタンをできるだけよく検出する手段として使用する必
要がある。

第４図について述べたコードは、この意味において完全
ではない。というのは、２つのシンドロームＳ₀，Ｓ₁は
２¹⁶-1の異なる非「０」パタンを想定しうるのに対し、
エラー・パタンの総可能数は2⁸-1、すなわち255（可能
ワード・パタン数）×34（ワード数）であるからであ
る。明らかに、 2¹⁶-1は255×34より大きくこれは、チェック・ワードを含むワードの総数が最大可
能数255まで増加されたとしても、なお正しい。このこ
とは、２個以上のワードを巻き込む複数エラーの検出の
ために理論上少なくとも残留パタンのいくつかを利用し
うることを意味する。これを達成するには、これら残留
パタンのうちできるだけ多くが１エラー訂正の際に発生
しないようにすることが必要である。

複数エラーを伴う失敗の確率を計算すると、最も厄介な
状態は１チェック・ワードに１エラーがある場合である
ことが判る。その場合、コードは、チェック・ワードの
１エラーか又はデータ・ワードの複数エラーかを識別で
きない。装置がチェック・ワードの１エラーと想定する
と、有効として通過する少なくとも２個のエラーを含む
１データ・ブロックが発生する可能性があり、装置がデ
ータ・ブロックに２エラーがあると想定すると、無効と
して扱われる有効なデータ・ワード・ブロック発生の可
能性がある。チェック・ワードのエラーの場合特に困難
なのは、２個のチェック・ワードがデータ・ワードを通
しては関係があるが相互には全然関係がないため、他の
チェック・ワードがエラーについて何の情報も与えない
ことによる。

次に、第２図の各データ・ブロックのチェック・ワード
発生に用いるエラー訂正コードを第６図について簡単に
説明する。第６図は、３２個の８ビット・データ・ワー
ドＷ₀〜Ｗ₃₁より成る１ブロックを示す。このブロック
には、２個の８ビット・チェック・ワードＣ₀，Ｃ₁が付
加されている。基本的には、これらのチェック・ワード
Ｃ₀，Ｃ₁は、第４図のチェック・ワードＫ₀，Ｋ₁と同様
な方法で導出される。すなわち、チェック・ワードＣ₀
は法２和として形成され、チェック・ワードＣ₁は基本
多項式発生器を用いて形成される。しかし、第４図のチ
ェック・ワードＫ₀，Ｋ₁は共に事実上そのブロックの位
置31に関係しているが、チェック・ワードＣ₀，Ｃ₁は事
実上ブロックの位置33に関係する。いいかえると、第４
図のチェック・ワードＫ₀，Ｋ₁は、位置31の最後のデー
タ・ワードＷ₃₁を含むデータ・ワードに応じて導出され
るのに対し、第６図のチェック・ワードＣ₀，Ｃ₁は、位
置31の最後のデータ・ワードＷ₃₁を含むデータ・ワード
ばかりでなく、位置32，33にあるチェック・ワード
Ｃ₀，Ｃ₁自身にも応じて導出される。

したがって、各チェック・ワードＣ₀，Ｃ₁は他のチェッ
ク・ワードに関する情報を有し、そのため、復号（解
読）時にチェック・ワードＣ₀，Ｃ₁をデータ・ワードと
全く同様に扱うことができ、唯一エラーの場合そのエラ
ーがチェック・ワードＣ₀又はＣ₁の一方にあるときで
も、そのエラーの大きさと位置を決定することができ
る。

勿論、問題はチェック・ワードＣ₀，Ｃ₁を作ることであ
り、これは数学的に説明するのが最も分かり易いであろ
う。式(1)及び(6)は、第４図のチェック・ワードＫ₀，
Ｋ₁がデータ・ワードＷ₀〜Ｗ₃₁から導出されることを示
している。

Ｋ₀＝Ｗ₀Ｗ₁Ｗ₂…Ｗ₃₁…(1) Ｋ₁＝Ｗ₀α³¹Ｗ₁α³⁰Ｗ₂α²⁹…Ｗ₃₁α⁰…(1) こうして、第６図において、32個のデータ・ワードＷ₀
〜Ｗ₃₁が与えられると、位置31に関係のある２個の中間
的ワードＫ₀，Ｋ₁が導出される。また、第６図から次の
ことが分かる。

Ｃ₀・α⁰＝Ｋ₀α⁰Ｃ₁α⁰……(11) Ｃ₁・α⁰＝Ｋ₁α²Ｃ₀α¹……(12) 上式(11)，(12)を書き直すと、Ｋ₀＝Ｃ₀Ｃ₁…(13) Ｋ₁＝Ｃ₀α^-1Ｃ₁α^-2…(14) これをマトリックスで表わすと、この中央のマトリックスは実際上ヴァンデルモンド（Va
ndermonde）の行列式であるから、それは常に１つの実
数の逆行列（(a real inverse）を有し、方程式(15)は
Ｃ₀，Ｃ₁について解くことができる。実際に、次式Ｘ⁸＝Ｘ⁴Ｘ³Ｘ²Ｘ⁰…(16) で表わされる第9B図の形式の基本多項式発生器を用いた
場合の解は、である。ゆえに、所要のチェック・ワードＣ₀，Ｃ₁を直
ちに求めることができる。それには、プログラム可能の
リードオンリ・メモリ（PROM）をルックアップ表として
使用するのが最も便利である。

第７図は、チェック・ワードＣ₀，Ｃ₁を発生する回路を
示すブロック図である。入来データ・ワードＷ₀〜Ｗ₃₁
は、入力(10)より、それぞれ中間ワードＫ₀，Ｋ₁を導出
する第１及び第２の基本多項式発生器(11)，(12)と2:1
選択器(13)とに供給される。基本多項式発生器(11)によ
り導出された中間ワードＫ₀は（512×８）PROM(14)に供
給され、基本多項式発生器(15)により導出された中間ワ
ードＫ₁は（512×８）PROM(15)に供給される。中間ワー
ドＫ₀，Ｋ₁はそれぞれPROM(14)，(15)の入力端子Ａ₀〜
Ａ₇に供給され、他の入力端子Ａ₈には、PROM(14)，(15)
を交互に作動させチェック・ワードＣ₀，Ｃ₁を導出させ
るスイッチング信号が供給される。導出されたチェック
・ワードＣ₀，Ｃ₁は排他オア回路(16)を経て2:1選択器
(13)に供給される。2:1選択器(13)の出力は、データ・
ワードＷ₀〜Ｗ₃₁とそれに付加されるチェック・ワード
Ｃ₀，Ｃ₁とで形成される。

復号器（デコーダ）における手順は、基本的には第４図
の従来方法について上述したのと同様であるが、チェッ
ク・ワードを単に入来データ・ワードから導出する代わ
りに入来データ・ワードと入来チェック・ワードの両方
を用いる点が異なる。したがって、シンドロームは直接
導出されることになる。チェック・ワードにエラーがな
いとき、両シンドロームは０である。両シンドロームが
０でないときは、１つのエラーがあり、そのエラーの大
きさと位置は上述したシエン探索により見付けることが
できる。勿論、このシエン探索はチェック・ワードの１
つに単一エラーがあることを知らせるが、この場合、デ
ータ・ワードは単に有効として通過するだけで必要な訂
正は受けない。一方のシンドロームが０で他方のシンド
ロームが０でないとき、２以上のエラーがあることにな
る。以下、改良された復号方法を述べる。

勿論、これまでの例は極めて簡単なもので、実際のデジ
タル・ビデオテープレコーダに対しては十分なチェック
情報を有しない。これより、第１及び第２図のデータ形
式に用いる方法を第８図〜第１１図について述べる。第
８図は、１データ・ブロックの60データ・ワードＷ₀〜
Ｗ₅₉（Ｗ_k-1）とそれに付加された６チェック・ワード
を示す。60データ・ワードに６チェック・ワードを用い
ることは従来方法に用いられてきた程度の冗長レベルを
与えるが、数Ｗ_k-1が６〜254の範囲内にある限り、第１
及び第２図の形式に適当な変化を与えれば、データ・ワ
ードの数は違ってくる。

基本的には、６チェック・ワードをもつデータ・ワード
は、変形３エラー訂正用リード・ソロモン・コードを形
成する。データ・ブロックと付加チェック・ワード内の
エラー訂正には全３エラー訂正能力を使用する必要はな
く、この能力は、データ・ワードと付加チェック・ワー
ド内の１つか２つのエラーを訂正するだけに用いられ
る。残りの冗長分はエラー検出に利用され、１セグメン
トのデータに垂直パリティ訂正が行なわれる。

普通のリード・ソロモン・コードにおいては、６個のチ
ェック・ワードは次の如きフィールド要素が増加したマ
トリックスから導出される。

ただし、Ｋ₀〜Ｋ₅は６チェック・ワードを、Ｗ₀〜Ｗ_k-1
はデータ・ワードを表わす。

チェック・ワードＫ₀〜Ｋ₅は、データ・ワードＷ₀〜Ｗ
_k-1より上述のように基本多項式発生器を用いて発生し
うる。チェック・ワードＫ₀〜Ｋ₅の発生に要する特別の
基本多項式発生器は、第9A及び第9B図にブロック図で示
す。例えば、第9B図では、各基本多項式発生器は各排他
オア回路(21)の一方の入力に接続された８個の入力端子
(20)を有し、各排他オア回路(21)の出力は各シフトレジ
スタ段(22)の入力に接続され、各シフトレジスタ段(22)
の出力は各出力端子(23)に接続される。所要の多項式を
発生するのに適当な帰還接続が、シフトレジスタ段(22)
の出力から排他オア回路(21)の他方の入力にそれぞれ設
けられる。

残りの４つの多項式発生器も同様に構成しうるが、かな
り複雑な相互接続、したがって相当なハードウエアの量
が含まれることになる。よって、その代わりに、第１０
図のようなPROMを用いる基本多項式発生器を使うのがよ
い。その基本多項式発生器は各排他オア回路(31)の一方
の入力に接続された各入力端子(30)を有し、排他オア回
路(31)の出力は、PROM(33)の８個の入力にそれぞれ接続
された８出力をもつ８−ウエイＤ型フリップフロップ(3
2)に接続され、PROM(33)の８出力はそれぞれ８出力端子
(34)に接続される。PROM(33)の出力より排他オア回路(3
1)の他方の入力にそれぞれ帰還接続が設けられる。この
基本多項式発生器によって実際に作られる基本多項式は
PROM(33)のプログラムに従って決まり、チェック・ワー
ドＫ₀〜Ｋ₅の発生に必要な６個の基本多項式発生器を構
成するのに、同じ基本構成を用いることができる。

普通のリード・ソロモン・コードにおいては、チェック
・ワードＫ₀〜Ｋ₅がデータ・ブロックに付加されること
があっても、あとの処理を受けない。しかし、これで
は、チェック・ワード自身にエラーがある場合、特にチ
ェック・ワードに１つのエラーがありデータ・ワードに
１つのエラーがある場合に有効な保証とならないこと
は、上述のとおりである。したがって、前述の如く、各
チェック・ワードが全データ・ワードばかりでなく他の
全チェック・ワードにも依存するように、チェック・ワ
ードを改変する。

そこで、Ｋをブロック内のデータ・ワード数とし、Ｎを
ブロックの長さとすると、第１段階のチェック・ワード
は次のマトリックスから発生される。

いいかえると、Ｋ₀〜Ｋ₅は、普通ブロックに付加される
ことがあるチェック・ワードである。いま、実際に用い
るべきチェック・ワードをＣ₀〜Ｃ₅と定めると、チェッ
ク・ワードＣとＫの間には次式の関係が成立つ。

α⁰C₀＝α⁰K₀α⁰C₁α⁰C₂α⁰C₃α⁰C₄α⁰C₅ α⁴C₁＝α⁶K₁α⁵C₀α³C₂α²C₃α¹C₄α⁰C₅ α⁶C₂＝α¹²K₂α¹⁰C₀α⁸C₁α⁴C₃α²C₄α⁰C₅ α⁶C₃＝α¹⁸K₃α¹⁵C₀α¹²C₁α⁹C₂α³C₄α⁰C₅ α⁴C₄＝α²⁴K₄α²⁰C₀α¹⁶C₁α¹²C₂α⁸C₃α⁰C
₅ α⁰C₅＝α³⁰K₅α²⁵C₀α²⁰C₁α¹⁵C₂α¹⁰C₃α⁵
C₄…(20) 方程式(20)をチェック・ワードＣ₀〜₅について解かねば
ならない。この方程式は、次のような行列式に書き換え
られる。

これは、また常に１つの実数の逆行列を有するヴァンデ
ルモンドの行列であり、次のような気を有する。

この行列式の実現は、実際には、大きなPROMを利用して
簡単に行なわれる。特定の場合には、2K×８すなわち11
アドレス入力と８出力が必要である。第11図は、完全な
コード発生器を示すブロック図である。各チェック・ワ
ードＫ₀〜Ｋ₅は、第10図について上述した如き基本多項
式発生器(40)を用いて通常の方法で発生される。この発
生過程では、データ・ワードのみ使用される。各基本多
項式発生器(40)の出力は2K×８PROMの形の６−ウエイ８
−８コード変換器(41)にアドレスされ、PROMO(41)の出
力はパリティ発生器(42)に接続される。各チェック・ワ
ードに対して８−８コード変換表の１つが当てがわれ、
６個の変形「Ｋ」チェック・ワード値の全部の法２和と
してチェック・ワードＣ₀〜Ｃ₅が発生される。こうして
発生されたチェック・ワードＣ₀〜Ｃ₅は、送信又は記録
のためにデータ・ブロックに付加される。

デコーダにおける復号方法は、大体２チェック・ワード
のみを用いる場合について上述したと同様であるが、こ
れより改良した復号方法を述べる。

最初の動作は、各データ・ブロックの60データ・ワード
及び６チェック・ワードから６個のシンドロームを発生
することである。上述のコード化構造により、各データ
・ブロックの最後のワード（すなわち６番目のチェック
・ワード）も直接使用してシンドロームが発生される。
これらのシンドロームをＳ₀，Ｓ₁，Ｓ₂，Ｓ₃，Ｓ₄，Ｓ₅
とする。

第12図において、データ・ワードに大きさα^x，α^yの２
つのエラーが発生し、そのエラーの位置がそれぞれａ，
ｂである、と仮定する。そうすると、そのシンドローム
は次のようになる。

Ｓ₀＝α^xα^y Ｓ₁＝α^x・α^aα^y・α^b Ｓ₂＝α^x・α^2aα^y・α^2b Ｓ₃＝α^x・α^3aα^y・α^3b Ｓ₄＝α^x・α^4aα^y・α^4b Ｓ₅＝α^x・α^5aα^y・α^5b…(23) 上述のように、所要回路は、逆ステップを避けるように
シンドロームを変形することにより簡略化しうる。この
変形は、事実上シンドロームをコードの終りから始まり
へＮタイム・スロットだけ移すことである。したがっ
て、Ｓ₀にはα⁰が乗ぜられ、Ｓ₁にはα^-Nが乗ぜられ、
Ｓ₂にはα^-2Nが乗ぜられ、以下同様となる。そうする
と、新しいシンドロームＳ₀〜Ｓ₅は次のようになる。

Ｓ₀＝α^xα^y Ｓ₁＝α^x・α^a・α^-Nα^y・α^b・α^-N Ｓ₂＝α^x・α^2a・α^-2Nα^y・α^2b・α^-2N Ｓ₃＝α^x・α^3a・α^-3Nα^y・α^3b・α^-3N Ｓ₄＝α^x・α^4a・α^-4Nα^y・α^4b・α^-4N Ｓ₅＝α^x・α^5a・α^-5Nα^y・α^5b・α^-5N…(24) エラー位置の発見はシエン探索によって行ない、その
際、各シンドロームＳ₁〜Ｓ₅はα¹を乗ぜられ且つシン
ドロームＳ₀〜Ｓ₄にそれぞれ法２加算される。α¹を
（Ｎ−ａ）回乗じると、次の５方程式を得る。

Ｐ₀＝α^N-a・Ｓ₁Ｓ₀ ＝α^y・α^b・α⁰（α^-aα^-b）Ｐ₁＝α^N-a・Ｓ₂Ｓ₁ ＝α^y・α^2b・α^-N（α^-aα^-b）Ｐ₂＝α^N-a・Ｓ₃Ｓ₂ ＝α^y・α^3b・α^-2N（α^-aα^-b）Ｐ₃＝α^N-a・Ｓ₄Ｓ₃ ＝α^y・α^4b・α^-3N（α^-aα^-b）Ｐ₄＝α^N-a・Ｓ₄Ｓ₄ ＝α^y・α^5b・α^-4N（α^-aα^-b）したがって、これらの条件は、１つのエラーが発見されるまでチェッ
クされる。１つだけエラー（α^x）があり、したがって
α^y＝０の場合、Ｐ₀，Ｐ₁，Ｐ₂，Ｐ₃及びＰ₄はすべて０
であり、この条件は直ちに検出されることに注目された
い。位置ａに最初のエラーが発見されれば、エラーα^x
の大きさが決定されねばならない。これは、次の恒等式
を発生することによって行なわれる。

α^2(N-a)・S₂S₀＝α^y・α^2b(α^-2aα^-2b)＝Q₀…(27) ここに、（α^-2α^-b)²＝（α^-2aα^-2b)…(28) なる故また、エラーα^xは、位置ａのデータ・ワードと法２加算され
て訂正される。次いで、シエン探索が位置ｂを発見する
まで続けられ、エラーα^yの大きさがエラーα^xの場合と
同様にして決定される。次いで、第２のエラーα^yは位
置ｂのデータ・ワードと法２加算されて訂正される。

上述のように、エラー位置アルゴリズム(26)は除算操作
を必要とする。これには対数を用いるのがよく、減算過
程を避けるため、アルゴリズム(26)を次のように書き換
える。

P₁ ²＝P₀・P₂ P₂ ²＝P₁・P₃ P₃ ²＝P₂・P₄…(31) こうすると、シエン探索中エラー位置が発見されたかど
うかを示すのに、簡単なゲーティング（gating）で十分
となる。

上述の復号アルゴリズムの使用法については、多くの選
択がある。ランダム・エラーとバースト・エラーの相対
的確率を考慮するならば、望ましい選択は、チェック・
ワードを２エラー・ワードの位置及び大きさの検出・訂
正に用い、残りの能力をエラー検出に用いることであ
る。こうして検出されたエラーは標示された後垂直パリ
ティ・ワードを用いて訂正されることになる。したがっ
て、最初の２エラー処理においては、方程式(23)，(24)
の最初の４式のみが使用され、方程式(25)の最初の３式
のみが使用され、方程式(31)の第１式のみが使用され
る。２エラーが発見され訂正されると、残りの２チェッ
ク・ワード発生器を２つの新しいシンドロームの発生に
使用しうる。この新シンドロームは、対応するチェック
・ワードから発生されるシンドロームと同じになるべき
である。

次に、第１３図について、このような復号を行なう装置
（デコーダ）の一例を説明する。再生又は受信されたデ
ータ・ブロックはデータ入力(50)より８端子ラッチ回路
(51)に供給され、その出力は、基本多項式発生器(52)の
６入力と遅延回路(53)の入力にそれぞれ接続される。各
基本多項式発生器(52)は６個の発生器部(54)を有し、各
発生器部(54)は第１４図に詳細を示すように排他オア回
路(54A)と８端子ラッチ回路(54B)とで構成される。基本
多項式発生器(52)は、第１の発生器部を除き512×８PRO
M(55)を有する。各PROM(55)の出力から各発生器部(54)
の第２入力に、帰還が施される。第１発生器部は、第9A
図のものに対応しており、PROM(55)は必要でないが、排
他オア回路とシフトレジスタの位置が入れ替わってい
る。

上述の理由により、また、特にシエン探索中の逆ステッ
プを避けるため、発生されるシンドロームは変形され、
この作用はPROM(55)によって行なわれる。この目的で、
制御信号が端子(56)より最初の３つのPROM(55)の最上位
（MSB）端子に供給される。そうすると、基本多項式発
生器(52)がデータ・ブロックの最終ワードを受けて各シ
ンドロームの発生を完了したとき、そのシンドロームは
変形され、この変形シンドロームは６個の８端子ラッチ
回路のそれぞれに供給される。したがって、８端子ラッ
チ回路(57)は、それぞれ変形シンドロームＳ₀，Ｓ₁，Ｓ
₂及びＳ₃とシンドロームＳ₄及びＳ₅とを次のデータ・ブ
ロックがデータ入力(50)に供給される間保持する。

方程式(25)のP₀，P₁及びP₂は、それから乗算器(58)と排
他オア回路(59)とによって導出される。例えば、変形シ
ンドロームＳ₀は第１排他オア回路(59)の一方の入力に
直接供給され、変形シンドロームＳ₁は第１乗算器(58)
を経て第１排他オア回路(59)の他方の入力に供給され
る。各乗算器(58)は、第１５図に詳細を示すように、８
端子2:1選択器(58A)、８端子ラッチ回路(58B)及び排他
オア回路(58C)（３つの排他オア・ゲートより成る。）
を有する。最初のクロック周期において、入力（シンド
ローム）データは2:1選択器(58)を通過する。このクロ
ック周期の終わりに、データは、排他オア回路(58C)に
よりα¹が乗ぜられ８端子ラッチ回路(58B)に保持され
る。2:1選択器(58A)は８端子ラッチ回路(58B)の出力を
データブロック期間の残りの間に選択し、各クロック周
期の間にデータとα¹の乗算が行なわれる。第１乗算器
(58)は変形シンドロームＳ₁にα¹を乗じ、この動作が
（Ｎ−ａ）回行なわれると、第１排他オア回路(59)の出
力は方程式(25)の第１式に示される如きＰ₀になる。同
様にして、第２排他オア回路(59)はＰ₁を、第３排他オ
ア回路(59)はＰ₂を供給する。

第４排他オア回路(59)は、方程式(27)においてα^2(N-2)
・S₂Ｓ₀からエラーの大きさを見付けるのに用いる値Ｑ
₀を供給する。

変形シンドロームＳ₀はまた８端子ラッチ回路(60)と比
較器(61)にも供給され、比較器(61)ではゼロ・エラーを
検出するためゼロとの比較が行なわれる。

次の必要事項は、方程式(26)の最初の２つの部分をチェ
ックすることである。すなわち、これは、排他オア回路(59)の出力が第５図のリング上の
位置を表わすことを考えながら、ルックアップ表を用意
するPROM(62)によって行なわれる。PROM(62)の出力は８
端子ラッチ回路(63)の入力に供給され、第１及び第３の
８端子ラッチ回路(63)の出力は加算器(64)の各入力に供
給され、加算器(64)は出力を512×８PROM(65)に供給す
る。

４個のPROM(63)は、それぞれＰ₀，Ｐ₁，Ｐ₂及びＱ₀の２
つの値を対数形log（Ｐ₀），log（Ｐ₁ ²），log（Ｐ₂）
及びlog（Ｑ₀）に変換する。加算器(64)は、log（Ｐ₀）
とlog（Ｐ₂）を加算する。その結果９ビットとなるが、
PROM(65)により再び元の８びっとに変換され、それは８
端子ラッチ回路(66)に保持される。もう１つの８端子ラ
ッチ回路(78)は、log（Ｐ₁ ²）を保持する。８端子ラッ
チ回路(66)，(78)の出力は比較器(67)に供給され、比較
器(67)は両方が等しいとき、すなわち log（Ｐ₁ ²）＝log（Ｐ₀）＋log（Ｐ₂）…(32) のとき、出力「１」を生じる。

エラー解析PROM(68)は、それぞれ比較器(61)，(67)の出
力とナンド・ゲート回路(79)の出力に接続された３つの
入力を有し、ナンド・ゲート回路(79)の入力は８端子ラ
ッチ回路(78)の出力に接続されるPROM(68)の３入力は４
つの出力に復号変換され、その出力はラッチ回路(69)に
保持され後段の制御に使用される。これらの４出力は、
次の事項を表わす。

(i)データ・ブロックにエラーなし。

(ii)データ・ブロックに唯一エラーあり。

(iii)データ・ブロックに２エラーのみあり。

(iv)データ・ブロックに１又は２エラーあり。

データ・ブロックにエラーがないことを表わす出力(i)
は、32×２PROM(96)の１入力アドレスに供給される。

データ・ブロックに１エラーだけがあることを表わす出
力(ii)は、カウンタ(80)にラッチ（保持）される。カウ
ンタ(80)は、どのデータ・ブロックにせよ出力(ii)の１
パルスのみ存在することを検出する。データ・ブロック
に０又は１以上の復号エラーがあるときは、単一エラー
訂正はPROM(96)によって禁止される。

データ・ブロックに２エラーだけがあることを表わす出
力(iii)は、カウンタ(81)にラッチされる。１エラーの
場合と同様に、各データ・ブロックにおいて２エラー且
つエラーのみを検出しなければならない。他の状態が検
出されると、２エラー訂正はPROM(96)によって禁止され
る。

出力(iv)は、2:1選択器(89)の制御に用いられる。１エ
ラーが検出されると、この選択器(89)は８端子ラッチ回
路(88)よりデータを通すようにスイッチする。エラーが
検出されないとき、この選択器(89)はゼロ・データを供
給する。

エラー解析PROM(68)への他の入力は、装置が１又は２エ
ラーを解読するか又はどちらもしないかを制御するのに
使用される。

エラー・パタンは、出力が方程式(29)の対数値を表わす
か加算器(70)によって発生される。PROM(71)は真数を導
出し、導出値（α^y）は８端子ラッチ回路(72)に保持さ
れる。方程式(30)の値（α^x）は、排他オア回路(73)に
よって導出され、８端子ラッチ回路(88)に保持される。
ノー・エラーのとき、データは８端子ラッチ回路(72)に
保持され、変形シンドロームＳ₀及び排他オア・ゲート
(73)の出力は０となる。１エラーのみのとき、８端子ラ
ッチ回路(72)に保持されるデータは０となり、変形シン
ドロームＳ₀はそのエラーに等しい大きさをもつ。よっ
て、エラー・パタンは排他オア・ゲート(73)の出力に得
られる。８端子ラッチ回路(88)に保持されたエラー・パ
タンは、2:1選択器(89)に供給される。１又は２エラー
位置が解読されると、そのエラー・パタンは８端子ラッ
チ回路(90)及びエラー・パタン検出PROM(91)に送られ
る。

８端子ラッチ回路(90)の出力は、記憶用遅延回路(76)と
シンドローム発生器(74)，(75)とに送られる。シンドロ
ーム発生器(74)，(75)は、基本多項式発生器(52)と同様
にして２つのシンドロームＳ₄′，Ｓ₅′の値を発生し、
データ・ブロックの終りにこれらの値は８端子ラッチ回
路(82)，(83)に保持される。エラー・パタンが正しけれ
ば、シンドロームＳ₄′，Ｓ₅′はそれぞれＳ₄，Ｓ₅と等
しくなる。この条件は、比較器(86)，(87)によって検出
される。比較器(86)からの出力は比較器(87)の起動に用
いられ、したがって比較器(87)の出力は両シンドローム
対が等しいことを表わす。この出力は、PROM(96)の制御
に用いられる。

2:1選択器(89)からのエラー・パタンは、ワード／ビッ
ト制御信号と共にエラー・パタン検出PROM(91)にも供給
される。この制御が「ワード」状態にあると、PROM(91)
は、有効２エラー検出器(92)と１Ｋ×１PROM(94)を経て
全データ・パタンを有効（正しい）と解読する。上記制
御が「ビット」状態にあると、有効２エラー検出器(92)
への入力は、エラー・ワードに唯一のビット・エラーが
あると解読された場合にのみ有効となる。また、有効バ
ースト・エラー検出器(93)への入力は、２連続エラー・
ワードのみが９ビットか又はより少ないエラー・パタン
を表わす場合に有効となる。これらのテスト結果はPROM
(94)に送られ、PROM(94)は、有効エラー・パタンを解読
し制御信号をラッチ回路(95)を介してPROM(96)に供給す
る。

PROM(96)への入力は、０，１及び２エラー・パタンの解
読を可能にすると共に、ラッチ回路(97)を介して８端子
ラッチ回路(98)の出力がデータ中のエラーを排他オア・
ゲート(77)（遅延回路(53)よりデータが供給されてい
る。）を経て訂正しうるようにする。

PROM(96)からの第２出力は、ラッチ回路(97)を介して端
子(84)に信号を供給し、訂正不能のエラー・パタンが発
見されたことを指示するのに使用される。また、これは
垂直パリティ・チェック・ワードを用いての解読に使用
される。

以上を要約すると、次のようになる。ノー・エラーのと
き、2:1選択器(89)はオール「０」信号を選択する。１
エラーのとき、PROM(71)は不動作とされ、排他オア回路
(73)の出力は変形シンドロームＳ₀となる。しかし、２
エラーのときは、PROM(71)は動作し、エラーの大きさは
上述のようにして求められる。したがって、すべての場
合、2:1選択器(89)の出力はエラー・パタンとなる。

ただし、ノー・エラーの場合、エラー・パタンはオール
「０」となる。エラー・パタンは、遅延回路(76)を経て
排他オア回路(77)の一方の入力に供給され、遅延回路(5
3)より排他オア回路(77)の他方の入力に供給されるデー
タと法２加算される。こうして、データ中のエラーは訂
正され、訂正されたデータは出力(85)に供給される。

更に、チェックの目的で、2:1選択器(89)からのエラー
・パタンはシンドローム発生器(74)と(75)に供給され
る。チェックは、方程式(26)の後の部分を用いて行なわ
れる。簡単にいうと、５と６番目の基本多項式発生器(5
2)はシンドロームＳ₄とＳ₅を発生し、これらは、５と６
番目のラッチ回路(57)及び８端子ラッチ回路(85)，(95)
を経て比較器(86)，(87)に供給される。比較器(86)，(8
7)における簡単な比較は、必要なすべてである。上述の
ように導出されシンドローム発生器(74)，(75)に供給さ
れたエラー・パタンが原データのエラー・パタンと同じ
であれば、５番目の基本多項式発生器(52)とシンドロー
ム発生器(74)から比較器(86)に供給されるシンドローム
Ｓ₄と、６番目の基本多項式発生器(52)とシンドローム
発生器(75)から比較器(87)に供給されるシンドロームＳ
₅とは同じとなる。そして、「エラー有効」信号が比較
器(87)からPROM(96)に送られる。

この時点で得られる多くの選択事項がある。例えば、ブ
ロックに約５以上のエラーがあると、エラー訂正は失敗
したと解釈してエラー訂正データを抜けさせることがで
きる。これは、約1/10⁶の失敗率を与えることになり受
け入れられない。失敗率を約1/10⁹に改善するため、次
に述べるようないくつかの防護手段を設ける。

これは、どんな９ビット・バースト・パタン又は２ビッ
ト・ランダム・エラー・パタンにも適用される個々のエ
ラー訂正を制限することにより、行なわれる。これは、
唯一エラー又は２エラー・パタンの検出後に行なわれ
る。どんな８ビット・ワードも９ビット・バースト以内
である（逆は真ならず）から、どんな１エラー・パタン
も上記基準の範囲内にある。これは、各エラー・パタン
をチェックするエラー・パタン検出PROM(91)によって検
出される。

２エラー・パタンが発見される度に、それはエラー・パ
タン検出PROM(91)によって解析される。PROM(91)は８−
７コード変換器であり、その出力の最初のビットは非
「０」入力パタンの存在を示し、その出力の次の３ビッ
トは第１ワードの終わりから第１エラー・ビットまでの
距離を２進符号化された10進数字で示し、その出力の最
後の３ビットは第２ワードの始まりから第２エラー・ビ
ットまでの距離を２進化10進数字で示す。これらの２進
化10進値は、ラッチ回路(95)によりPROM(96)に供給され
る。したがって、上述の基準の１つが充たされるときの
み、遅延回路(76)は、それまでデータ訂正のために導出
されてきたエラー・パタンを使用すべくこれを排他オア
回路(77)に供給するように動作する。上述の基準のどち
らも充たされないとき、エラーは訂正できないと見なさ
れ、データは未訂正で通過し、エラー状態にあることが
標示される。この標示は、後段の垂直パリティ訂正のた
めのものであるが、この訂正が不可能のときの補正のた
めのものでもある。同様に、シンドロームが０でなく、
データ・ブロックにノー・エラー・パタンが発見されて
いるとき、エラーは訂正できないものと見なされる。

エラーがデータ・ワード又はチェック・ワードのいずれ
にあっても、上記の動作が同じであって、エラーがチェ
ック・ワード又はデータ・ワードのいずれにあるのかを
決める特別の処理を要しないことは、利点である。

次に、垂直パリティ訂正が考慮される。記録前に、各セ
グメントのデータ・ブロックに付加されるパリティ・チ
ェック・ブロックとして垂直パリティ・ワードが第３図
に示すような垂直パリティ・ワード発生器によって発生
される。この場合、遅延回路(5)は、６水平走査線マイ
ナス１サンプルの遅延時間を有する。入力(1)に加えら
れる入力は、データ・ワードと、適当なタイミングで、
パリティ位置用オール「０」ワードとを含む。96又は10
2本の水平走査線の部分を有する各セグメントに対し、
６本の垂直パリティ・ワードの線が発生される（第１図
参照）。再生後そして第13図の装置におけるデータ・ワ
ードとチェック・ワードの処理の後、データ・ワードと
垂直パリティ・ワードはセグメント毎に垂直パリティ・
チェック装置の入力(100)に供給される。この垂直パリ
ティ・チェック装置は、デコーダの他の部分を構成し、
第16図にブロック図で示される。

入力(100)は、排他オア回路(101)の一方の入力とセグメ
ント遅延回路(102)の入力に接続される。排他オア回路
(101)の出力は、ラッチ回路(103)を経て６本線マイナス
１サンプル遅延回路(104)の入力に接続される。遅延回
路(104)の出力は、排他オア回路(101)の他方の入力に帰
還接続される。遅延回路(104)の出力はまた、ラッチ回
路(105)を経て排他オア回路(106)の一方の入力に接続さ
れる。セグメント遅延回路(102)の出力は、排他オア回
路(106)の他方の入力に接続される。

第13図の装置において発生され未訂正エラーを示す信号
の如きデータ無効標示信号は、他の入力(107)を経てPRO
M(108)の入力に供給される。PROME(108)の出力はラッチ
回路(109)を経て６本線遅延回路(110)に接続され、遅延
回路(110)の出力はPROM(108)のデータ入力に帰還接続さ
れる。PROM(108)はまた、ラッチ回路(105)にクリア信号
を送る出力を有する。

動作時、シンドロームが排他オア回路(101)，ラッチ回
路(103)及び遅延回路(104)を含むループによって発生さ
れる。96又は102本の線の終わりに、遅延回路(104)はシ
ンドローム・パタンをラッチ回路(105)に供給する。一
方、PROM(108)は、各データ・ブロック・シンドローム
に対し、そのシンドローム・データ・ブロックに対応す
るセグメントに０，１又はそれ以上のエラーがあるかど
うかを識別する２ビット・コードを発生する。訂正は、
遅延回路(102)により遅延されたデータをラッチ回路(10
5)に保持されたシンドロームと法２加算する排他オア回
路(106)によって行なわれる。しかし、これは、PROM(10
8)が単一エラー・パタンを示す場合にのみ生じる。他の
場合は、PROM(108)は、ラッチ回路(105)をクリアし、オ
ール「０」パタンが排他オア回路(106)によりデータと
法２加算されるようにする。排他オア回路(106)は、得
られたデータを出力(111)に供給する。一般に、この段
階において、上述の方法によりデータ・エラーが検出で
きないか又は訂正できないため、いくつかのデータがな
おエラー標示されている場合には、エラーの補正が行な
われる。

上述の装置は、デジタル・テレビジョン信号に適用した
場合に特に好都合であるが、他の形式のデータにも適用
しうる。

以上、本発明の実施例を図面について詳細に説明した
が、本発明は、これらの実施例に限らず、特許請求の範
囲に記載した要旨を逸脱しないで種種の変形・変更を行
ないうるものである。

発明の効果本発明によれば、チェック・ワードを用いるエラー検出
・訂正装置において、チェック・ワードをデータ・ワー
ドだけでなくチェック・ワードにも応じて導出するの
で、チャック・ワードにエラーが生じても、エラー検出
・訂正が可能であり、バースト・エラーに対しても十分
な訂正を行なうことができる。

【図面の簡単な説明】

第１図はデジタル・テレビジョン信号の１フィールド部
分（セグメント）に対するコード化形式を示す図、第２
図は第１図セグメントの１水平走査線のコード化形式を
示す図、第３図はコーダに用いる垂直パリティ・ワード
発生器を示すブロック図、第４図は１データ・ワード・
ブロックとこれに付加されたチェック・ワードを示す
図、第５図は基本多項式発生器の動作を示す図、第６図
は本発明による他の１データ・ワード・ブロックとこれ
に付加されたチェック・ワードを示す図、第７図はコー
ダにおいてチェック・ワード発生回路を示すブロック
図、第８図は本発明による更に他の１データ・ワード・
ブロック及びこれに付加されたチェック・ワードを示す
図、第9A及び第9B図はそれぞれ第６図のチェック・ワー
ド発生に用いる基本多項式発生器を示すブロック図、第
10図は第８図のチェック・ワード発生に用いる基本多項
式発生器の他の例を示すブロック図、第11図はコーダに
用いるコード発生器を示すブロック図、第12図は第８図
の１データ・ワード・ブロック及びこれに付加されたチ
ェック・ワードを示す説明図、第13A及び第13B図はデコ
ーダの主要部を示すブロック図（これは、都合上別々に
描かれているが、合体して第13図を形成する）、第14図
は第13図のデコーダの発生器の詳細図、第15図は第13図
のデコーダの乗算器の詳細図、第16図はデコーダの他の
部分を形成する垂直パリティ・チェック装置を示すブロ
ック図である。 (10〜16)……データ・ブロック作成及びチェック・ワー
ド導出手段、(1〜6)……パリティ・チェック・ブロック
導出手段。

Claims

【特許請求の範囲】

【請求項１】２進データを、各データブロックがデータ
ワードで成る第１の複数ワードと、チェックワードで成
る第２の複数ワードを含む複数のデータブロックに編成
する手段と、前記データブロックの全データワードと、他のチェック
ワードとに基いて前記各チェックワードを導出する手段
と、更に前記複数のデータブロックに対して１つのパリティ
チェックブロックを導出する手段と、を備えた２進データのエラー訂正装置。