JPH0612805B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0612805B2 JPH0612805B2 JP58055928A JP5592883A JPH0612805B2 JP H0612805 B2 JPH0612805 B2 JP H0612805B2 JP 58055928 A JP58055928 A JP 58055928A JP 5592883 A JP5592883 A JP 5592883A JP H0612805 B2 JPH0612805 B2 JP H0612805B2
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- JP
- Japan
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- forming
- recess
- insulating film
- conductivity type
- word electrode
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、高密度化の限度を追究した４F2型メモリセル
に関し、特にその１トランジスタ１キャパシタ型のメモ
リセルのキャパシタに埋込型の誘電体コンデンサを使用
するようにしたものである。
に関し、特にその１トランジスタ１キャパシタ型のメモ
リセルのキャパシタに埋込型の誘電体コンデンサを使用
するようにしたものである。
従来技術と問題点 第１図の等価回路で示される１トランジスタ１キャパシ
タ型のダイナミックメモリセルは、ワード線ＷＬを選択
するとトランスファーゲートＱがオンしてビット線ＢＬ
とキャパシタＣとの間で電荷が移動して情報“１”また
は“０”の書込みまたは読出しが行なわれる。このトラ
ンスファーゲートにＤＳＡ型のＭＯＳトランジスタ（後
述する）を使用し、且つキャパシタとして該トランジス
タ下部の埋込接合を用いた１セル当りの面積が４F2のメ
モリセルを先に提案した（米国特許第４，３２９，７０
４号明細書）。ここでＦは最小線幅詳しくはデザインル
ールの最小幅である。マトリクス状に多数配設されるメ
モリセルも相互に絶縁が必要であるから、縦横に走るワ
ード線及びビット線の線幅がＦ、間隔もＦ（間隔の最小
も線幅の最小と同じ）とすると、ワード線とビット線の
交点部の面積はF2、その周囲Ｆ／２幅の部分の面積は３
F2であるから全体で４F2となり、理論的に４F2がメモリ
セルの最小面積である。
タ型のダイナミックメモリセルは、ワード線ＷＬを選択
するとトランスファーゲートＱがオンしてビット線ＢＬ
とキャパシタＣとの間で電荷が移動して情報“１”また
は“０”の書込みまたは読出しが行なわれる。このトラ
ンスファーゲートにＤＳＡ型のＭＯＳトランジスタ（後
述する）を使用し、且つキャパシタとして該トランジス
タ下部の埋込接合を用いた１セル当りの面積が４F2のメ
モリセルを先に提案した（米国特許第４，３２９，７０
４号明細書）。ここでＦは最小線幅詳しくはデザインル
ールの最小幅である。マトリクス状に多数配設されるメ
モリセルも相互に絶縁が必要であるから、縦横に走るワ
ード線及びビット線の線幅がＦ、間隔もＦ（間隔の最小
も線幅の最小と同じ）とすると、ワード線とビット線の
交点部の面積はF2、その周囲Ｆ／２幅の部分の面積は３
F2であるから全体で４F2となり、理論的に４F2がメモリ
セルの最小面積である。
従って、４F2セルは４Ｍ更には１６ＭビットＲＡＭ等の
高密度ＩＣメモリに有利であるが、キャパシタがＰＮ接
合であるとリークが多い、α線に弱い、耐圧が低い、容
量が少ない等の問題がある。
高密度ＩＣメモリに有利であるが、キャパシタがＰＮ接
合であるとリークが多い、α線に弱い、耐圧が低い、容
量が少ない等の問題がある。
発明の目的 本発明は、キャパシタを埋込型の誘電体コンデンサとす
ることによって上述した問題点を解決しようとするもの
である。
ることによって上述した問題点を解決しようとするもの
である。
発明の構成 本発明は、半導体基板上に絶縁膜を形成する工程と、 該絶縁膜を貫通し、該半導体基板まで達する、平面形状
が略正方形の凹部を、該凹部の幅で略等間隔に形成する
工程と、 該凹部内面に誘電体層を形成する工程と、 該凹部に一導電型の多結晶シリコン充てんし、該多結晶
シリコンを単結晶化して一導電型半導体層を形成する工
程と、 該一導電型半導体層上に絶縁膜を形成する工程と、 絶縁膜上であって、該一導電型半導体層の該凹部領域の
片側略半分を覆う凹部と略同一幅のワード電極を形成す
る工程と、 該ワード電極をマスクにして、反対導電型不純物を該一
導電型半導体層に対して、該ワード電極下部に達し、か
つ該ワード電極側の該凹部側壁には達しないように拡散
させて第１不純物領域を形成する工程と、 該ワード電極をマスクにして、一導電型不純物を該反対
導電型不純物より浅く拡散させて第２不純物領域を形成
する工程と、 該第２不純物領域とコンタクトし、該ワード電極と絶縁
膜を介して実質的に直交するビット線を、凹部と等しい
幅でかつ該凹部の上面を略覆うように形成する工程とを
含むことを特徴とするが、以下図面の実施例を参照しな
がらこれを詳細に説明する。
が略正方形の凹部を、該凹部の幅で略等間隔に形成する
工程と、 該凹部内面に誘電体層を形成する工程と、 該凹部に一導電型の多結晶シリコン充てんし、該多結晶
シリコンを単結晶化して一導電型半導体層を形成する工
程と、 該一導電型半導体層上に絶縁膜を形成する工程と、 絶縁膜上であって、該一導電型半導体層の該凹部領域の
片側略半分を覆う凹部と略同一幅のワード電極を形成す
る工程と、 該ワード電極をマスクにして、反対導電型不純物を該一
導電型半導体層に対して、該ワード電極下部に達し、か
つ該ワード電極側の該凹部側壁には達しないように拡散
させて第１不純物領域を形成する工程と、 該ワード電極をマスクにして、一導電型不純物を該反対
導電型不純物より浅く拡散させて第２不純物領域を形成
する工程と、 該第２不純物領域とコンタクトし、該ワード電極と絶縁
膜を介して実質的に直交するビット線を、凹部と等しい
幅でかつ該凹部の上面を略覆うように形成する工程とを
含むことを特徴とするが、以下図面の実施例を参照しな
がらこれを詳細に説明する。
発明の実施例 第２図は本発明の一実施例で、(a)は４F2型メモリセル
を構成するいわば基盤となる部分の断面図である。同図
において、１はＰ型またはＮ型シリコン半導体基板で、
２はその表面を酸化した厚いフィールド酸化膜である。
この酸化膜（任意の絶縁膜でよい）２にリアクティブ・
イオン・エッチング（ＲＩＥ）等で１辺Ｆの角穴を開
け、基板表面を露出させる。次いで、該基板を再度酸化
して薄い酸化膜３を形成する。この酸化膜３がキャパシ
タＣの誘電体となる。次いで該角穴にＮ型の多結晶シリ
コンを充填した後、レーザアニール等により単結晶化し
てＳＯＩ（Silicon on Insulator）構造のシリコン半導
体層４を形成する。本例のＳＯＩ構造の絶縁物Ｉはシリ
コン酸化膜（ＳＩＯ２）３であるが、タンタルオキサイ
ド（Ｔａ２Ｏ５）のような他の誘電体でもよい。
を構成するいわば基盤となる部分の断面図である。同図
において、１はＰ型またはＮ型シリコン半導体基板で、
２はその表面を酸化した厚いフィールド酸化膜である。
この酸化膜（任意の絶縁膜でよい）２にリアクティブ・
イオン・エッチング（ＲＩＥ）等で１辺Ｆの角穴を開
け、基板表面を露出させる。次いで、該基板を再度酸化
して薄い酸化膜３を形成する。この酸化膜３がキャパシ
タＣの誘電体となる。次いで該角穴にＮ型の多結晶シリ
コンを充填した後、レーザアニール等により単結晶化し
てＳＯＩ（Silicon on Insulator）構造のシリコン半導
体層４を形成する。本例のＳＯＩ構造の絶縁物Ｉはシリ
コン酸化膜（ＳＩＯ２）３であるが、タンタルオキサイ
ド（Ｔａ２Ｏ５）のような他の誘電体でもよい。
第２図(b)は角穴中のＮ型半導体層４を利用してトラン
スファーゲート用のＭＯＳトランジスタＱを形成した断
面図である。製造手順は、先ず全面をゲート酸化して薄
いゲート酸化膜５を形成し、さらにその上にゲート電極
（ワード線）となる多結晶シリコンを積層して、該層が
フィールド酸化膜２および半導体層４上にそれぞれＦ／
２ずつまたがるようにパターンニングする。６はこのよ
うにして形成された幅Ｆのゲート電極（ワード線）で、
ここにＮ型の不純物を添加して導電性を増し、かつ表面
を酸化して絶縁膜１１とする。ゲート電極６にはモリブ
デン（Ｍｏ）を用い、表面を硅化してN+型のモリブデン
シリサイドとする等の他の方法をとってもよい。そし
て、このゲート電極６をマスクにＮ型層４の露出表面に
２回、１回目はＰ型不純物を深く、そして２回目はＮ型
不純物を浅く拡散してＰ型半導体層７およびN+型半導体
層８を形成する。これがＤＳＡ型（二重拡散型）のＭＯ
ＳトランジスタＱで、N+型層８、Ｐ型層７、Ｎ型層４の
端部が全て表面に達し、Ｐ型層７のゲート電極側にチャ
ネルが形成される。その後ゲート電極（ワード線）６と
直交する方向に幅Ｆのアルミニウム配線９を形成する。
これがビット線で、N+型層８（ソースまたはドレイン）
とオーミックに接触する。
スファーゲート用のＭＯＳトランジスタＱを形成した断
面図である。製造手順は、先ず全面をゲート酸化して薄
いゲート酸化膜５を形成し、さらにその上にゲート電極
（ワード線）となる多結晶シリコンを積層して、該層が
フィールド酸化膜２および半導体層４上にそれぞれＦ／
２ずつまたがるようにパターンニングする。６はこのよ
うにして形成された幅Ｆのゲート電極（ワード線）で、
ここにＮ型の不純物を添加して導電性を増し、かつ表面
を酸化して絶縁膜１１とする。ゲート電極６にはモリブ
デン（Ｍｏ）を用い、表面を硅化してN+型のモリブデン
シリサイドとする等の他の方法をとってもよい。そし
て、このゲート電極６をマスクにＮ型層４の露出表面に
２回、１回目はＰ型不純物を深く、そして２回目はＮ型
不純物を浅く拡散してＰ型半導体層７およびN+型半導体
層８を形成する。これがＤＳＡ型（二重拡散型）のＭＯ
ＳトランジスタＱで、N+型層８、Ｐ型層７、Ｎ型層４の
端部が全て表面に達し、Ｐ型層７のゲート電極側にチャ
ネルが形成される。その後ゲート電極（ワード線）６と
直交する方向に幅Ｆのアルミニウム配線９を形成する。
これがビット線で、N+型層８（ソースまたはドレイン）
とオーミックに接触する。
第２図(c)は平面図で、破線の領域１０が１辺２Ｆ（面
積４F2）のセル形成領域となる。ＷＬ′は隣りのワード
線で、その間隔もＦである。ビット線についても同様で
ある。１０′は隣りのセル形成領域である。領域８をソ
ースとすれば、領域４はドレイン、このドレイン４にキ
ャパシタＣが接続され、第１図のメモリセルが構成され
る。
積４F2）のセル形成領域となる。ＷＬ′は隣りのワード
線で、その間隔もＦである。ビット線についても同様で
ある。１０′は隣りのセル形成領域である。領域８をソ
ースとすれば、領域４はドレイン、このドレイン４にキ
ャパシタＣが接続され、第１図のメモリセルが構成され
る。
数値例を挙げると、アルミニウム配線層９の厚みは１μ
ｍ程度、フィールド酸化膜２の厚みも１μｍ程度、ゲー
ト電極６の厚みは０．４μｍ程度、ゲート酸化膜５の厚
みは２００〜５００Å、N+型層８の深さは０．２〜０．
４μｍ、Ｐ型層７の深さは層８の下面から０．２〜０．
５μｍ、層７下部のＮ型層４の深さは０．３μｍ以上、
酸化膜３の厚みは２００〜５００Å、最小線幅Ｆは２μ
ｍ以下である。尚、絶縁膜１１の厚みは０．３〜０．５
μｍ程度である。
ｍ程度、フィールド酸化膜２の厚みも１μｍ程度、ゲー
ト電極６の厚みは０．４μｍ程度、ゲート酸化膜５の厚
みは２００〜５００Å、N+型層８の深さは０．２〜０．
４μｍ、Ｐ型層７の深さは層８の下面から０．２〜０．
５μｍ、層７下部のＮ型層４の深さは０．３μｍ以上、
酸化膜３の厚みは２００〜５００Å、最小線幅Ｆは２μ
ｍ以下である。尚、絶縁膜１１の厚みは０．３〜０．５
μｍ程度である。
第３図は本発明の他の実施例を示す断面図である。本例
では１辺Ｆの角穴をフィールド酸化膜２より深く形成し
て基板１に凹部を作り、これにより誘電体３、その周囲
の電極面積を拡大してキャパシタＣの容量を増加させた
ものである。
では１辺Ｆの角穴をフィールド酸化膜２より深く形成し
て基板１に凹部を作り、これにより誘電体３、その周囲
の電極面積を拡大してキャパシタＣの容量を増加させた
ものである。
発明の効果 以上述べたように本発明によれば、(1)１セル当り４2の
面積で済むので可及的高密度化が図れる、(2)誘電体コ
ンデンサを用いるのでリークが少なく、またα線による
影響が少なく、さらに耐圧に優れる上容量を充分にとれ
る、(3)ＳＯＩ構造が１層で済み、また配線もシリサイ
ド１層、アルミニウム１層で済む等工程が簡単になる、
(4)ＤＳＡ構造のＭＯＳトランジスタであるから短チャ
ネル故に小形でもβが大きい、等の利点がある。
面積で済むので可及的高密度化が図れる、(2)誘電体コ
ンデンサを用いるのでリークが少なく、またα線による
影響が少なく、さらに耐圧に優れる上容量を充分にとれ
る、(3)ＳＯＩ構造が１層で済み、また配線もシリサイ
ド１層、アルミニウム１層で済む等工程が簡単になる、
(4)ＤＳＡ構造のＭＯＳトランジスタであるから短チャ
ネル故に小形でもβが大きい、等の利点がある。
第１図は１トランジスタ１キャパシタ型のダイナミック
セルの等価回路図、第２図は本発明の一実施例を示す構
成図、第３図は本発明の他の実施例を示す断面図であ
る。 図中、１は半導体基板、２はフィールド酸化膜、３は誘
電体膜、４はＳＯＩ構造の半導体層、６はゲート電極
（ワード線）、７，８はＤＳＡ型の拡散層、９はビット
線、１０は４F2セル形成領域、Ｑはトランスファーゲー
ト、Ｃは電荷蓄積部（誘電体コンデンサ）である。
セルの等価回路図、第２図は本発明の一実施例を示す構
成図、第３図は本発明の他の実施例を示す断面図であ
る。 図中、１は半導体基板、２はフィールド酸化膜、３は誘
電体膜、４はＳＯＩ構造の半導体層、６はゲート電極
（ワード線）、７，８はＤＳＡ型の拡散層、９はビット
線、１０は４F2セル形成領域、Ｑはトランスファーゲー
ト、Ｃは電荷蓄積部（誘電体コンデンサ）である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｄ
Claims (1)
- 【請求項１】半導体基板上に絶縁膜を形成する工程と、 該絶縁膜を貫通し、該半導体基板まで達する、平面形状
が略正方形の凹部を、該凹部の幅で略等間隔に形成する
工程と、 該凹部内面に誘電体層を形成する工程と、 該凹部に一導電型の多結晶シリコンを充てんし、該多結
晶シリコンを単結晶化して一導電型半導体層を形成する
工程と、 該一導電型半導体層上に絶縁膜を形成する工程と、 該絶縁膜上であって、該一導電型半導体層の該凹部領域
の片側略半分を覆う凹部と略同一幅のワード電極を形成
する工程と、 該ワード電極マスクにして、反対導電型不純物を該一導
電型半導体層に対して、該ワード電極下部に達し、かつ
該ワード電極側の該凹部側壁には達しないように拡散さ
せて第１不純物領域を形成する工程と、 該ワード電極をマスクにして、一導電型不純物を該反対
導電型不純物より浅く拡散させて第２不純物領域を形成
する工程と、 該第２不純物領域とコンタクトし、該ワード電極と絶縁
膜を介して実質的に直交するビット線を、凹部と等しい
幅でかつ該凹部の上面を略覆うように形成する工程とを
含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055928A JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055928A JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181661A JPS59181661A (ja) | 1984-10-16 |
| JPH0612805B2 true JPH0612805B2 (ja) | 1994-02-16 |
Family
ID=13012748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055928A Expired - Lifetime JPH0612805B2 (ja) | 1983-03-31 | 1983-03-31 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612805B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US4713678A (en) * | 1984-12-07 | 1987-12-15 | Texas Instruments Incorporated | dRAM cell and method |
| US5102817A (en) * | 1985-03-21 | 1992-04-07 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5164917A (en) * | 1985-06-26 | 1992-11-17 | Texas Instruments Incorporated | Vertical one-transistor DRAM with enhanced capacitance and process for fabricating |
| JPH07120753B2 (ja) * | 1986-09-18 | 1995-12-20 | キヤノン株式会社 | 半導体メモリ装置及びその製造方法 |
| JPS63244770A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 半導体記憶装置 |
| US5109259A (en) * | 1987-09-22 | 1992-04-28 | Texas Instruments Incorporated | Multiple DRAM cells in a trench |
| US5105245A (en) * | 1988-06-28 | 1992-04-14 | Texas Instruments Incorporated | Trench capacitor DRAM cell with diffused bit lines adjacent to a trench |
| US5225363A (en) * | 1988-06-28 | 1993-07-06 | Texas Instruments Incorporated | Trench capacitor DRAM cell and method of manufacture |
| JP3195474B2 (ja) * | 1993-09-20 | 2001-08-06 | 富士通株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5543625B2 (ja) * | 1975-01-29 | 1980-11-07 | ||
| JPS561558A (en) * | 1979-06-18 | 1981-01-09 | Fujitsu Ltd | Dynamic memory cell |
-
1983
- 1983-03-31 JP JP58055928A patent/JPH0612805B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59181661A (ja) | 1984-10-16 |
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