JPH0612860A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0612860A JPH0612860A JP4171227A JP17122792A JPH0612860A JP H0612860 A JPH0612860 A JP H0612860A JP 4171227 A JP4171227 A JP 4171227A JP 17122792 A JP17122792 A JP 17122792A JP H0612860 A JPH0612860 A JP H0612860A
- Authority
- JP
- Japan
- Prior art keywords
- reference cell
- bit line
- cell
- potential
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 リファレンス電位を書き込めるリファレンス
セルを備える半導体記憶装置において、変動の少ないリ
ファレンスセル書き込み電位を確保して動作の信頼性を
高めると共に動作電流を低減しサイクルタイムの高速化
を可能とする。 【構成】 メモリセルが第１スイッチング手段を介して
接続された第１ビット線と、リファレンスセルが第２ス
イッチング手段を介して接続された第２ビット線と、前
記リファレンスセルにリファレンス電位を書き込み可能
なリファレンス電位書き込み手段と、前記第１、第２ビ
ット線をイコライズするイコライズ手段と、前記第１、
第２ビット線の電位差から前記メモリセル中のデータを
検出するセンスアンプと、前記メモリセル中及びリファ
レンスセル中のデータを前記第１及び第２ビット線にそ
れぞれ読み出し、前記センスアンプの動作開始とほぼ同
時に前記第２スイッチング手段をオフする、制御手段
と、を備えるものとして構成される。
セルを備える半導体記憶装置において、変動の少ないリ
ファレンスセル書き込み電位を確保して動作の信頼性を
高めると共に動作電流を低減しサイクルタイムの高速化
を可能とする。 【構成】 メモリセルが第１スイッチング手段を介して
接続された第１ビット線と、リファレンスセルが第２ス
イッチング手段を介して接続された第２ビット線と、前
記リファレンスセルにリファレンス電位を書き込み可能
なリファレンス電位書き込み手段と、前記第１、第２ビ
ット線をイコライズするイコライズ手段と、前記第１、
第２ビット線の電位差から前記メモリセル中のデータを
検出するセンスアンプと、前記メモリセル中及びリファ
レンスセル中のデータを前記第１及び第２ビット線にそ
れぞれ読み出し、前記センスアンプの動作開始とほぼ同
時に前記第２スイッチング手段をオフする、制御手段
と、を備えるものとして構成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、リファレンス電位を書込めるリファレンスセ
ルを備えた半導体記憶装置に関する。
し、特に、リファレンス電位を書込めるリファレンスセ
ルを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】図２は、一般的な半導体記憶装置のコア
ブロックを示す回路図である。特に、ＭＯＳ型半導体記
憶装置の１つであるＤＲＡＭ（ダイナミックランダムア
クセスメモリ）において、メモリセルの読み出し動作マ
ージンを、リファレンスセルに書込まれるリファレンス
電位で補償する構成を例示する。図２に示すように、ビ
ット線Ｂ０，Ｂ１はビット線イコライズ回路３１に接続
されている。ビット線イコライズ回路３１は、センス増
幅器回路３２に接続される。ビット線Ｂ０には、リファ
レンスセルトランスファーゲート２２を介してリファレ
ンスセル２３が接続される。リファレンスセル２３は、
リファレンス電位書込みゲート２１を介して、リファレ
ンスセル書き込み電位ＶＲＥＦに接続される。ビット線
Ｂ０には、メモリセルトランスファーゲート２４を介し
てメモリセル２５が接続される。ビット線Ｂ１には、リ
ファレンスセルトランスファーゲート２８を介して、リ
ファレンスセル３０が接続される。リファレンスセル３
０には、リファレンス電位書込みゲート２９を介してリ
ファレンスセル書き込み電位ＶＲＥＦに接続される。ビ
ット線Ｂ１には、メモリセルトランスファーゲート２６
を介してメモリセル２７が接続される。
ブロックを示す回路図である。特に、ＭＯＳ型半導体記
憶装置の１つであるＤＲＡＭ（ダイナミックランダムア
クセスメモリ）において、メモリセルの読み出し動作マ
ージンを、リファレンスセルに書込まれるリファレンス
電位で補償する構成を例示する。図２に示すように、ビ
ット線Ｂ０，Ｂ１はビット線イコライズ回路３１に接続
されている。ビット線イコライズ回路３１は、センス増
幅器回路３２に接続される。ビット線Ｂ０には、リファ
レンスセルトランスファーゲート２２を介してリファレ
ンスセル２３が接続される。リファレンスセル２３は、
リファレンス電位書込みゲート２１を介して、リファレ
ンスセル書き込み電位ＶＲＥＦに接続される。ビット線
Ｂ０には、メモリセルトランスファーゲート２４を介し
てメモリセル２５が接続される。ビット線Ｂ１には、リ
ファレンスセルトランスファーゲート２８を介して、リ
ファレンスセル３０が接続される。リファレンスセル３
０には、リファレンス電位書込みゲート２９を介してリ
ファレンスセル書き込み電位ＶＲＥＦに接続される。ビ
ット線Ｂ１には、メモリセルトランスファーゲート２６
を介してメモリセル２７が接続される。
【０００３】リファレンス電位書込みゲート２１には、
リファレンスセル書き込みゲートＷＧ０が接続される。
リファレンスセルトランスファーゲート２２には、リフ
ァレンスセル選択線ＲＷＬ０が接続される。メモリセル
トランスファーゲート２４には、ワード線ＷＬ０が接続
される。また、リファレンス電位書込みゲート２９には
リファレンスセル書き込みゲートＷＧ１が接続される。
リファレンスセルトランスファーゲート２８には、リフ
ァレンスセル選択線ＲＷＬ１が接続される。メモリセル
トランスファーゲート２６には、ワード線ＷＬ１が接続
される。また、ビット線イコライズ回路３１には、イコ
ライズ回路活性化信号ＥＱＬが与えられる。センス増幅
器回路３２には、センス増幅器活性化信号ＳＥが与えら
れる。従来例１．以上のような構成において、従来の半
導体記憶装置の駆動の一例を、図３のタイミングチャー
トにしたがって説明する。
リファレンスセル書き込みゲートＷＧ０が接続される。
リファレンスセルトランスファーゲート２２には、リフ
ァレンスセル選択線ＲＷＬ０が接続される。メモリセル
トランスファーゲート２４には、ワード線ＷＬ０が接続
される。また、リファレンス電位書込みゲート２９には
リファレンスセル書き込みゲートＷＧ１が接続される。
リファレンスセルトランスファーゲート２８には、リフ
ァレンスセル選択線ＲＷＬ１が接続される。メモリセル
トランスファーゲート２６には、ワード線ＷＬ１が接続
される。また、ビット線イコライズ回路３１には、イコ
ライズ回路活性化信号ＥＱＬが与えられる。センス増幅
器回路３２には、センス増幅器活性化信号ＳＥが与えら
れる。従来例１．以上のような構成において、従来の半
導体記憶装置の駆動の一例を、図３のタイミングチャー
トにしたがって説明する。
【０００４】アクティブサイクルでは、図３（Ａ）に示
すように、時刻ｔ０で、ロウアドレスストローブ反転信
号／ＲＡＳがＨレベルからＬレベルになる。これによっ
てロウアドレスが取り込まれる。これにより、このロウ
アドレスによって、図２のコアブロックが選択される。
このようにしてコアブロックが選択されると、図３
（Ｂ）に示すように、ビット線イコライズ回路３１に与
えられているイコライズ回路活性化信号ＥＱＬが、時刻
ｔ１に、非活性化される。また、図３（Ｃ）に示すよう
に、時刻ｔ２に、リファレンスセル書き込みゲートＷＧ
１が非活性化される。これにより、リファレンスセル３
０とリファレンスセル書き込み電位ＶＲＥＦとの間が非
導通状態になる。次に、図３（Ｄ）に示すように、時刻
ｔ３に、ワード線駆動信号ＷＤが活性化される。そし
て、取り込んだロウアドレスにより選択されたコアブロ
ックのワード線ＷＬ０が、図３（Ｅ）に示すように、時
刻ｔ４に活性化される。このワード線ＷＬ０は、メモリ
セルトランスファーゲート２４のゲートに接続されてい
る。このトランスファゲート２４につながっているメモ
リセル２５のデータが、図３（Ｈ）に示すように、ビッ
ト線Ｂ０に読み出される。これとほぼ同タイミングに、
リファレンスセル選択線ＲＷＬ１が活性化される。即
ち、ビット線Ｂ１に、リファレンスセルトランスファー
ゲート２８が接続されている。このリファレンスセルト
ランスファーゲート２８のゲートに入力されているリフ
ァレンスセル選択線ＲＷＬ１が、図３（Ｆ）に示すよう
に、時刻ｔ４に活性化される。これにより、リファレン
スセル３０のデータが、図３（Ｈ）に示すように、ビッ
ト線Ｂ１に読み出される。次に、センス増幅器回路３２
に与えられているセンス増幅器活性化信号ＳＥが、図３
（Ｇ）に示すように、時刻ｔ５に活性化される。これに
より、センス増幅器回路３２は、ビット線Ｂ０とビット
線Ｂ１との間に生じた微小電位差を増幅し、出力する。
すように、時刻ｔ０で、ロウアドレスストローブ反転信
号／ＲＡＳがＨレベルからＬレベルになる。これによっ
てロウアドレスが取り込まれる。これにより、このロウ
アドレスによって、図２のコアブロックが選択される。
このようにしてコアブロックが選択されると、図３
（Ｂ）に示すように、ビット線イコライズ回路３１に与
えられているイコライズ回路活性化信号ＥＱＬが、時刻
ｔ１に、非活性化される。また、図３（Ｃ）に示すよう
に、時刻ｔ２に、リファレンスセル書き込みゲートＷＧ
１が非活性化される。これにより、リファレンスセル３
０とリファレンスセル書き込み電位ＶＲＥＦとの間が非
導通状態になる。次に、図３（Ｄ）に示すように、時刻
ｔ３に、ワード線駆動信号ＷＤが活性化される。そし
て、取り込んだロウアドレスにより選択されたコアブロ
ックのワード線ＷＬ０が、図３（Ｅ）に示すように、時
刻ｔ４に活性化される。このワード線ＷＬ０は、メモリ
セルトランスファーゲート２４のゲートに接続されてい
る。このトランスファゲート２４につながっているメモ
リセル２５のデータが、図３（Ｈ）に示すように、ビッ
ト線Ｂ０に読み出される。これとほぼ同タイミングに、
リファレンスセル選択線ＲＷＬ１が活性化される。即
ち、ビット線Ｂ１に、リファレンスセルトランスファー
ゲート２８が接続されている。このリファレンスセルト
ランスファーゲート２８のゲートに入力されているリフ
ァレンスセル選択線ＲＷＬ１が、図３（Ｆ）に示すよう
に、時刻ｔ４に活性化される。これにより、リファレン
スセル３０のデータが、図３（Ｈ）に示すように、ビッ
ト線Ｂ１に読み出される。次に、センス増幅器回路３２
に与えられているセンス増幅器活性化信号ＳＥが、図３
（Ｇ）に示すように、時刻ｔ５に活性化される。これに
より、センス増幅器回路３２は、ビット線Ｂ０とビット
線Ｂ１との間に生じた微小電位差を増幅し、出力する。
【０００５】プリチャージサイクルでは、図３（Ａ）に
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が時刻ｔ７にＬレベルからＨレベルになる。これによっ
て、図３（Ｅ）と（Ｆ）に示すように、ワード線ＷＬ０
とリファレンスセル選択線ＲＷＬ１がそれぞれ時刻ｔ９
と時刻ｔ１５にグランドレベル近傍にリセットされる。
この後、図３（Ｇ）に示すように、時刻ｔ１０にセンス
増幅器活性化信号ＳＥが非活性化され、センス増幅器回
路３２は動作を停止する。次に、図３（Ｂ）に示すよう
に、イコライズ回路活性化信号ＥＱＬが時刻ｔ１１に活
性化され、ビット線イコライズ回路３１が動作して、図
３（Ｈ）に示すように、ビット線Ｂ０、Ｂ１をイコライ
ズしてビット線プリチャージ電位とする。これとほぼ同
タイミングの時刻ｔ１２に、リファレンスセル書き込み
ゲートＷＧ１が活性化される。これにより、リファレン
ス電位書込みゲート２９を通じて、リファレンスセル書
き込み電位ＶＲＥＦをリファレンスセル３０に書き込
む。
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が時刻ｔ７にＬレベルからＨレベルになる。これによっ
て、図３（Ｅ）と（Ｆ）に示すように、ワード線ＷＬ０
とリファレンスセル選択線ＲＷＬ１がそれぞれ時刻ｔ９
と時刻ｔ１５にグランドレベル近傍にリセットされる。
この後、図３（Ｇ）に示すように、時刻ｔ１０にセンス
増幅器活性化信号ＳＥが非活性化され、センス増幅器回
路３２は動作を停止する。次に、図３（Ｂ）に示すよう
に、イコライズ回路活性化信号ＥＱＬが時刻ｔ１１に活
性化され、ビット線イコライズ回路３１が動作して、図
３（Ｈ）に示すように、ビット線Ｂ０、Ｂ１をイコライ
ズしてビット線プリチャージ電位とする。これとほぼ同
タイミングの時刻ｔ１２に、リファレンスセル書き込み
ゲートＷＧ１が活性化される。これにより、リファレン
ス電位書込みゲート２９を通じて、リファレンスセル書
き込み電位ＶＲＥＦをリファレンスセル３０に書き込
む。
【０００６】なお、上記説明では、リファレンスセル２
３、リファレンスセルトランスファーゲート２２、リフ
ァレンス電位書込みゲート２１やメモリセル２７、メモ
リセルトランスファーゲート２６の動作については示し
てない。しかし、それらの動作は、ビット線Ｂ０とビッ
ト線Ｂ１の関係が異なるだけで、リファレンスセル３
０、リファレンスセルトランスファーゲート２８、リフ
ァレンス電位書込みゲート２９やメモリセル２５、メモ
リセルトランスファーゲート２４の動作と同様である。
３、リファレンスセルトランスファーゲート２２、リフ
ァレンス電位書込みゲート２１やメモリセル２７、メモ
リセルトランスファーゲート２６の動作については示し
てない。しかし、それらの動作は、ビット線Ｂ０とビッ
ト線Ｂ１の関係が異なるだけで、リファレンスセル３
０、リファレンスセルトランスファーゲート２８、リフ
ァレンス電位書込みゲート２９やメモリセル２５、メモ
リセルトランスファーゲート２４の動作と同様である。
【０００７】さて、以上のような駆動方法によれば、リ
ファレンスセル３０にはメモリセル２５のデータと逆の
データがリストアされる。このため、リファレンスセル
選択線ＲＷＬ１によりリファレンスセルトランスファー
ゲート２８が閉じて、リファレンスセル書き込みゲート
ＷＧ１によりリファレンス電位書込みゲート２９が開い
たときに、リファレンスセル書き込み電位ＶＲＥＦとリ
ファレンスセル３０のデータが短絡される。これによ
り、リファレンスセル書き込み電位ＶＲＥＦは、図３
（Ｉ）に示すように、一時的に設定値からずれるが、あ
る時間を経て設定電位に戻る。ところが、このリファレ
ンスセル書き込み電位ＶＲＥＦが設定値からずれている
ときに、アクティブサイクルに入ると、メモリセル２５
の読み出し感度及びメモリセル２７の読み出し感度に、
設計時には意図しなかったアンバランスを生じてしま
う。従来例２．次に、従来の半導体記憶装置の駆動の他
の例を、図４のタイミングチャートにしたがって説明す
る。
ファレンスセル３０にはメモリセル２５のデータと逆の
データがリストアされる。このため、リファレンスセル
選択線ＲＷＬ１によりリファレンスセルトランスファー
ゲート２８が閉じて、リファレンスセル書き込みゲート
ＷＧ１によりリファレンス電位書込みゲート２９が開い
たときに、リファレンスセル書き込み電位ＶＲＥＦとリ
ファレンスセル３０のデータが短絡される。これによ
り、リファレンスセル書き込み電位ＶＲＥＦは、図３
（Ｉ）に示すように、一時的に設定値からずれるが、あ
る時間を経て設定電位に戻る。ところが、このリファレ
ンスセル書き込み電位ＶＲＥＦが設定値からずれている
ときに、アクティブサイクルに入ると、メモリセル２５
の読み出し感度及びメモリセル２７の読み出し感度に、
設計時には意図しなかったアンバランスを生じてしま
う。従来例２．次に、従来の半導体記憶装置の駆動の他
の例を、図４のタイミングチャートにしたがって説明す
る。
【０００８】アクティブサイクルでは、図４（Ａ）に示
すように、時刻ｔ０にロウアドレスストローブ反転信号
／ＲＡＳがＨレベルからＬレベルになる。これによっ
て、ロウアドレスが取り込まれると、コアブロックが選
択される。その結果、図４（Ｂ）に示すように、ビット
線イコライズ回路３１に与えられているイコライズ回路
活性化信号ＥＱＬが、時刻ｔ１に、非活性化される。ま
た、図４（Ｃ）に示すように、リファレンスセル書き込
みゲートＷＧ１が、時刻ｔ２に非活性化され、リファレ
ンスセル３０とリファレンスセル書き込み電位ＶＲＥＦ
との間が非導通状態になる。次に、図４（Ｄ）に示すよ
うに、ワード線駆動信号ＷＤが時刻ｔ３に活性化され
る。そして、取り込んだロウアドレスによって選択され
たコアブロックのワード線ＷＬ０が、図４（Ｅ）に示す
ように、時刻ｔ４に活性化される。このワード線ＷＬ０
はメモリセルトランスファーゲート２４のゲートに接続
されている。このトランスファーゲート２４に接続され
ているメモリセル２５のデータが、図４（Ｈ）に示すよ
うに、ビット線Ｂ０に読み出される。ほぼ同タイミング
の時刻ｔ４に、リファレンス選択線ＲＷＬ１が活性化さ
れる。つまり、ビット線Ｂ１にリファレンストランスフ
ァーゲート２８が接続されている。このリファレンスセ
ルトランスファーゲート２８のゲートに入力されている
リファレンスセル選択線ＲＷＬ１が、図４（Ｆ）に示す
ように、時刻ｔ４に、活性化される。そして、リファレ
ンスセル３０のデータが、図４（Ｈ）に示すように、ビ
ット線Ｂ１に読み出される。次に、センス増幅器回路３
２に与えられているセンス増幅器活性化信号ＳＥが、図
４（Ｇ）に示すように、時刻ｔ５に活性化される。これ
により、センス増幅器回路３２は、ビット線Ｂ０とビッ
ト線Ｂ１との間に生じた微小電位差を増幅して出力す
る。ここまでの動作は、図３ので示した方法と同様であ
る。
すように、時刻ｔ０にロウアドレスストローブ反転信号
／ＲＡＳがＨレベルからＬレベルになる。これによっ
て、ロウアドレスが取り込まれると、コアブロックが選
択される。その結果、図４（Ｂ）に示すように、ビット
線イコライズ回路３１に与えられているイコライズ回路
活性化信号ＥＱＬが、時刻ｔ１に、非活性化される。ま
た、図４（Ｃ）に示すように、リファレンスセル書き込
みゲートＷＧ１が、時刻ｔ２に非活性化され、リファレ
ンスセル３０とリファレンスセル書き込み電位ＶＲＥＦ
との間が非導通状態になる。次に、図４（Ｄ）に示すよ
うに、ワード線駆動信号ＷＤが時刻ｔ３に活性化され
る。そして、取り込んだロウアドレスによって選択され
たコアブロックのワード線ＷＬ０が、図４（Ｅ）に示す
ように、時刻ｔ４に活性化される。このワード線ＷＬ０
はメモリセルトランスファーゲート２４のゲートに接続
されている。このトランスファーゲート２４に接続され
ているメモリセル２５のデータが、図４（Ｈ）に示すよ
うに、ビット線Ｂ０に読み出される。ほぼ同タイミング
の時刻ｔ４に、リファレンス選択線ＲＷＬ１が活性化さ
れる。つまり、ビット線Ｂ１にリファレンストランスフ
ァーゲート２８が接続されている。このリファレンスセ
ルトランスファーゲート２８のゲートに入力されている
リファレンスセル選択線ＲＷＬ１が、図４（Ｆ）に示す
ように、時刻ｔ４に、活性化される。そして、リファレ
ンスセル３０のデータが、図４（Ｈ）に示すように、ビ
ット線Ｂ１に読み出される。次に、センス増幅器回路３
２に与えられているセンス増幅器活性化信号ＳＥが、図
４（Ｇ）に示すように、時刻ｔ５に活性化される。これ
により、センス増幅器回路３２は、ビット線Ｂ０とビッ
ト線Ｂ１との間に生じた微小電位差を増幅して出力す
る。ここまでの動作は、図３ので示した方法と同様であ
る。
【０００９】プリチャージサイクルでは、図４（Ａ）に
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ７に、ＬレベルからＨレベルになる。これに
よって、図４（Ｅ）に示すように、時刻ｔ９に、ワード
線ＷＬ０がグランドレベル近傍にリセットされる。この
後に、図４（Ｇ）に示すように、センス増幅器活性化信
号ＳＥが、時刻ｔ１０に、非活性化され、センス増幅器
回路３２は動作を停止する。次に、図４（Ｂ）に示すよ
うに、イコライズ回路活性化信号ＥＱＬが、時刻ｔ１１
に、活性化されるこれにより、ビット線イコライズ回路
３１が動作して、図３（Ｈ）に示すように、ビット線Ｂ
０、Ｂ１をイコライズしてビット線プリチャージ電位を
とる。この時、ビット線Ｂ０、Ｂ１のイコライズされた
電位が、リファレンスセル３０に書き込まれる。次に、
これとほぼ同タイミングの時刻ｔ１４にリファレンスセ
ル書き込みゲートＷＧ１が活性化される。この書き込み
ゲートＷＧ１が、ゲートに入力されたリファレンス電位
書込みゲート２９を通じて、リファレンスセル書き込み
電位ＶＲＥＦをリファレンスセル３０に書き込む。
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ７に、ＬレベルからＨレベルになる。これに
よって、図４（Ｅ）に示すように、時刻ｔ９に、ワード
線ＷＬ０がグランドレベル近傍にリセットされる。この
後に、図４（Ｇ）に示すように、センス増幅器活性化信
号ＳＥが、時刻ｔ１０に、非活性化され、センス増幅器
回路３２は動作を停止する。次に、図４（Ｂ）に示すよ
うに、イコライズ回路活性化信号ＥＱＬが、時刻ｔ１１
に、活性化されるこれにより、ビット線イコライズ回路
３１が動作して、図３（Ｈ）に示すように、ビット線Ｂ
０、Ｂ１をイコライズしてビット線プリチャージ電位を
とる。この時、ビット線Ｂ０、Ｂ１のイコライズされた
電位が、リファレンスセル３０に書き込まれる。次に、
これとほぼ同タイミングの時刻ｔ１４にリファレンスセ
ル書き込みゲートＷＧ１が活性化される。この書き込み
ゲートＷＧ１が、ゲートに入力されたリファレンス電位
書込みゲート２９を通じて、リファレンスセル書き込み
電位ＶＲＥＦをリファレンスセル３０に書き込む。
【００１０】なお、上記説明でも、リファレンスセル２
３、リファレンスセルトランスファーゲート２２、リフ
ァレンス電位書込みゲート２１やメモリセル２７、メモ
リセルトランスファーゲート２６の動作については示し
てない。しかし、これらの動作は、、ビット線Ｂ０とビ
ット線Ｂ１の関係が異なるだけで、リファレンスセル３
０、リファレンスセルトランスファーゲート２８、リフ
ァレンス電位書込みゲート２９やメモリセル２５、メモ
リセルトランスファーゲート２４の動作と全く同様であ
る。
３、リファレンスセルトランスファーゲート２２、リフ
ァレンス電位書込みゲート２１やメモリセル２７、メモ
リセルトランスファーゲート２６の動作については示し
てない。しかし、これらの動作は、、ビット線Ｂ０とビ
ット線Ｂ１の関係が異なるだけで、リファレンスセル３
０、リファレンスセルトランスファーゲート２８、リフ
ァレンス電位書込みゲート２９やメモリセル２５、メモ
リセルトランスファーゲート２４の動作と全く同様であ
る。
【００１１】さて、以上のような半導体記憶装置駆動方
法において、プリチャージサイクルに入りビット線Ｂ
０、Ｂ１のイコライズされた電位はリファレンスセル３
０に書き込まれる。この後、リファレンスセル選択線Ｒ
ＷＬ１がグランドレベル近傍にリセットされる。そのた
めリファレンスセル書き込みゲートＷＧ１を活性化する
タイミングを、ビット線Ｂ０、ビット線Ｂ１がイコライ
ズされる時間だけ待つ必要がある。このため、プリチャ
ージサイクル時間の増大を招いてしまう。これに対し
て、ビット線Ｂ０、Ｂ１のイコライズの時間を待たない
と、メモリセル２５のデータと逆のデータがリストアさ
れているリファレンスセル３０とリファレンスセル書き
込み電位ＶＲＥＦとが短絡された時に、リファレンスセ
ル書き込み電位ＶＲＥＦは一時的に設定値と大きくずれ
てしまい、図３で示した方法と同様の問題を生ずる。
法において、プリチャージサイクルに入りビット線Ｂ
０、Ｂ１のイコライズされた電位はリファレンスセル３
０に書き込まれる。この後、リファレンスセル選択線Ｒ
ＷＬ１がグランドレベル近傍にリセットされる。そのた
めリファレンスセル書き込みゲートＷＧ１を活性化する
タイミングを、ビット線Ｂ０、ビット線Ｂ１がイコライ
ズされる時間だけ待つ必要がある。このため、プリチャ
ージサイクル時間の増大を招いてしまう。これに対し
て、ビット線Ｂ０、Ｂ１のイコライズの時間を待たない
と、メモリセル２５のデータと逆のデータがリストアさ
れているリファレンスセル３０とリファレンスセル書き
込み電位ＶＲＥＦとが短絡された時に、リファレンスセ
ル書き込み電位ＶＲＥＦは一時的に設定値と大きくずれ
てしまい、図３で示した方法と同様の問題を生ずる。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
半導体記憶装置では、リファレンスセル書き込み電位Ｖ
ＲＥＦが一時的に設定値からずれてしまいメモリセル２
５の読み出し感度及びメモリセル２７の読み出し感度に
アンバランスを生じたり、プリチャージサイクル時間の
増大を招いてしまう、という問題がある。また、リファ
レンスセルの充放電にかかる電流も無視できず、リファ
レンスセルを設けない場合に比べると、動作電流の増大
はまぬがれないという問題がある。
半導体記憶装置では、リファレンスセル書き込み電位Ｖ
ＲＥＦが一時的に設定値からずれてしまいメモリセル２
５の読み出し感度及びメモリセル２７の読み出し感度に
アンバランスを生じたり、プリチャージサイクル時間の
増大を招いてしまう、という問題がある。また、リファ
レンスセルの充放電にかかる電流も無視できず、リファ
レンスセルを設けない場合に比べると、動作電流の増大
はまぬがれないという問題がある。
【００１３】本発明は、上記に鑑みてなされたもので、
その目的は、リファレンス電位を書き込み可能なリファ
レンスセルを備える半導体記憶装置を駆動するに当り、
電位変動の少ないリファレンスセル書き込み電位を確保
して動作の信頼性を高めると共に動作電流を低減しサイ
クルタイムの高速化を可能とすることにある。
その目的は、リファレンス電位を書き込み可能なリファ
レンスセルを備える半導体記憶装置を駆動するに当り、
電位変動の少ないリファレンスセル書き込み電位を確保
して動作の信頼性を高めると共に動作電流を低減しサイ
クルタイムの高速化を可能とすることにある。
【００１４】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、メモリセルが第１スイッチング手段を介して
接続された第１ビット線と、リファレンスセルが第２ス
イッチング手段を介して接続された第２ビット線と、前
記リファレンスセルにリファレンス電位を書き込み可能
なリファレンス電位書き込み手段と、前記第１、第２ビ
ット線をイコライズするイコライズ手段と、前記第１、
第２ビット線の電位差から前記メモリセル中のデータを
検出するセンスアンプと、前記メモリセル中及びリファ
レンスセル中のデータを前記第１及び第２ビット線にそ
れぞれ読み出し、前記センスアンプの動作開始とほぼ同
時に前記第２スイッチング手段をオフする、制御手段
と、を備えるものとして構成される。
憶装置は、メモリセルが第１スイッチング手段を介して
接続された第１ビット線と、リファレンスセルが第２ス
イッチング手段を介して接続された第２ビット線と、前
記リファレンスセルにリファレンス電位を書き込み可能
なリファレンス電位書き込み手段と、前記第１、第２ビ
ット線をイコライズするイコライズ手段と、前記第１、
第２ビット線の電位差から前記メモリセル中のデータを
検出するセンスアンプと、前記メモリセル中及びリファ
レンスセル中のデータを前記第１及び第２ビット線にそ
れぞれ読み出し、前記センスアンプの動作開始とほぼ同
時に前記第２スイッチング手段をオフする、制御手段
と、を備えるものとして構成される。
【００１５】本発明の第２の半導体記憶装置は、メモリ
セルが第１スイッチング手段を介して接続された第１ビ
ット線と、リファレンスセルが第２スイッチング手段を
介して接続された第２ビット線と、前記リファレンスセ
ルにリファレンス電位を書き込み可能なリファレンス電
位書き込み手段と、前記第１、第２ビット線をイコライ
ズするイコライズ手段と、前記第１、第２ビット線の電
位差から前記メモリセル中のデータを検出するセンスア
ンプと、前記第１、第２スイッチング手段のオン／オフ
と、前記リファレンス電位書き込み手段の動作と、前記
イコライズ手段の動作と、前記センスアンプの動作とを
制御する制御手段であって、前記メモリセル中及び前記
リファレンスセル中のデータを前記第１及び第２ビット
線にそれぞれ読み出し、この後前記リファレンスセルを
前記第２ビット線から切り離すのとほぼ同時に前記セン
スアンプを動作させ、この後前記メモリセルを前記第１
ビット線から切り離し、この後前記イコライズ手段を動
作させ、この後前記リファレンス電位書き込み手段を動
作させるように制御する、制御手段と、を備えるものと
して構成される。
セルが第１スイッチング手段を介して接続された第１ビ
ット線と、リファレンスセルが第２スイッチング手段を
介して接続された第２ビット線と、前記リファレンスセ
ルにリファレンス電位を書き込み可能なリファレンス電
位書き込み手段と、前記第１、第２ビット線をイコライ
ズするイコライズ手段と、前記第１、第２ビット線の電
位差から前記メモリセル中のデータを検出するセンスア
ンプと、前記第１、第２スイッチング手段のオン／オフ
と、前記リファレンス電位書き込み手段の動作と、前記
イコライズ手段の動作と、前記センスアンプの動作とを
制御する制御手段であって、前記メモリセル中及び前記
リファレンスセル中のデータを前記第１及び第２ビット
線にそれぞれ読み出し、この後前記リファレンスセルを
前記第２ビット線から切り離すのとほぼ同時に前記セン
スアンプを動作させ、この後前記メモリセルを前記第１
ビット線から切り離し、この後前記イコライズ手段を動
作させ、この後前記リファレンス電位書き込み手段を動
作させるように制御する、制御手段と、を備えるものと
して構成される。
【００１６】本発明の第３の半導体記憶装置は、メモリ
セルが第１スイッチング手段を介して接続された第１ビ
ット線と、リファレンスセルが第２スイッチング手段を
介して接続された第２ビット線と、前記リファレンスセ
ルにリファレンス電位を書き込み可能なリファレンス電
位書き込み手段と、前記第１、第２ビット線をイコライ
ズするイコライズ手段と、前記第１、第２ビット線の電
位差から前記メモリセル中のデータを検出するセンスア
ンプと、前記第１、第２スイッチング手段のオン／オフ
と、前記リファレンス電位書き込み手段の動作と、前記
イコライズ手段の動作と、前記センスアンプの動作とを
制御する制御手段であって、前記メモリセル中及び前記
リファレンスセル中のデータを前記第１及び第２ビット
線にそれぞれ読み出し、この後前記リファレンスセルを
前記第２ビット線から切り離すのとほぼ同時に前記セン
スアンプを動作させ、この後前記リファレンス電位書き
込み手段を動作させこの後前記メモリセルを前記第１ビ
ット線から切り離し、この後前記イコライズ手段を動作
させるように制御する、制御手段と、を備えるものとし
て構成される。
セルが第１スイッチング手段を介して接続された第１ビ
ット線と、リファレンスセルが第２スイッチング手段を
介して接続された第２ビット線と、前記リファレンスセ
ルにリファレンス電位を書き込み可能なリファレンス電
位書き込み手段と、前記第１、第２ビット線をイコライ
ズするイコライズ手段と、前記第１、第２ビット線の電
位差から前記メモリセル中のデータを検出するセンスア
ンプと、前記第１、第２スイッチング手段のオン／オフ
と、前記リファレンス電位書き込み手段の動作と、前記
イコライズ手段の動作と、前記センスアンプの動作とを
制御する制御手段であって、前記メモリセル中及び前記
リファレンスセル中のデータを前記第１及び第２ビット
線にそれぞれ読み出し、この後前記リファレンスセルを
前記第２ビット線から切り離すのとほぼ同時に前記セン
スアンプを動作させ、この後前記リファレンス電位書き
込み手段を動作させこの後前記メモリセルを前記第１ビ
ット線から切り離し、この後前記イコライズ手段を動作
させるように制御する、制御手段と、を備えるものとし
て構成される。
【００１７】
【作用】第１スイッチング手段のオンによりメモリセル
中のデータが第１ビット線に読み出され、第２スイッチ
ング手段のオンによりリファレンスセル中のデータが第
２ビット線に読み出される。この後、センスアンプの動
作開始とほぼ同時に、第２スイッチング手段がオフす
る。これにより、リファレンスセルと第２ビット線が切
り離される。これにより、リファレンスセルの電位変動
が抑制される。
中のデータが第１ビット線に読み出され、第２スイッチ
ング手段のオンによりリファレンスセル中のデータが第
２ビット線に読み出される。この後、センスアンプの動
作開始とほぼ同時に、第２スイッチング手段がオフす
る。これにより、リファレンスセルと第２ビット線が切
り離される。これにより、リファレンスセルの電位変動
が抑制される。
【００１８】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。 実施例１．図１は本発明の一実施例を説明するためのタ
イミングチャートである。図２のコアブロックに適用し
た場合について説明するものである。
説明する。 実施例１．図１は本発明の一実施例を説明するためのタ
イミングチャートである。図２のコアブロックに適用し
た場合について説明するものである。
【００１９】アクティブサイクルでは、図１（Ａ）に示
すように、ロウアドレスストローブ反転信号／ＲＡＳが
時刻ｔ０にＨレベルからＬレベルになることによってロ
ウアドレスが取り込まれる。このロウアドレスによって
図２のコアブロックが選択される。コアブロックが選択
されると、図１（Ｂ）に示すように、ビット線イコライ
ズ回路３１に与えられているイコライズ回路活性化信号
ＥＱＬが時刻ｔ１に非活性化される。また、リファレン
スセル書き込みゲートＷＧ１が、時刻ｔ２に、非活性化
されリファレンスセル３０とリファレンスセル書き込み
電位ＶＲＥＦとが非導通状態になる。次に、図１（Ｄ）
に示すように、ワード線駆動信号ＷＤが、、時刻ｔ３
に、活性化される。そして、取り込んだロウアドレスに
より選択されたコアブロックのワード線ＷＬ０とリファ
レンスセル選択線ＲＷＬ１とが、図１（Ｅ）、（Ｆ）に
示すように、時刻ｔ４に、それぞれ、活性化される。こ
れにより、ワード線ＷＬ０がゲートに入力されているメ
モリセルトランスファーゲート２４を通じて、メモリセ
ル２５のデータが、図１（Ｈ）に示すように、ビット線
Ｂ０に読み出される。リファレンスセル選択線ＲＷＬ１
がゲートに入力されているリファレンスセルトランスフ
ァーゲート２８を通じて、リファレンスセル３０のデー
タが、図１（Ｈ）に示すように、ビット線Ｂ１に読み出
される。次に、センス増幅器回路３２に与えられている
センス増幅器活性化信号ＳＥが、図１（Ｇ）に示すよう
に、時刻ｔ５に、活性化される。これにより、センス増
幅器回路３２は、ビット線Ｂ０とビット線Ｂ１との間に
生じた微小電位差を、増幅し、出力する。なお、図１
（Ｆ）に示すように、センス増幅器回路３２が動作を始
める前後のタイミングである時刻ｔ５に、リファレンス
セル選択線ＲＷＬ１が非活性化となり、リファレンスセ
ル３０とビット線Ｂ１とが電気的に切り離される。
すように、ロウアドレスストローブ反転信号／ＲＡＳが
時刻ｔ０にＨレベルからＬレベルになることによってロ
ウアドレスが取り込まれる。このロウアドレスによって
図２のコアブロックが選択される。コアブロックが選択
されると、図１（Ｂ）に示すように、ビット線イコライ
ズ回路３１に与えられているイコライズ回路活性化信号
ＥＱＬが時刻ｔ１に非活性化される。また、リファレン
スセル書き込みゲートＷＧ１が、時刻ｔ２に、非活性化
されリファレンスセル３０とリファレンスセル書き込み
電位ＶＲＥＦとが非導通状態になる。次に、図１（Ｄ）
に示すように、ワード線駆動信号ＷＤが、、時刻ｔ３
に、活性化される。そして、取り込んだロウアドレスに
より選択されたコアブロックのワード線ＷＬ０とリファ
レンスセル選択線ＲＷＬ１とが、図１（Ｅ）、（Ｆ）に
示すように、時刻ｔ４に、それぞれ、活性化される。こ
れにより、ワード線ＷＬ０がゲートに入力されているメ
モリセルトランスファーゲート２４を通じて、メモリセ
ル２５のデータが、図１（Ｈ）に示すように、ビット線
Ｂ０に読み出される。リファレンスセル選択線ＲＷＬ１
がゲートに入力されているリファレンスセルトランスフ
ァーゲート２８を通じて、リファレンスセル３０のデー
タが、図１（Ｈ）に示すように、ビット線Ｂ１に読み出
される。次に、センス増幅器回路３２に与えられている
センス増幅器活性化信号ＳＥが、図１（Ｇ）に示すよう
に、時刻ｔ５に、活性化される。これにより、センス増
幅器回路３２は、ビット線Ｂ０とビット線Ｂ１との間に
生じた微小電位差を、増幅し、出力する。なお、図１
（Ｆ）に示すように、センス増幅器回路３２が動作を始
める前後のタイミングである時刻ｔ５に、リファレンス
セル選択線ＲＷＬ１が非活性化となり、リファレンスセ
ル３０とビット線Ｂ１とが電気的に切り離される。
【００２０】プリチャージサイクルでは、図１（Ａ）に
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が時刻ｔ７でＬレベルからＨレベルになる。これによっ
て、図１（Ｄ）と（Ｅ）に示すように、ワード線駆動信
号ＷＤとワード線ＷＬ０とが、それぞれ、時刻ｔ１１、
時刻ｔ１２に、非活性化される。次に、図１（Ｇ）に示
すように、センス増幅器活性化信号ＳＥが、時刻ｔ１０
に、非活性化され、センス増幅器回路３２は動作を停止
する。次に、図１（Ａ）に示すように、イコライズ回路
活性化信号ＥＱＬが時刻ｔ１１に活性化される。これに
より、ビット線イコライズ回路３１が動作してビット線
Ｂ０とビット線Ｂ１とをイコライズする。ほぼ同じタイ
ミングの時刻ｔ１２に、図１（Ｃ）に示すように、リフ
ァレンスセル書き込みゲートＷＧ１が活性化され、リフ
ァレンスセル書き込み電位ＶＲＥＦがリファレンスセル
３０に書き込まれる。
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が時刻ｔ７でＬレベルからＨレベルになる。これによっ
て、図１（Ｄ）と（Ｅ）に示すように、ワード線駆動信
号ＷＤとワード線ＷＬ０とが、それぞれ、時刻ｔ１１、
時刻ｔ１２に、非活性化される。次に、図１（Ｇ）に示
すように、センス増幅器活性化信号ＳＥが、時刻ｔ１０
に、非活性化され、センス増幅器回路３２は動作を停止
する。次に、図１（Ａ）に示すように、イコライズ回路
活性化信号ＥＱＬが時刻ｔ１１に活性化される。これに
より、ビット線イコライズ回路３１が動作してビット線
Ｂ０とビット線Ｂ１とをイコライズする。ほぼ同じタイ
ミングの時刻ｔ１２に、図１（Ｃ）に示すように、リフ
ァレンスセル書き込みゲートＷＧ１が活性化され、リフ
ァレンスセル書き込み電位ＶＲＥＦがリファレンスセル
３０に書き込まれる。
【００２１】以上のようなタイミングでリファレンスセ
ル３０を活性化した場合、ビット線Ｂ１がセンス増幅器
回路３２により増幅される前の微小振幅しかしていない
状態で、リファレンスセル書き込みゲートＷＧ１が非活
性化状態になる。このため、この時のリファレンスセル
３０の電位は、ビット線Ｂ１のイコライズを待つことな
く、ビット線プリチャージ電位近傍の値である。したが
って、プリチャージサイクルに入り、リファレンスセル
３０とリファレンスセル書き込み電位ＶＲＥＦが短絡さ
れた場合でも、ビット線プリチャージ電位は、リファレ
ンスセル書き込み電位ＶＲＥＦの電位に近い値となる。
このため、リファレンスセル書き込み電位ＶＲＥＦの電
位変動が少なく、次のアクティブサイクルでメモリセル
データのＨレベルとＬレベルの読み出し感度にアンバラ
ンスを生じない。また、ビット線Ｂ１が増幅される前の
微小振幅しかしていない状態で、リファレンスセル書き
込みゲートＷＧ１が非活性化状態になる。このため、リ
ファレンスセル３０の充放電電流を抑制することが可能
であり、動作電流を低減することができる。さらに、ビ
ット線Ｂ０、Ｂ１のイコライズされた電位をリファレン
スセル３０に書き込む必要がない。このためプリチャー
ジサイクル時間の増大を招くことなく、サイクルタイム
の短縮と動作の高速化が可能となる。
ル３０を活性化した場合、ビット線Ｂ１がセンス増幅器
回路３２により増幅される前の微小振幅しかしていない
状態で、リファレンスセル書き込みゲートＷＧ１が非活
性化状態になる。このため、この時のリファレンスセル
３０の電位は、ビット線Ｂ１のイコライズを待つことな
く、ビット線プリチャージ電位近傍の値である。したが
って、プリチャージサイクルに入り、リファレンスセル
３０とリファレンスセル書き込み電位ＶＲＥＦが短絡さ
れた場合でも、ビット線プリチャージ電位は、リファレ
ンスセル書き込み電位ＶＲＥＦの電位に近い値となる。
このため、リファレンスセル書き込み電位ＶＲＥＦの電
位変動が少なく、次のアクティブサイクルでメモリセル
データのＨレベルとＬレベルの読み出し感度にアンバラ
ンスを生じない。また、ビット線Ｂ１が増幅される前の
微小振幅しかしていない状態で、リファレンスセル書き
込みゲートＷＧ１が非活性化状態になる。このため、リ
ファレンスセル３０の充放電電流を抑制することが可能
であり、動作電流を低減することができる。さらに、ビ
ット線Ｂ０、Ｂ１のイコライズされた電位をリファレン
スセル３０に書き込む必要がない。このためプリチャー
ジサイクル時間の増大を招くことなく、サイクルタイム
の短縮と動作の高速化が可能となる。
【００２２】図５は、図１に示した駆動を実現するため
の、リファレンスセル選択線ＲＷＬ１を導出する回路図
を例示するものである。図５に示すように、ワード線駆
動信号ＷＤとロウアドレスがナンド回路５２に入力され
る。ナンド回路５２の出力を反転回路５３で反転し、こ
の信号をナンド回路５５と遅延回路５１に与え、遅延回
路５１の出力は、反転回路５４で反転する。反転回路５
３、５４の出力をナンド回路５５に入力する。ナンド回
路５５の出力を反転回路５６で反転した信号がリファレ
ンスセル選択線ＲＷＬ１に出力される。
の、リファレンスセル選択線ＲＷＬ１を導出する回路図
を例示するものである。図５に示すように、ワード線駆
動信号ＷＤとロウアドレスがナンド回路５２に入力され
る。ナンド回路５２の出力を反転回路５３で反転し、こ
の信号をナンド回路５５と遅延回路５１に与え、遅延回
路５１の出力は、反転回路５４で反転する。反転回路５
３、５４の出力をナンド回路５５に入力する。ナンド回
路５５の出力を反転回路５６で反転した信号がリファレ
ンスセル選択線ＲＷＬ１に出力される。
【００２３】以上のような構成によれば、ワード線駆動
信号ＷＤとロウアドレスとにより、リファレンスセル選
択線ＲＷＬ１は活性化され、遅延回路５１に設定された
時間が経過した後に非活性化となる。このリファレンス
セル選択線ＲＷＬ１が非活性化になるタイミングは、セ
ンス増幅器回路３２が活性化されるタイミングの近傍に
設定される。この設定は遅延回路５１の遅延時間の設定
により行なわれる。
信号ＷＤとロウアドレスとにより、リファレンスセル選
択線ＲＷＬ１は活性化され、遅延回路５１に設定された
時間が経過した後に非活性化となる。このリファレンス
セル選択線ＲＷＬ１が非活性化になるタイミングは、セ
ンス増幅器回路３２が活性化されるタイミングの近傍に
設定される。この設定は遅延回路５１の遅延時間の設定
により行なわれる。
【００２４】図６は図１に示した駆動を実現するため
の、リファレンスセル選択線ＲＷＬ１を導出する回路の
他の例を示す。図６に示すように、センス増幅器活性化
信号ＳＥは反転回路５８で反転され、ワード線駆動信号
ＷＤとロウアドレスと共に、ナンド回路５７に入力され
る。ナンド回路５７の出力を反転回路５６で反転して、
リファレンスセル選択線ＲＷＬ１を導出している。
の、リファレンスセル選択線ＲＷＬ１を導出する回路の
他の例を示す。図６に示すように、センス増幅器活性化
信号ＳＥは反転回路５８で反転され、ワード線駆動信号
ＷＤとロウアドレスと共に、ナンド回路５７に入力され
る。ナンド回路５７の出力を反転回路５６で反転して、
リファレンスセル選択線ＲＷＬ１を導出している。
【００２５】以上のような構成によれば、ワード線駆動
信号ＷＤによりリファレンスセル選択線ＲＷＬ１は活性
化され、センス増幅器活性化信号ＳＥにより非活性化に
なるので、図１に示した初期の目的を達成することがで
きる。 実施例２．図７は、本発明の他の実施例を説明するため
のタイミングチャートである。図２のコアブロックに適
用した場合についてのものである。
信号ＷＤによりリファレンスセル選択線ＲＷＬ１は活性
化され、センス増幅器活性化信号ＳＥにより非活性化に
なるので、図１に示した初期の目的を達成することがで
きる。 実施例２．図７は、本発明の他の実施例を説明するため
のタイミングチャートである。図２のコアブロックに適
用した場合についてのものである。
【００２６】アクティブサイクルでは、図７（Ａ）に示
すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ０で、ＨレベルからＬレベルになる。これに
よってロウアドレスが取り込まれると、このロウアドレ
スによって図２のコアブロックが選択される。コアブロ
ックが選択されると、図７（Ｂ）に示すように、ビット
線イコライズ回路３１に与えられているイコライズ回路
活性化信号ＥＱＬが、時刻ｔ１に、非活性化される。ま
た、リファレンスセル書き込みゲートＷＧ１が、時刻ｔ
２に、非活性化され、リファレンスセル３０とリファレ
ンスセル書き込み電位ＶＲＥＦとが非導通状態になる。
次に、図７（Ｄ）に示すように、ワード線駆動信号ＷＤ
が時刻ｔ３に活性化される。そして、取り込んだロウア
ドレスにより選択されたコアブロックのワード線ＷＬ０
と、リファレンスセル選択線ＲＷＬ７とが、図７
（Ｅ）、（Ｆ）に示すように、それぞれ時刻ｔ４に活性
化される。これにより、ワード線ＷＬ０がゲートに入力
されているメモリセルトランスファーゲート２４を通じ
て、メモリセル２５のデータが、図７（Ｈ）に示すよう
に、ビット線Ｂ０に読み出される。リファレンスセル選
択線ＲＷＬ１がゲートに入力しされいるリファレンスセ
ルトランスファーゲート２８を通じて、リファレンスセ
ル３０のデータが、図７（Ｈ）に示すように、ビット線
Ｂ１に読み出される。次に、センス増幅器回路３２に与
えられているセンス増幅器活性化信号ＳＥが、図７
（Ｇ）に示すように、時刻ｔ５に活性化される。これに
より、センス増幅器回路３２は、ビット線Ｂ０とビット
線Ｂ１との間に生じた微小電位差を、増幅し、出力す
る。なお、図７（Ｆ）に示すように、センス増幅器回路
３２が動作を始める前後のタイミングである時刻ｔ５
に、リファレンスセル選択線ＲＷＬ１が非活性化となり
リファレンスセル３０とビット線Ｂ１が電気的に切り離
される。次に、図７（Ｃ）に示すように、リファレンス
セル書き込みゲートＷＧ１が、時刻ｔ６に活性化され、
リファレンスセル書き込み電位ＶＲＥＦがリファレンス
セル３０に書き込まれる。
すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ０で、ＨレベルからＬレベルになる。これに
よってロウアドレスが取り込まれると、このロウアドレ
スによって図２のコアブロックが選択される。コアブロ
ックが選択されると、図７（Ｂ）に示すように、ビット
線イコライズ回路３１に与えられているイコライズ回路
活性化信号ＥＱＬが、時刻ｔ１に、非活性化される。ま
た、リファレンスセル書き込みゲートＷＧ１が、時刻ｔ
２に、非活性化され、リファレンスセル３０とリファレ
ンスセル書き込み電位ＶＲＥＦとが非導通状態になる。
次に、図７（Ｄ）に示すように、ワード線駆動信号ＷＤ
が時刻ｔ３に活性化される。そして、取り込んだロウア
ドレスにより選択されたコアブロックのワード線ＷＬ０
と、リファレンスセル選択線ＲＷＬ７とが、図７
（Ｅ）、（Ｆ）に示すように、それぞれ時刻ｔ４に活性
化される。これにより、ワード線ＷＬ０がゲートに入力
されているメモリセルトランスファーゲート２４を通じ
て、メモリセル２５のデータが、図７（Ｈ）に示すよう
に、ビット線Ｂ０に読み出される。リファレンスセル選
択線ＲＷＬ１がゲートに入力しされいるリファレンスセ
ルトランスファーゲート２８を通じて、リファレンスセ
ル３０のデータが、図７（Ｈ）に示すように、ビット線
Ｂ１に読み出される。次に、センス増幅器回路３２に与
えられているセンス増幅器活性化信号ＳＥが、図７
（Ｇ）に示すように、時刻ｔ５に活性化される。これに
より、センス増幅器回路３２は、ビット線Ｂ０とビット
線Ｂ１との間に生じた微小電位差を、増幅し、出力す
る。なお、図７（Ｆ）に示すように、センス増幅器回路
３２が動作を始める前後のタイミングである時刻ｔ５
に、リファレンスセル選択線ＲＷＬ１が非活性化となり
リファレンスセル３０とビット線Ｂ１が電気的に切り離
される。次に、図７（Ｃ）に示すように、リファレンス
セル書き込みゲートＷＧ１が、時刻ｔ６に活性化され、
リファレンスセル書き込み電位ＶＲＥＦがリファレンス
セル３０に書き込まれる。
【００２７】プリチャージサイクルでは、図７（Ａ）に
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ７に、ＬレベルからＨレベルになる。これに
よって、図１（Ｄ）と（Ｅ）に示すように、ワード線駆
動信号ＷＤとワード線ＷＬ０がそれぞれ、時刻ｔ８、時
刻ｔ９に、非活性化される。次に、図７（Ｇ）に示すよ
うに、センス増幅器活性化信号ＳＥが時刻ｔ１０に非活
性化されセンス増幅器回路３２は動作を停止する。次
に、図１（Ａ）に示すように、イコライズ回路活性化信
号ＥＱＬが、時刻ｔ１１に、活性化され、ビット線イコ
ライズ回路３１が動作して、ビット線Ｂ０とビット線Ｂ
１とをイコライズする。
示すように、ロウアドレスストローブ反転信号／ＲＡＳ
が、時刻ｔ７に、ＬレベルからＨレベルになる。これに
よって、図１（Ｄ）と（Ｅ）に示すように、ワード線駆
動信号ＷＤとワード線ＷＬ０がそれぞれ、時刻ｔ８、時
刻ｔ９に、非活性化される。次に、図７（Ｇ）に示すよ
うに、センス増幅器活性化信号ＳＥが時刻ｔ１０に非活
性化されセンス増幅器回路３２は動作を停止する。次
に、図１（Ａ）に示すように、イコライズ回路活性化信
号ＥＱＬが、時刻ｔ１１に、活性化され、ビット線イコ
ライズ回路３１が動作して、ビット線Ｂ０とビット線Ｂ
１とをイコライズする。
【００２８】つまり、図７（Ｃ）に示すように、リファ
レンスセル書き込みゲートＷＧ１は、アクティブサイク
ル中の時刻ｔ６に活性化され、リファレンスセル書き込
み電位ＶＲＥＦをリファレンスセル３０に書き込む点
が、第１の実施例と異なる。
レンスセル書き込みゲートＷＧ１は、アクティブサイク
ル中の時刻ｔ６に活性化され、リファレンスセル書き込
み電位ＶＲＥＦをリファレンスセル３０に書き込む点
が、第１の実施例と異なる。
【００２９】以上のようなタイミングでリファレンスセ
ル書き込みゲートＷＧ１を制御することにより、第１の
実施例の効果に加えて、サイクルタイムが短いときで
も、リファレンスセル書き込み電位ＶＲＥＦは、より設
定値に近い値で、次のアクティブサイクルに入ることが
可能となる。これによりサイクルタイムの短縮と更に高
速化を実現することができる。
ル書き込みゲートＷＧ１を制御することにより、第１の
実施例の効果に加えて、サイクルタイムが短いときで
も、リファレンスセル書き込み電位ＶＲＥＦは、より設
定値に近い値で、次のアクティブサイクルに入ることが
可能となる。これによりサイクルタイムの短縮と更に高
速化を実現することができる。
【００３０】図８は、図７に示した駆動を実現するため
のリファレンスセル書き込みゲートＷＧ１を導出する回
路図を示す。図７に示すように、センス増幅器活性化信
号ＳＥが反転回路５８を通じて、さらにイコライズ回路
活性化信号ＥＱＬが反転回路６０を通じて、さらにロウ
アドレスが直接、それぞれ、ナンド回路６１に入力され
る。ナンド回路６１の出力は、反転回路５９、５６を通
じて、リファレンスセル書き込みゲートＷＧ１に導出さ
れる。
のリファレンスセル書き込みゲートＷＧ１を導出する回
路図を示す。図７に示すように、センス増幅器活性化信
号ＳＥが反転回路５８を通じて、さらにイコライズ回路
活性化信号ＥＱＬが反転回路６０を通じて、さらにロウ
アドレスが直接、それぞれ、ナンド回路６１に入力され
る。ナンド回路６１の出力は、反転回路５９、５６を通
じて、リファレンスセル書き込みゲートＷＧ１に導出さ
れる。
【００３１】以上のような構成によれば、次のように動
作する。即ち、ロウアドレスストローブ反転信号／ＲＡ
Ｓからの遅延で作られるロウアドレスストローブ反転信
号／ＲＡＳと同相の信号であるイコライズ回路活性化信
号ＥＱＬが、ＨレベルからＬレベルになる。これによっ
て、リファレンスセル書き込みゲートＷＧ１は非活性化
される。これにより、リファレンスセル書き込み電位Ｖ
ＲＥＦとリファレンスセル３０とが電気的に分離する。
次に、センス増幅器活性化信号ＳＥが活性化され、Ｌレ
ベルからＨレベルになる。これによって、リファレンス
セル書き込みゲートＷＧ１も活性化される。これによ
り、リファレンスセル書き込み電位ＶＲＥＦをリファレ
ンスセル３０に書き込む。
作する。即ち、ロウアドレスストローブ反転信号／ＲＡ
Ｓからの遅延で作られるロウアドレスストローブ反転信
号／ＲＡＳと同相の信号であるイコライズ回路活性化信
号ＥＱＬが、ＨレベルからＬレベルになる。これによっ
て、リファレンスセル書き込みゲートＷＧ１は非活性化
される。これにより、リファレンスセル書き込み電位Ｖ
ＲＥＦとリファレンスセル３０とが電気的に分離する。
次に、センス増幅器活性化信号ＳＥが活性化され、Ｌレ
ベルからＨレベルになる。これによって、リファレンス
セル書き込みゲートＷＧ１も活性化される。これによ
り、リファレンスセル書き込み電位ＶＲＥＦをリファレ
ンスセル３０に書き込む。
【００３２】なお、図７の方法を実現するために必要な
リファレンスセル選択線ＲＷＬ１の導出については、図
５、図６の回路を適用可能である。なお、リファレンス
セル選択線ＲＷＬ１やリファレンスセル書き込みゲート
ＷＧ１の導出について、図５、図６、図８に示したよう
な論理構成以外にも、様々な構成が適用可能であること
は言うまでもない。
リファレンスセル選択線ＲＷＬ１の導出については、図
５、図６の回路を適用可能である。なお、リファレンス
セル選択線ＲＷＬ１やリファレンスセル書き込みゲート
ＷＧ１の導出について、図５、図６、図８に示したよう
な論理構成以外にも、様々な構成が適用可能であること
は言うまでもない。
【００３３】以上述べたように、本発明の実施例によれ
ば、リファレンスセルをビット線とイコライズする場合
は、ビット線の増幅前の微小振幅しかしていない状態で
リファレンスセル書き込みを非活性化状態とし、この時
のリファレンスセルの電位をビット線のイコライズを待
つことなくビット線プリチャージ電位近傍の値とするよ
うにした。このため、プリチャージサイクルに入り、リ
ファレンスセルとリファレンスセル書き込み電位が短絡
された場合でも、ビット線プリチャージ電位はリファレ
ンスセル書き込み電位に近い値となる。これにより、リ
ファレンスセル書き込み電位の変動が少なく、次のアク
ティブサイクルでメモリセルデータの読み出し感度にア
ンバランスを生じることなく高い信頼性を確保できる。
また、ビット線が増幅される前の微小振幅しかしていな
い状態でリファレンスセル書き込みが非活性化状態にな
る。このため、リファレンスセルの充放電電流を抑制す
ることが可能であり、動作電流を低減することができ
る。さらに、ビット線のイコライズされた電位をリファ
レンスセルに書き込む必要がない。このため、プリチャ
ージサイクル時間の増大を招くことなく、サイクルタイ
ムの短縮と動作の高速化が可能になる。
ば、リファレンスセルをビット線とイコライズする場合
は、ビット線の増幅前の微小振幅しかしていない状態で
リファレンスセル書き込みを非活性化状態とし、この時
のリファレンスセルの電位をビット線のイコライズを待
つことなくビット線プリチャージ電位近傍の値とするよ
うにした。このため、プリチャージサイクルに入り、リ
ファレンスセルとリファレンスセル書き込み電位が短絡
された場合でも、ビット線プリチャージ電位はリファレ
ンスセル書き込み電位に近い値となる。これにより、リ
ファレンスセル書き込み電位の変動が少なく、次のアク
ティブサイクルでメモリセルデータの読み出し感度にア
ンバランスを生じることなく高い信頼性を確保できる。
また、ビット線が増幅される前の微小振幅しかしていな
い状態でリファレンスセル書き込みが非活性化状態にな
る。このため、リファレンスセルの充放電電流を抑制す
ることが可能であり、動作電流を低減することができ
る。さらに、ビット線のイコライズされた電位をリファ
レンスセルに書き込む必要がない。このため、プリチャ
ージサイクル時間の増大を招くことなく、サイクルタイ
ムの短縮と動作の高速化が可能になる。
【００３４】
【発明の効果】本発明によれば、リファレンスセルの書
き込み電位を確保して動作の安定性を図ると共に、動作
電位の低減とサイクルタイムの高速化が達成できる。
き込み電位を確保して動作の安定性を図ると共に、動作
電位の低減とサイクルタイムの高速化が達成できる。
【図１】本発明の一実施例を説明するためのタイミング
チャートである。
チャートである。
【図２】図２は一般的な半導体記憶装置のコアブロック
の回路図である。
の回路図である。
【図３】従来例を説明するためのタイミングチャートで
ある。
ある。
【図４】従来の他の例を説明するためのタイミングチャ
ートである。
ートである。
【図５】図１に示した駆動を実現するためのリファレン
スセル選択線導出のための回路図を示す。
スセル選択線導出のための回路図を示す。
【図６】図１に示した駆動を実現するためのリファレン
スセル選択線導出のための他の例を示す回路図を示す。
スセル選択線導出のための他の例を示す回路図を示す。
【図７】本発明の他の実施例を説明するためのタイミン
グチャートである。
グチャートである。
【図８】図７に示した駆動を実現するためのリファレン
スセル書き込みゲートの導出回路の回路図を示す。
スセル書き込みゲートの導出回路の回路図を示す。
２１ リファレンス電位書込みゲート ２２ リファレンスセルトランスファーゲート ２３ リファレンスセル ２４ メモリセルトランスファーゲート ２５ メモリセル ２６ メモリセルトランスファーゲート ２７ メモリセル ２８ リファレンスセルトランスファーゲート ２９ リファレンス電位書込みゲート ３０ リファレンスセル ３１ ビット線イコライズ回路 ３２ センス増幅器回路 ５１ 遅延回路 ５２ ナンド回路 ５３ 反転回路 ５４ 反転回路 ５５ ナンド回路 ５６ 反転回路 ５７ ナンド回路 ５８ 反転回路 ５９ 反転回路 ６０ 反転回路 ６１ ナンド回路／ＲＡＳ ロウアドレスストロー
ブ反転信号 ＥＱＬ イコライズ回路活性化信号 ＷＧ０ リファレンスセル書き込みゲート ＷＧ１ リファレンスセル書き込みゲート ＷＤ ワード線駆動信号 ＷＬ０ ワード線 ＷＬ１ ワード線 ＲＷＬ０ リファレンスセル選択線 ＲＷＬ１ リファレンスセル選択線 ＳＥ センス増幅器活性化信号 Ｂ０ ビット線 Ｂ１ ビット線 ＶＲＥＦ リファレンスセル書き込み電位
ブ反転信号 ＥＱＬ イコライズ回路活性化信号 ＷＧ０ リファレンスセル書き込みゲート ＷＧ１ リファレンスセル書き込みゲート ＷＤ ワード線駆動信号 ＷＬ０ ワード線 ＷＬ１ ワード線 ＲＷＬ０ リファレンスセル選択線 ＲＷＬ１ リファレンスセル選択線 ＳＥ センス増幅器活性化信号 Ｂ０ ビット線 Ｂ１ ビット線 ＶＲＥＦ リファレンスセル書き込み電位
Claims (3)
- 【請求項１】メモリセルが第１スイッチング手段を介し
て接続された第１ビット線と、 リファレンスセルが第２スイッチング手段を介して接続
された第２ビット線と、 前記リファレンスセルにリフ
ァレンス電位を書き込み可能なリファレンス電位書き込
み手段と、 前記第１、第２ビット線をイコライズするイコライズ手
段と、 前記第１、第２ビット線の電位差から前記メモリセル中
のデータを検出するセンスアンプと、 前記メモリセル中及びリファレンスセル中のデータを前
記第１及び第２ビット線にそれぞれ読み出し、前記セン
スアンプの動作開始とほぼ同時に前記第２スイッチング
手段をオフする、制御手段と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】メモリセルが第１スイッチング手段を介し
て接続された第１ビット線と、 リファレンスセルが第２スイッチング手段を介して接続
された第２ビット線と、 前記リファレンスセルにリファレンス電位を書き込み可
能なリファレンス電位書き込み手段と、 前記第１、第２ビット線をイコライズするイコライズ手
段と、 前記第１、第２ビット線の電位差から前記メモリセル中
のデータを検出するセンスアンプと、 前記第１、第２スイッチング手段のオン／オフと、前記
リファレンス電位書き込み手段の動作と、前記イコライ
ズ手段の動作と、前記センスアンプの動作とを制御する
制御手段であって、前記メモリセル中及び前記リファレ
ンスセル中のデータを前記第１及び第２ビット線にそれ
ぞれ読み出し、この後前記リファレンスセルを前記第２
ビット線から切り離すのとほぼ同時に前記センスアンプ
を動作させ、この後前記メモリセルを前記第１ビット線
から切り離し、この後前記イコライズ手段を動作させ、
この後前記リファレンス電位書き込み手段を動作させる
ように制御する、制御手段と、 を備えることを特徴とする半導体記憶装置。 - 【請求項３】メモリセルが第１スイッチング手段を介し
て接続された第１ビット線と、 リファレンスセルが第２スイッチング手段を介して接続
された第２ビット線と、 前記リファレンスセルにリファレンス電位を書き込み可
能なリファレンス電位書き込み手段と、 前記第１、第２ビット線をイコライズするイコライズ手
段と、 前記第１、第２ビット線の電位差から前記メモリセル中
のデータを検出するセンスアンプと、 前記第１、第２スイッチング手段のオン／オフと、前記
リファレンス電位書き込み手段の動作と、前記イコライ
ズ手段の動作と、前記センスアンプの動作とを制御する
制御手段であって、前記メモリセル中及び前記リファレ
ンスセル中のデータを前記第１及び第２ビット線にそれ
ぞれ読み出し、この後前記リファレンスセルを前記第２
ビット線から切り離すのとほぼ同時に前記センスアンプ
を動作させ、この後前記リファレンス電位書き込み手段
を動作させ、この後前記メモリセルを前記第１ビット線
から切り離し、この後前記イコライズ手段を動作させる
ように制御する、制御手段と、 を備えることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171227A JPH0612860A (ja) | 1992-06-29 | 1992-06-29 | 半導体記憶装置 |
| US08/083,189 US5392240A (en) | 1992-06-29 | 1993-06-29 | Semiconductor memory device |
| KR1019930011908A KR970006603B1 (ko) | 1992-06-29 | 1993-06-29 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4171227A JPH0612860A (ja) | 1992-06-29 | 1992-06-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612860A true JPH0612860A (ja) | 1994-01-21 |
Family
ID=15919407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4171227A Pending JPH0612860A (ja) | 1992-06-29 | 1992-06-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5392240A (ja) |
| JP (1) | JPH0612860A (ja) |
| KR (1) | KR970006603B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898888B2 (en) | 2007-06-18 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor memory device having memory cell and reference cell connected to same sense amplifier and method of reading data thereof |
| US7974137B2 (en) | 2008-03-31 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor memory device |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2705821B1 (fr) * | 1993-05-24 | 1995-08-11 | Sgs Thomson Microelectronics | Mémoire dynamique. |
| JP3602939B2 (ja) | 1996-11-19 | 2004-12-15 | 松下電器産業株式会社 | 半導体記憶装置 |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| CA2342508A1 (en) | 2001-03-30 | 2002-09-30 | Atmos Corporation | Reference cells with integration capacitor |
| US7440353B2 (en) * | 2006-09-21 | 2008-10-21 | International Business Machines Corporation | Floating body control in SOI DRAM |
| KR100926329B1 (ko) * | 2007-03-19 | 2009-11-12 | 구성회 | 배관용 행거 클램프 |
| US7596038B2 (en) * | 2007-12-12 | 2009-09-29 | International Business Machines Corporation | Floating body control in SOI DRAM |
| US10706927B1 (en) * | 2018-05-08 | 2020-07-07 | SK Hynix Inc. | Electronic device and operating method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152589A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS61184787A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | ランダムアクセス型メモリ装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4370737A (en) * | 1980-02-11 | 1983-01-25 | Fairchild Camera And Instrument Corporation | Sense amplifier and sensing methods |
| US5255235A (en) * | 1987-05-15 | 1993-10-19 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory with dummy word lines connected to bit line potential adjusting capacitors |
| KR0137768B1 (ko) * | 1988-11-23 | 1998-06-01 | 존 지. 웨브 | 단일 트랜지스터 메모리 셀과 함께 사용하는 고속 자동 센스 증폭기 |
| US5153853A (en) * | 1990-09-20 | 1992-10-06 | Sharp Kabushiki Kaisha | Method and apparatus for measuring EEPROM threshold voltages in a nonvolatile DRAM memory device |
| IT1246754B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di lettura di celle eprom |
-
1992
- 1992-06-29 JP JP4171227A patent/JPH0612860A/ja active Pending
-
1993
- 1993-06-29 US US08/083,189 patent/US5392240A/en not_active Expired - Lifetime
- 1993-06-29 KR KR1019930011908A patent/KR970006603B1/ko not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59152589A (ja) * | 1983-02-21 | 1984-08-31 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS61184787A (ja) * | 1985-02-12 | 1986-08-18 | Matsushita Electronics Corp | ランダムアクセス型メモリ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7898888B2 (en) | 2007-06-18 | 2011-03-01 | Renesas Electronics Corporation | Semiconductor memory device having memory cell and reference cell connected to same sense amplifier and method of reading data thereof |
| US7974137B2 (en) | 2008-03-31 | 2011-07-05 | Renesas Electronics Corporation | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940001412A (ko) | 1994-01-11 |
| US5392240A (en) | 1995-02-21 |
| KR970006603B1 (ko) | 1997-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5315550A (en) | Dynamic random access memory having sense amplifier activation delayed based on operation supply voltage and operating method thereof | |
| US4954992A (en) | Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor | |
| JP2907928B2 (ja) | Ｄｒａｍ形式の集積半導体メモリおよびその検査方法 | |
| US4984206A (en) | Random access memory with reduced access time in reading operation and operating method thereof | |
| JPH11260057A (ja) | 半導体記憶装置 | |
| JP2729423B2 (ja) | 半導体記憶装置 | |
| JPH0241109B2 (ja) | ||
| JPH05325540A (ja) | 半導体記憶回路 | |
| US4722074A (en) | Semiconductor storage unit with I/O bus precharging and equalization | |
| JPS6044751B2 (ja) | 動的半導体メモリ | |
| TWI840858B (zh) | 控制電路、讀寫方法以及存儲器 | |
| JPH0612860A (ja) | 半導体記憶装置 | |
| US4833653A (en) | Dynamic random access memory having selectively activated subarrays | |
| KR100597791B1 (ko) | 프리차아지 전압 변화시점이 지연되는 로컬 데이터라인쌍을 가지는 반도체 메모리 장치 | |
| EP0788107B1 (en) | Semiconductor memory device | |
| US5371716A (en) | Semiconductor memory device and operating method therefor | |
| JPH0737387A (ja) | 半導体集積回路 | |
| US6115308A (en) | Sense amplifier and method of using the same with pipelined read, restore and write operations | |
| US12217788B2 (en) | Apparatuses and methods for controlling sense amplifier operation | |
| JPH0787035B2 (ja) | 半導体記億装置 | |
| US20010014044A1 (en) | Semiconductor memory device exhibiting improved high speed and stable write operations | |
| JP2668165B2 (ja) | 半導体記憶装置 | |
| JPH0652681A (ja) | 半導体集積装置 | |
| JPH0198186A (ja) | 同期型記憶装置 | |
| JPH01199393A (ja) | 半導体記憶装置 |