JPH05325540A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH05325540A JPH05325540A JP4126086A JP12608692A JPH05325540A JP H05325540 A JPH05325540 A JP H05325540A JP 4126086 A JP4126086 A JP 4126086A JP 12608692 A JP12608692 A JP 12608692A JP H05325540 A JPH05325540 A JP H05325540A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 238000001514 detection method Methods 0.000 claims description 14
- 230000007704 transition Effects 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 8
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶回路のロウアドレスセット信号
（ＲＡＳ）がＬレベルを保持する時間にかかわらず、セ
ンスアンプ用電源供給線１２１を確実にＶCCレベルに上
昇させて、メモリセル１０７への情報の書き込みを確実
なものとする。 【構成】 本発明はダイナミック型の読み出し書き込み
可能な半導体記憶回路ににおいて、センスアンプ用電源
供給線１２１の電位Ｐ３と周辺回路用電源電位ＶCCと比
較して、両者が等しくなった時にアクティブ状態を解除
する信号を出力する比較検出回路１１９を設けたことに
より、センスアンプ用電源を確実にＶCCレベルまで上昇
させることができる。
（ＲＡＳ）がＬレベルを保持する時間にかかわらず、セ
ンスアンプ用電源供給線１２１を確実にＶCCレベルに上
昇させて、メモリセル１０７への情報の書き込みを確実
なものとする。 【構成】 本発明はダイナミック型の読み出し書き込み
可能な半導体記憶回路ににおいて、センスアンプ用電源
供給線１２１の電位Ｐ３と周辺回路用電源電位ＶCCと比
較して、両者が等しくなった時にアクティブ状態を解除
する信号を出力する比較検出回路１１９を設けたことに
より、センスアンプ用電源を確実にＶCCレベルまで上昇
させることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路、特にダ
イナミック型の読み出し書き込み可能な半導体記憶回路
に関するものである。
イナミック型の読み出し書き込み可能な半導体記憶回路
に関するものである。
【０００２】
【従来の技術】半導体記憶回路を開発するにあたって
は、高集積化、高速化、低消費電力化が大きな目標とな
っている。
は、高集積化、高速化、低消費電力化が大きな目標とな
っている。
【０００３】「高速化」とは、アクセス時間の短縮、す
なわち、サイクル時間（以下、ＴRCと言う）の短縮化で
ある。サイクル時間は、ロウアドレスセット信号（以
下、バーＲＡＳと言う）のパルス幅（以下、ＴRAS と言
う）とバーＲＡＳのプリチャージ時間（以下、ＴRPと言
う）との和（ＴRC＝ＴRAS ＋ＴRP）で規定され、さら
に、ＴRPの下限はＴRCの値により決められる。例えば、
４ＭビットＤＲＡＭの場合、ＴRCが１６０ｎｓの時ＴRP
は７０ｎｓ以上、ＴRCが１９０ｎｓの時ＴRPは８０ｎｓ
以上である。ＴRPの下限が決まっているため、ＴRAS の
上限も決まる。
なわち、サイクル時間（以下、ＴRCと言う）の短縮化で
ある。サイクル時間は、ロウアドレスセット信号（以
下、バーＲＡＳと言う）のパルス幅（以下、ＴRAS と言
う）とバーＲＡＳのプリチャージ時間（以下、ＴRPと言
う）との和（ＴRC＝ＴRAS ＋ＴRP）で規定され、さら
に、ＴRPの下限はＴRCの値により決められる。例えば、
４ＭビットＤＲＡＭの場合、ＴRCが１６０ｎｓの時ＴRP
は７０ｎｓ以上、ＴRCが１９０ｎｓの時ＴRPは８０ｎｓ
以上である。ＴRPの下限が決まっているため、ＴRAS の
上限も決まる。
【０００４】従って、高速化のため、ＴRCを短縮しよう
とすれば、ＴRAS を短縮しなければならない。
とすれば、ＴRAS を短縮しなければならない。
【０００５】
【発明が解決しようとする課題】しかし、従来の装置で
は、センスアンプ用電源と周辺回路用電源とのトランス
ファトランジスタのＯＮ期間がＴRAS により決められる
ため、ＴRAS が短くなると、センスアンプの電源電位
（Ｐ３）が周辺回路用電源電位レベル（以下、ＶCCレベ
ルと言う）に達しない内、すなわちビットライン（以下
ＢＬと言う）の電位がＶCCレベルまで増幅されない内に
再書き込み動作が終了してしまう（図６、丸点線Ｘ、参
照）。その結果、読み出しに必要な充分な電荷がメモリ
セル（以下、ＭＣと言う）に蓄えられず、誤読み出しを
起こすという問題があった。
は、センスアンプ用電源と周辺回路用電源とのトランス
ファトランジスタのＯＮ期間がＴRAS により決められる
ため、ＴRAS が短くなると、センスアンプの電源電位
（Ｐ３）が周辺回路用電源電位レベル（以下、ＶCCレベ
ルと言う）に達しない内、すなわちビットライン（以下
ＢＬと言う）の電位がＶCCレベルまで増幅されない内に
再書き込み動作が終了してしまう（図６、丸点線Ｘ、参
照）。その結果、読み出しに必要な充分な電荷がメモリ
セル（以下、ＭＣと言う）に蓄えられず、誤読み出しを
起こすという問題があった。
【０００６】
【課題を解決するための手段】本発明は、第１の電位レ
ベルから第２の電位レベルへ遷移し、前記第２の電位レ
ベルから前記第１の電位レベルへ遷移するアドレス信号
により読出再書込動作サイクルが規定される半導体記憶
回路において、第１電源電位を供給する第１ノードと、
第２電源電位を供給する第２ノードと、前記第１電源電
位から前記第２電源電位までのいずれかの電位レベルと
なる第１及び第２のビットラインと、データを記憶する
メモリセルであって、前記データに基づいて前記第１の
ビットラインを前記第２のビットラインとは異なる電位
レベルとする前記メモリセルと、第１スイッチを介し
て、前記第１ノードと結合する第３ノードと、第２スイ
ッチを介して、前記第２ノードと結合する第４ノードと
を有するセンスアンプ回路であって、前記第１及び第２
スイッチがともにＯＮ状態の時に前記第１と第２のビッ
トラインのうち前記第１電源電位により近い電位レベル
の一方のビットラインを前記第３ノードを介して前記第
１ノードと結合し、他方のビットラインを前記第４ノー
ドを介して前記第２ノードと結合することにより、前記
メモリセルに前記第１のビットラインを介してデータを
再書込するセンスアンプ回路と、前記第３ノードの電位
レベルを検知する電位レベル検知回路であって、前記第
３ノードの電位レベルが前記第１電源電位と略等しい場
合、検知信号を出力する前記電位レベル検知回路と、前
記アドレス信号を受信する制御回路であって、前記アド
レス信号が前記第２の電位レベルに遷移したのに応答
し、前記第１及び第２スイッチをＯＮ状態にし、前記ア
ドレス信号が前記第１の電位レベルに遷移後、前記検知
信号に応答し、前記第１及び第２スイッチをＯＦＦ状態
にする前記制御回路とを設けたものである。
ベルから第２の電位レベルへ遷移し、前記第２の電位レ
ベルから前記第１の電位レベルへ遷移するアドレス信号
により読出再書込動作サイクルが規定される半導体記憶
回路において、第１電源電位を供給する第１ノードと、
第２電源電位を供給する第２ノードと、前記第１電源電
位から前記第２電源電位までのいずれかの電位レベルと
なる第１及び第２のビットラインと、データを記憶する
メモリセルであって、前記データに基づいて前記第１の
ビットラインを前記第２のビットラインとは異なる電位
レベルとする前記メモリセルと、第１スイッチを介し
て、前記第１ノードと結合する第３ノードと、第２スイ
ッチを介して、前記第２ノードと結合する第４ノードと
を有するセンスアンプ回路であって、前記第１及び第２
スイッチがともにＯＮ状態の時に前記第１と第２のビッ
トラインのうち前記第１電源電位により近い電位レベル
の一方のビットラインを前記第３ノードを介して前記第
１ノードと結合し、他方のビットラインを前記第４ノー
ドを介して前記第２ノードと結合することにより、前記
メモリセルに前記第１のビットラインを介してデータを
再書込するセンスアンプ回路と、前記第３ノードの電位
レベルを検知する電位レベル検知回路であって、前記第
３ノードの電位レベルが前記第１電源電位と略等しい場
合、検知信号を出力する前記電位レベル検知回路と、前
記アドレス信号を受信する制御回路であって、前記アド
レス信号が前記第２の電位レベルに遷移したのに応答
し、前記第１及び第２スイッチをＯＮ状態にし、前記ア
ドレス信号が前記第１の電位レベルに遷移後、前記検知
信号に応答し、前記第１及び第２スイッチをＯＦＦ状態
にする前記制御回路とを設けたものである。
【０００７】
【作用】本発明は、以上の構成により、センスアンプ回
路の電源電位と周辺回路の電源電位とを比較し、実質的
に同レベルとなった時に、アクティブ状態を解除するこ
とができる。よって、ＴRAS が短縮されても、その後の
ＴRPを内部的に利用することにより、情報書き込み動作
を保障できる。
路の電源電位と周辺回路の電源電位とを比較し、実質的
に同レベルとなった時に、アクティブ状態を解除するこ
とができる。よって、ＴRAS が短縮されても、その後の
ＴRPを内部的に利用することにより、情報書き込み動作
を保障できる。
【０００８】
【実施例】本発明の回路構成を図１を用いて説明する。
【０００９】１０１、１０３は一対のビット線（ＢＬ、
バーＢＬ）、１０５はワード線（ＷＬ）、１０７はダイ
ナミック型メモリセル（ＭＣ）、１０９はセンスアンプ
（ＳＡ）、１１１、１１３は一対のデータ入力線（Ｎ
Ｉ、バーＮＩ）、１１５はＰチャンネル型トランジスタ
（以下、ＰＭＯＳと言う）で、センスアンプ用電源と周
辺回路用電源とのトランスファトランジスタ、１１７は
Ｎチャンネル型トランジスタ（以下、ＮＭＯＳと言う）
で、センスアンプ用接地電源（ＧＮＤ）と周辺回路用接
地電源（ＧＮＤ）とのトランスファトランジスタ、１１
９はセンスアンプ用電源供給線１２１の電位（Ｐ３）
（電源供給線１２２の電位はバーＰ３とする）が周辺回
路用電源電位（ＶCC）と同じレベルになったかどうかを
検出する比較検出回路で、Ｐ３＝ＶCCとなった時、入力
制御回路１２５へ検出信号を与える（制御線１２３の電
位はＦＲとする）。入力制御回路１２５はＮＡＮＤ回路
１２７、１２９からなるＳＲフッリプフロップとインバ
ータ１３１、１３３とから成る。１３５は奇数段のイン
バータから成る遅延回路で、ＰＭＯＳ１１５と、インバ
ータ１３７を通してＮＭＯＳ１１７に接続する。１３
９、１４１はイコライズ回路で、リセット時、バーＲＡ
Ｓ＝“Ｈ”状態の時、ＢＬ１０１、バーＢＬ１０３及び
Ｐ３１２１、バーＰ３１２２をそれぞれ、ＶCCの半分の
電位、１／２ＶCCにイコライズする。
バーＢＬ）、１０５はワード線（ＷＬ）、１０７はダイ
ナミック型メモリセル（ＭＣ）、１０９はセンスアンプ
（ＳＡ）、１１１、１１３は一対のデータ入力線（Ｎ
Ｉ、バーＮＩ）、１１５はＰチャンネル型トランジスタ
（以下、ＰＭＯＳと言う）で、センスアンプ用電源と周
辺回路用電源とのトランスファトランジスタ、１１７は
Ｎチャンネル型トランジスタ（以下、ＮＭＯＳと言う）
で、センスアンプ用接地電源（ＧＮＤ）と周辺回路用接
地電源（ＧＮＤ）とのトランスファトランジスタ、１１
９はセンスアンプ用電源供給線１２１の電位（Ｐ３）
（電源供給線１２２の電位はバーＰ３とする）が周辺回
路用電源電位（ＶCC）と同じレベルになったかどうかを
検出する比較検出回路で、Ｐ３＝ＶCCとなった時、入力
制御回路１２５へ検出信号を与える（制御線１２３の電
位はＦＲとする）。入力制御回路１２５はＮＡＮＤ回路
１２７、１２９からなるＳＲフッリプフロップとインバ
ータ１３１、１３３とから成る。１３５は奇数段のイン
バータから成る遅延回路で、ＰＭＯＳ１１５と、インバ
ータ１３７を通してＮＭＯＳ１１７に接続する。１３
９、１４１はイコライズ回路で、リセット時、バーＲＡ
Ｓ＝“Ｈ”状態の時、ＢＬ１０１、バーＢＬ１０３及び
Ｐ３１２１、バーＰ３１２２をそれぞれ、ＶCCの半分の
電位、１／２ＶCCにイコライズする。
【００１０】次に、図２を参照して、この回路の動作を
説明する。
説明する。
【００１１】この回路は、バーＲＡＳ＝“Ｌ”でアクテ
ィブ状態、バーＲＡＳ＝“Ｈ”、ＦＲ＝“Ｌ”でアクテ
ィブ解除となる。
ィブ状態、バーＲＡＳ＝“Ｈ”、ＦＲ＝“Ｌ”でアクテ
ィブ解除となる。
【００１２】バーＲＡＳが“Ｌ”になりアクティブ状態
となると、イコライズが切れ、ＷＬ１０５により選択さ
れたＭＣ１０７に書き込まれている“１”情報が読み出
され、ＢＬ１０１に送出される。その後、ＰＭＯＳ１１
５、ＮＭＯＳ１１７がＯＮ状態となり、Ｐ３はＶCC、バ
ーＰ３はＧＮＤまで、徐々にそれぞれ上昇、下降する。
それに伴いＢＬ１０１上の“１”情報は、ＳＡ１０９に
よりＰ３レベルまで増幅され、ＭＣ１０７にＢＬ１０１
のＰ３レベルまで増幅された“１”情報が再書き込みさ
れる。ＴRAS 後、バーＲＡＳが“Ｈ”となっても、ＦＲ
＝“Ｌ”すなわち、Ｐ３＝ＶCCとなっていなければ、ア
クティブ状態は解除されずＴRPを利用して（丸点線Ｘ参
照）再書き込みは続けられる。そして、ＦＲ＝“Ｌ”と
なった時、アクティブ状態は解除され、ＰＭＯＳ１１５
はＯＦＦ状態になる。
となると、イコライズが切れ、ＷＬ１０５により選択さ
れたＭＣ１０７に書き込まれている“１”情報が読み出
され、ＢＬ１０１に送出される。その後、ＰＭＯＳ１１
５、ＮＭＯＳ１１７がＯＮ状態となり、Ｐ３はＶCC、バ
ーＰ３はＧＮＤまで、徐々にそれぞれ上昇、下降する。
それに伴いＢＬ１０１上の“１”情報は、ＳＡ１０９に
よりＰ３レベルまで増幅され、ＭＣ１０７にＢＬ１０１
のＰ３レベルまで増幅された“１”情報が再書き込みさ
れる。ＴRAS 後、バーＲＡＳが“Ｈ”となっても、ＦＲ
＝“Ｌ”すなわち、Ｐ３＝ＶCCとなっていなければ、ア
クティブ状態は解除されずＴRPを利用して（丸点線Ｘ参
照）再書き込みは続けられる。そして、ＦＲ＝“Ｌ”と
なった時、アクティブ状態は解除され、ＰＭＯＳ１１５
はＯＦＦ状態になる。
【００１３】よって、Ｐ３は必らずＶCCレベルまで引き
上げられるので、ＭＣ１０７に書き込まれる“１”情報
は、ＶCCレベルまで増幅され、その後の読み出し動作に
おいて、誤読み出しを行うことはない。
上げられるので、ＭＣ１０７に書き込まれる“１”情報
は、ＶCCレベルまで増幅され、その後の読み出し動作に
おいて、誤読み出しを行うことはない。
【００１４】図３に比較検出回路１１９の具体的な構成
を示す。
を示す。
【００１５】この回路は、ＰＭＯＳ３０１、３０３及び
ＮＭＯＳ３０５、３０７より成る。また、比較検出回路
１１９と入力制御回路１２５との間には詳述すると、図
４に示すような初期設定回路４０１が構成され、制御線
１２３′の電位ＦＲ′の初期状態を“Ｌ”に保ってい
る。この時の動作タイミング図は図５に示す。ＡｉＸ、
バーＡｉＸはＲｏｗアドレスであり、バーＲＡＳが
“Ｌ”になるまで“Ｌ”状態である。この図４、図５
は、図１に示す回路の制御線１２３の電位レベルＦＲを
規定する回路であり、図１中では省略して説明したもの
である。
ＮＭＯＳ３０５、３０７より成る。また、比較検出回路
１１９と入力制御回路１２５との間には詳述すると、図
４に示すような初期設定回路４０１が構成され、制御線
１２３′の電位ＦＲ′の初期状態を“Ｌ”に保ってい
る。この時の動作タイミング図は図５に示す。ＡｉＸ、
バーＡｉＸはＲｏｗアドレスであり、バーＲＡＳが
“Ｌ”になるまで“Ｌ”状態である。この図４、図５
は、図１に示す回路の制御線１２３の電位レベルＦＲを
規定する回路であり、図１中では省略して説明したもの
である。
【００１６】
【発明の効果】以上、説明したように本発明によれば、
センスアンプの電源電位（Ｐ３）と周辺回路の電源電位
（ＶCC）とを比較し、実質的に同レベルとなった時にア
クティブ状態を解除するので、ＴRAS を短縮しても、そ
の後のＴRPを内部的に利用でき、情報書き込み動作を確
実に行なうことができる。
センスアンプの電源電位（Ｐ３）と周辺回路の電源電位
（ＶCC）とを比較し、実質的に同レベルとなった時にア
クティブ状態を解除するので、ＴRAS を短縮しても、そ
の後のＴRPを内部的に利用でき、情報書き込み動作を確
実に行なうことができる。
【００１７】また、ＴRPを利用する分、ＴRAS を短縮で
きるので、高速動作を実現できる。
きるので、高速動作を実現できる。
【図１】本発明の実施例を示す回路図である。
【図２】図１に示す回路の動作を説明する動作タイミン
グ図である。
グ図である。
【図３】比較検出回路１１９の具体的な構成を示す回路
図である。
図である。
【図４】初期設定回路を示す回路図である。
【図５】図４に示す回路の動作を説明する動作タイミン
グ図である。
グ図である。
【図６】従来の回路の問題点を説明する動作タイミング
図である。
図である。
１０７ メモリセル １０９ センスアンプ １１５ Ｐチャンネル型トランジスタ １１７ Ｎチャンネル型トランジスタ １１９ 比較検出回路 １２５ 入力制御回路 １３５ 遅延回路 １３９，１４１ イコライズ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 裕一 宮崎県宮崎市大和町９番２号 株式会社沖 マイクロデザイン宮崎内 (72)発明者 三苫 徹哉 宮崎県宮崎市大和町９番２号 株式会社沖 マイクロデザイン宮崎内
Claims (1)
- 【請求項１】 第１の電位レベルから第２の電位レベル
へ遷移し、前記第２の電位レベルから前記第１の電位レ
ベルへ遷移するアドレス信号により読出再書込動作サイ
クルが規定される半導体記憶回路において、 第１電源電位を供給する第１ノードと、 第２電源電位を供給する第２ノードと、 前記第１電源電位から前記第２電源電位までのいずれか
の電位レベルとなる第１及び第２のビットラインと、 データを記憶するメモリセルであって、前記データに基
づいて前記第１のビットラインを前記第２のビットライ
ンとは異なる電位レベルとする前記メモリセルと、 第１スイッチを介して、前記第１ノードと結合する第３
ノードと、第２スイッチを介して、前記第２ノードと結
合する第４ノードとを有するセンスアンプ回路であっ
て、前記第１及び第２スイッチがともにＯＮ状態の時に
前記第１と第２のビットラインのうち前記第１電源電位
により近い電位レベルの一方のビットラインを前記第３
ノードを介して前記第１ノードと結合し、他方のビット
ラインを前記第４ノードを介して前記第２ノードと結合
することにより、前記メモリセルに前記第１のビットラ
インを介してデータを再書込する前記センスアンプ回路
と、 前記第３ノードの電位レベルを検知する電位レベル検知
回路であって、前記第３ノードが第１電源電位と略等し
い場合、検知信号を出力する前記電位レベル検知回路
と、 前記アドレス信号を受信する制御回路であって、前記ア
ドレス信号が前記第２の電位レベルに遷移したのに応答
し、前記第１及び第２スイッチをＯＮ状態にし、前記ア
ドレス信号が前記第１の電位レベルに遷移後、前記検知
信号に応答し、前記第１及び第２スイッチをＯＦＦ状態
にする前記制御回路とを有することを特徴とする半導体
記憶回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126086A JP3020345B2 (ja) | 1992-05-19 | 1992-05-19 | 半導体記憶回路 |
| KR1019930004188A KR100284062B1 (ko) | 1992-05-19 | 1993-03-18 | 반도체 기억회로 |
| US08/063,208 US5357468A (en) | 1992-05-19 | 1993-05-18 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126086A JP3020345B2 (ja) | 1992-05-19 | 1992-05-19 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05325540A true JPH05325540A (ja) | 1993-12-10 |
| JP3020345B2 JP3020345B2 (ja) | 2000-03-15 |
Family
ID=14926262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126086A Expired - Fee Related JP3020345B2 (ja) | 1992-05-19 | 1992-05-19 | 半導体記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5357468A (ja) |
| JP (1) | JP3020345B2 (ja) |
| KR (1) | KR100284062B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521874A (en) * | 1994-12-14 | 1996-05-28 | Sun Microsystems, Inc. | High speed differential to single ended sense amplifier |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| US5745432A (en) * | 1996-01-19 | 1998-04-28 | Sgs-Thomson Microelectronics, Inc. | Write driver having a test function |
| US5883838A (en) * | 1996-01-19 | 1999-03-16 | Stmicroelectronics, Inc. | Device and method for driving a conductive path with a signal |
| US5691950A (en) * | 1996-01-19 | 1997-11-25 | Sgs-Thomson Microelectronics, Inc. | Device and method for isolating bit lines from a data line |
| US5802004A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Clocked sense amplifier with wordline tracking |
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