JPH0612875A

JPH0612875A - デコード回路

Info

Publication number: JPH0612875A
Application number: JP4170467A
Authority: JP
Inventors: Kazuo Kanetani; 一男金谷; Noriyuki Honma; 紀之本間; Hiroaki Nanbu; 博昭南部; Yoji Idei; 陽治出井; Kenichi Ohata; 賢一大畠; Takeshi Kusunoki; 武志楠
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd
Current assignee: Hitachi Ltd; Japan Display Inc
Priority date: 1992-06-29
Filing date: 1992-06-29
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】デコード回路の高速化を阻害しないで低消費
電力化を図る。【構成】入力コードによって駆動される電流切り換え
回路ＣＳＯと、その出力を複数のデコード線ＤＬに接続
したワイヤードＯＲ回路とをもつデコード回路におい
て、デコード線ＤＬのそれぞれに接続された電流供給源
Ｑ５と電流供給源Ｑ５の電流をデコード線ＤＬの電位に
対応した電圧で制御する電流制御回路Ｑ６からなる能動
形電流源ＡＥＦとを設け、能動形電流源の電流供給端子
と電流制御端子の両端子を、デコード論理が同一で電圧
レベルが異なるデコード出力信号で駆動する。【効果】デコード線の出力電位が切換え時にのみ大き
なエミッタフォロワ電流が流れ、高速応答が達成され、
デコード線の出力電位が定常電位の時は、能動形電流源
を過大な電圧で駆動することが防止され、能動形電流源
に大きな貫通電流が流れない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデコード回路、更に詳し
くいえば、記憶装置のアドレスデコードなどに使用さ
れ、特に、高速かつ低消費電力化を図ったデコード回路
に関するものである。

【０００２】

【従来の技術】半導体記憶装置のデコード回路として、
従来、図２に示すようなエミッタフォロワ形ワイヤード
ＯＲ・デコード回路が知られている。この回路で、デコ
ードされる符号信号は、カレントスイッチ及びエミッタ
フォロワトランジスタＱ３，Ｑ４で構成された出力回路
を持つ電流切換え回路ＣＳ０，ＣＳ１を介して、デコー
ド線ＤＬ１０〜ＤＬ１３に加えられる。ＩＥＦはデコー
ド線電流の発生源である定電流源、ＣＬ１０〜ＣＬ１３
はデコード線の負荷容量である。

【０００３】この回路において、デコード線ＤＬ１０〜
ＤＬ１３での信号の立上りは、エミッタフォロアトラン
ジスタＱ３，Ｑ４が負荷容量ＣＬ１０〜ＣＬ１３を過渡
的に急速充電するため非常に高速である。しかし、立下
りは定電流源ＩＥＦの電流による放電で決まるため、高
速化のためには大きな電流を流す定電流源ＩＥＦが必要
がある。また、定電流源ＩＥＦの電流はデコード線ＤＬ
１０〜ＤＬ１３の電位が高電位又は低電位に安定してい
る時も常時流れている。以上のことから、従来のエミッ
タフォロワ形ワイヤードＯＲ・デコード回路は消費電力
の低減が難しい問題があった。

【０００４】一方消費電力の低減化のために、図３に示
すような能動形エミッタフォロワを含む論理回路が提案
されている（特許公開公報特開昭５８−４３６２８
号）。この論理回路は、電流切換え回路ＣＳ０、能動形
エミッタフォロワＡＥＦで構成されている。能動形エミ
ッタフォロワＡＥＦの構成はマルチエミッタのｎｐｎト
ランジスタＱ５、マルチエミッタの１つに直列に接続さ
れたダイオードＤ１及び抵抗Ｒ１、エミッタ、コレクタ
及びベースがそれぞれ上記マルチエミッタの他の１つ、
抵抗Ｒ１及びダイオードＤ１と抵抗Ｒ１の接続点接続さ
れたｐｎｐトランジスタＱ６で構成されている。トラン
ジスタＱ６のエミッタ及びベースにはそれぞれ寄生容量
ＣＬ及びＣ１が寄生する。

【０００５】上記論理回路の寄生容量の値は、通常ＣＬ
＞Ｃ１であるため、トランジスタＱ５のベース電位の立
上り時は、トランジスタＱ６のエミッタ電位（出力ＯＵ
Ｔ）よりＱ５，Ｑ６のベース電位の方が高速に立上る。
そのため、過渡時にＱ６のベース・エミッタ間電圧ＶＢ
Ｅは減少し、トランジスタＱ５のベース・エミッタ間電
圧ＶＢＥは増大する。その結果、トランジスタＱ５は強
い導通状態になり負荷容量ＣＬが急速に充電され、出力
ＯＵＴは高速に立上る。

【０００６】一方、トランジスタＱ５のベース電位の立
下り時は、トランジスタＱ６のエミッタ電位（出力ＯＵ
Ｔ）よりトランジスタＱ５及びＱ６のベース電位の方が
高速に立下る。そのため、過渡時にＱ５のベース・エミ
ッタ間電圧ＶＢＥは減少し、トランジスタＱ６の電圧Ｖ
ＢＥは増大する。その結果、トランジスタＱ６は強い導
通状態になり負荷容量ＣＬが急速に放電され、出力ＯＵ
Ｔは高速に立下る。

【０００７】以上のように、能動形エミッタフォロワＡ
ＥＦは，出力電位が切り換わる過渡時に大きなエミッタ
フォロワ電流が流れ、高速応答が達成される。しかも、
ダイオードＤ１とトランジスタＱ６はカレントミラー回
路を構成しており、ダイオードＤ１の電流を小さい電流
に設定することにより、定常電位時は、トランジスタＱ
６に小さい電流しか流さないようにできる。すなわち、
トランジスタＱ６は能動形電流源として働く。この様に
能動形エミッタフォロワは高速化と低消費電力化の両立
に有効である。

【０００８】

【発明が解決しようとする課題】半導体記憶装置のデコ
ード回路に、図３のような論理回路の適用が考えられる
が、能動形エミッタフォロワＡＦＦの出力でワイヤード
ＯＲ・デコードした場合、定常電位時にエミッタフォロ
ワＡＦＦに貫通電流が流れるという問題が発生し、デコ
ード回路低消費電力化が困難となる。図５を用いてこの
問題を簡単に説明する。図３は、図２の出力回路のエミ
ッタフォロワＱ３、Ｑ４を図２の能動エミッタフォロワ
ＡＦＦで置き換えたワイヤードＯＲ・デコード回路を示
す。例えば、電流切換え回路ＣＳ０及びＣＳ１の入力Ｉ
Ｎ０，ＩＮ１が共に低電位とすると、能動形エミッタフ
ォロワＡＥＦ００〜ＡＥＦ１１のトランジスタＱ５のベ
ース電位は、ＡＥＦ００，ＡＥＦ１０のが低電位、ＡＥ
Ｆ０１，ＡＥＦ１１が高電位となる。

【０００９】従って、ワイヤードＯＲ・デコード論理に
よりデコード線ＤＬ１０の電位のみが低電位で、その他
のデコード線電位は高電位となる。以上の電位関係から
問題となるのは、エミッタフォロワＡＥＦ００，ＡＥＦ
１０のトランジスタＱ７のベース・エミッタ間に加わる
電圧ＶＢＥｐであり、ＶＢＥｐは次式のようになる。

【００１０】ＶＢＥｐ＝ＶＢＥｄ＋Ｖα ＶＢＥｄ：ダイオードの順方向電圧Ｖα：デコード線の信号振幅このＶＢＥｄ＋Ｖαの電圧値はｐｎｐトランジスタを強
く導通させる電圧値であるため、大きな電流がデコード
線に常時流れてしまう。すなわち、エミッタフォロワＡ
ＥＦ００，ＡＥＦ１０のｐｎｐトランジスタＱ７のエミ
ッタ（デコード線）は、ワイヤードＯＲ・デコード論理
が実行された信号で駆動されるが、ベースは電流切換え
回路の出力信号で駆動されている。このため、ｐｎｐト
ランジスタＱ７のベース・エミッタ間電圧が定常電位時
でも過大となり貫通電流が流れ、低消費電力化が困難と
なる。従って、本発明の目的は、高速かつ低消費電力の
デコード回路を実現することである。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明のデコード回路は、入力コードによって駆動
されるカレントスイッチと、上記カレントスイッチの出
力を入力し、同一レベルの複数の出力を発生する出力回
路とからなる電流切り換え回路と、上記複数の出力を複
数のデコード線に接続したワイヤードＯＲ回路とをもつ
デコード回路において、上記複数のデコード線のそれぞ
れに接続された電流供給源と上記電流供給源の電流を上
記第１のデコード線の電位に対応した電圧で制御する電
流制御回路からなる能動形電流源とを設けた。上記構成
において、電流切り換え回路から複数のデコード線まで
の構成は従来のデコード回路と実質的に同じである。上
記能動形電流源の好ましい実施態様は上記図３のエミッ
タフォロワＡＥＦのほか、以下の各実施例に示すような
上記電流供給源と上記電流制御回路が論理レベルが同一
で、電圧レベルが異なる信号で駆動されるように構成す
る。

【００１２】

【作用】本発明のデコード回路によれば、ワイヤードＯ
Ｒ回路を構成するデコード線のそれぞれには能動形電流
源が接続され、デコードされた信号は能動形電流源の出
力部を介して取り出される。そのため、電流切り換え回
路に直接接続される複数のデコード線の線路長が短くで
き、負荷容量が小さくでき、デコード線のそれぞれに接
続される定電流源の電流値を低く設定できる。また信号
の立上り、立ち下がりを高速に行うことができ、信号の
定常時に、デコード線と電流供給源と電流制御回路部に
大きな貫通電流が流れないため、消費電力の低減が可能
となる。

【００１３】

【実施例】図１は本発明によるデコード回路の第１の実
施例の回路図を示す。本実施例の回路において、電流切
り換え回路ＣＳ０、第１の複数のデコード線ＤＬ１１〜
ＤＬ１３の部分は図２で説明した従来のエミッタフォロ
ワ形ワイヤードＯＲ・デコード回路と実質的に同じであ
り、回路ＡＥＦ部自体の構成、動作は図４の能動形電流
源ＡＥＦと実質的に同じである。回路構成素子で図２及
び図３の回路構成素子と同一部分には同じ番号を付して
詳細な説明を省く。

【００１４】入力コードＩＮＯ、ＩＮ１によって駆動さ
れるカレントスイッチ（Ｑ１、Ｑ２、ＩＣ等）と、上記
カレントスイッチの出力を入力し、同一レベルの複数の
出力を発生する出力回路（Ｑ３、Ｑ４）とからなる電流
切り換え回路ＣＳ０、ＣＳ１と、上記複数の出力を複数
のデコード線ＤＬ１１〜ＤＬ１３に接続したワイヤード
ＯＲ回路とをもつデコード回路において、上記複数のデ
コード線ＤＬ１１〜ＤＬ１３のそれぞれに能動形電流源
ＡＥＦ０〜ＡＥＦ３が接続されている。能動形電流源Ａ
ＥＦ０〜ＡＥＦ３のそれぞれはマルチエミッタのトラン
ジスタＱ５からなる電流供給源と上記電流供給源の電流
を制御するトランジスタＱ６で構成された電流制御回路
とから構成されている。上記トランジスタＱ６のベース
には、上記デコード線ＤＬ１１の電位をダイオードＤ１
でシフトした電圧が加えられる。また論理レベルの信号
は、トランジスタＱ５の１つのエミッタから出力部ＯＵ
Ｔ０を介して、デコードされた信号として出力される。

【００１５】電流切換え回路ＣＳＯの入力ＩＮ０，ＩＮ
１が切換わり、デコード線ＤＬ１０の電位が立下る時
は、前述のように能動形エミッタフォロワＡＥＦ０のｐ
ｎｐトランジスタＱ６のエミッタ電位（出力ＯＵＴ０）
よりベース電位の方が高速に立下る。そのため、過渡時
にＡＥＦ０のＱ５のベース・エミッタ間電圧ＶＢＥは減
少し、Ｑ６のＶＢＥは増大する。その結果、トランジス
タＱ６は強い導通状態になり負荷容量ＣＬ２０が急速に
放電され、出力ＯＵＴ０は高速に立下る。立上り時も前
述と同様に出力ＯＵＴ０は高速に立上る。

【００１６】第５図及び第６図はそれぞれ従来のデコー
ド回路及び本発明のデコード回路を２５６個のワードド
ライバをもつ半導体メモリに適用した概略回路図であ
る。これらの図面を用いて、本発明のデコード回路が従
来のデコード回路より消費電力が低減されることを説明
する。ワードドライバは３入力とし、デコード回路の出
力を２５６個のワードドライバに加えるため、電流切換
え回路ＣＳ０〜ＣＳ７は２回路、３回路、３回路のグル
ープに分けてデコードする。

【００１７】図５のメモリのデコード回路に図３の従来
のエミッタフォロワ形ワイヤードＯＲ・デコード回路を
使用した場合、ワードドライバのレイアウトピッチを１
０μｍとするとデコード線ＤＬ１０〜ＤＬ１３の配線長
は約２５６０μｍとなる。また、１本のデコード線に接
続されるワードドライバの数は最大６４個となる。この
ため、デコード線の負荷容量ＣＬ１０〜ＣＬ１３の値が
大きくなり、デコード線電位の立下がりを高速に行うに
は定電流源ＩＥＦの電流を２．５〜３ｍＡにする必要が
ある。

【００１８】これに対し、図６に示す本発明の実施例の
場合、電流切換え回路ＣＳ０〜ＣＳ７に直接接続される
デコード線ＤＬ１０〜ＤＬ１３の長さは、能動形電流源
ＡＥＦ及び電流切換え回路ＣＳ０〜ＣＳ７との配線に必
要なだけあればよいので、実質的に電流切換え回路ＣＳ
０〜ＣＳ７のレイアウトピッチで決定される。従って電
流切換え回路のレイアウトピッチを１００μｍとする
と、デコード線の最大配線長は電流切換え回路の約３回
路分であるから約３００μｍである。しかも、１本のデ
コード線に接続される能動形エミッタフォロワＡＥＦの
数が１個であるため、デコード線の負荷容量ＣＬ１０〜
ＣＬ１３は、従来例の場合と比較して約１／１０に低減
される。従って、定電流源ＩＥＦの電流も約１／１０に
低減することが可能となる。また、ワードドライバの駆
動線ＤＬ０〜ＤＬ３の負荷容量ＣＬ０〜ＣＬ３は、従来
回路の負荷容量ＣＬ１０〜ＣＬ１３と同様に大きいが、
能動形エミッタフォロワＡＥＦが過渡的に充放電するた
め消費電力はあまり大きくない。以上のことから、本発
明により低消費電力化が達成できる。

【００１９】図７は、本発明によるデコード回路の第２
の実施例の回路図を示す。本実施例では、図１に示す第
１の実施例の能動形エミッタフォロワで使用しているｎ
ｐｎトランジスタＱ５とダイオードＤ１によるレベルシ
フト回路を省いている。その代わりに第１のデコード線
ＤＬ１０〜ＤＬ１３と定電流源ＩＥＦの間に各々直列に
設けたダイオードＤ２，Ｄ３でレベルシフト回路を構成
している。ダイオードＤ２のアノードの信号で能動形エ
ミッタフォロワＡＥＦ０〜ＡＥＦ３のｎｐｎトランジス
タＱ５のベースを駆動し、ダイオードＤ３のカソードの
信号で能動形エミッタフォロワＡＥＦ０〜ＡＥＦ３のｐ
ｎｐトランジスタＱ６のベースを駆動している。すなわ
ち、デコード論理が同一で電圧レベルが異なる各信号で
能動形エミッタフォロワを駆動している。この結果、図
１の実施例のｎｐｎトランジスタＱ５とダイオードＤ１
によるレベルシフトに必要な回路及び電流が不要とな
り、第１の実施例より更に低消費電力化される。

【００２０】図８は、本発明によるデコード回路の第３
の実施例の回路図を示す。本実施例は、能動形エミッタ
フォロワＡＥＦのｐｎｐトランジスタＱ６のエミッタ部
でワイヤードＯＲ・デコードされている。すなわち、電
流切換え回路ＣＳ０，ＣＳ１で発生された信号は、デコ
ード線ＤＬ２０〜ＤＬ２３でワイヤードＯＲ・デコード
され、能動形エミッタフォロワＡＥＦのｐｎｐトランジ
スタＱ６のエミッタを駆動している。一方、デコード線
ＤＬ１０〜ＤＬ１３でワイヤードＯＲ・デコードされた
信号は、能動形エミッタフォロワＡＥＦのｐｎｐトラン
ジスタＱ６のベースを駆動している。前述の図１、図７
に示す実施例ではワイヤードＯＲ・デコードされた信号
をｎｐｎトランジスタＱ５のベースで受けた後、ｐｎｐ
トランジスタＱ６のエミッタに供給していた。従って、
本実施例の方が図１、図７に示す実施例よりエミッタフ
ォロワ１段分高速となる。

【００２１】図９は、本発明によるデコード回路の第４
の実施例の回路図を示す。図１、図７、図８の実施例で
は、電流切換え回路ＣＳ０，ＣＳ１の出力回路のトラン
ジスタＱ３，Ｑ４のみで負荷容量の大きいデコード線を
駆動している。このため、電流切換え回路の高速動作が
阻害される恐れがある。第４の実施例はこれらの問題を
除くためになされたものである。

【００２２】本実施例では、電流切換え回路ＣＳ０のカ
レントスイッチと出力回路のトランジスタＱ３ａ、Ｑ４
ａとの間にエミッタフォロワ（Ｑ７，Ｑ８）が設けられ
ている。このエミッタフォロワは、トランジスタＱ７と
ダイオードＤ２及びトランジスタＱ８とダイオードＤ３
で構成されている。そして、トランジスタＱ７、Ｑ８を
介して出力段のマルチエミッタのトランジスタＱ３ａ、
Ｑ４ａに送られた信号は、デコード線ＤＬ２０〜ＤＬ２
３でワイヤードＯＲ・デコードされ、能動形エミッタフ
ォロワＡＥＦのｐｎｐトランジスタＱ６のエミッタを駆
動する。一方、ダイオードＤ２、Ｄ３を介して出力段の
トランジスタＱ３ｂ、Ｑ４ｂに送られた信号は、デコー
ド線ＤＬ１０〜ＤＬ１３でワイヤードＯＲ・デコードさ
れ、能動形エミッタフォロワＡＥＦのｐｎｐトランジス
タＱ６のベースを駆動する。このように、電流切換え回
路ＣＳ０の出力回路にエミッタフォロワを１段設けるこ
とにより、デコード回路の高速化を図ることができる。

【００２３】図１０は、能動形エミッタフォロワＡＥＦ
のｐｎｐトランジスタＱ６の代替素子を示す。同図に示
すように、ｐｎｐトランジスタＱ６はＰＭＯＳトランジ
スタと置き換えられる。また、ＰＭＯＳトランジスタと
ｎｐｎトランジスタで構成されたＣ−Ｂｉｐ回路と置き
換えられる。

【００２４】図１１は、本発明によるデコード回路のに
実施される電流切換え回路の他の実施例の回路図を示
す。なお、ワイヤードＯＲ・デコード線、能動形エミッ
タフォロワＡＥＦのｐｎｐトランジスタＱ６部は図８、
図９の実施例と実質的に同一であるので図示していな
い。図８、図９の実施例は、能動形エミッタフォロワＡ
ＥＦのｐｎｐトランジスタＱ６のエミッタとベースを同
一振幅で駆動していた。図１１の回路は能動形エミッタ
フォロワＡＥＦのｐｎｐトランジスタＱ６のエミッタと
ベースを異なる振幅で駆動する。同図に示すように異な
る振幅を供給するために、電流切換え回路ＣＳ０のカレ
ントスイッチ用トランジスタＱ１，Ｑ２のコレクタ負荷
である抵抗を２分割している。そして、これらの負荷抵
抗により得られた信号は、直接、或いは同図に示すよう
にエミッタフォロワ回路を介して出力段のトランジスタ
Ｑ３ａ，Ｑ４ａ，Ｑ３ｂ，Ｑ４ｂに送られ、ワイヤード
ＯＲ・デコード信号として使用される。

【００２５】

【発明の効果】以上のように、本発明によればデコード
線の出力電位が切り換わる過渡時にのみ大きなエミッタ
フォロワ電流が流れ、高速応答が達成される。しかも、
デコード線の出力電位が定常電位の時、能動形電流源を
過大な電圧で駆動することが回避でき、能動形電流源に
大きな貫通電流が流れない。このため、消費電力の低減
が可能となる。

【図面の簡単な説明】

【図１】本発明によるデコード回路の第１の実施例を示
す回路図である。

【図２】従来のデコード回路の第１例を示す回路図であ
る。

【図３】従来知られている能動形エミッタフォロワを含
む論理回路の回路図である。

【図４】従来の技術から考えられるデコード回路の回路
図である。

【図５】従来のデコード回路の問題点を説明するデコー
ド回路の概略構成ブロック図である。

【図６】本発明のデコード回路の低消費電力化を説明す
るデコード回路の概略構成ブロック図である。

【図７】本発明によるデコード回路の第２の実施例を示
す回路図である。

【図８】本発明によるデコード回路の第３の実施例を示
す回路図である。

【図９】本発明によるデコード回路の第４の実施例を示
す回路図である。

【図１０】本発明によるデコード回路に用いられる回路
構成素子の説明図である。

【図１１】本発明によるデコード回路の第５の実施例を
示す回路図である。

【符号の説明】

ＣＳ０〜ＣＳ１：電流切換え回路、ＡＥＦ０〜ＡＥＦ３：能動形エミッタフォロワ回路ＤＬ１０〜ＤＬ１３：デコード線ＤＬ０〜ＤＬ３：ワードドライバ駆動線ＩＥＦ：デコード線用定電流源ＣＬ１０〜ＣＬ１３：デコード線負荷容量Ｑ６：放電用ｐｎｐトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者南部博昭東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者出井陽治東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者大畠賢一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者楠武志千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】入力コードによって駆動されるカレント
スイッチと、上記カレントスイッチの出力を入力し、同
一レベルの複数の出力を発生する出力回路とからなる電
流切り換え回路と、上記複数の出力を複数のデコード線
に接続したワイヤードＯＲ回路とをもつデコード回路に
おいて、上記複数のデコード線のそれぞれに接続された電流供給
源と上記電流供給源の電流を上記デコード線の電位に対
応した電圧で制御する電流制御回路からなる能動形電流
源とを設けたことを特徴とするデコード回路。
【請求項２】請求項１記載のデコード回路において、
上記電流供給源はベースが上記第１のデコード線に接続
され、第１および第２のエミッタを持つマルチエミッタ
トランジスタで構成され、上記電流制御回路はエミッタ
が上記第１のエミッタに接続され、ベースが上記第２の
エミッタに電圧シフト回路を介して接続され、上記マル
チエミッタトランジスタと逆導電型のトランジスタで構
成されたことを特徴とするデコード回路。
【請求項３】請求項１記載のデコード回路において、
上記電流供給源はベースが上記のデコード線に接続され
た第１のトランジスタで構成され、上記電流制御回路は
エミッタが上記第１のトランジスタのエミッタに接続さ
れ、ベースが上記第１のデコード線に電圧シフト回路を
介して接続され、上記第１のトランジスタと逆導電型の
トランジスタで構成されたことを特徴とするデコード回
路。
【請求項４】請求項１記載のデコード回路において、
上記電流制御回路はベースが上記デコード線に電圧シフ
ト回路を介して接続された第１のトランジスタで構成さ
れ、上記電流供給源は上記出力回路の複数の１つから第
１のトランジスタのエミッタに接続される線路で構成さ
れ、上記第１のトランジスタのエミッタ及びベースに、
デコード論理レベルが同一で電圧レベルが異なるデコー
ド出力信号が加えられるように構成されたことを特徴と
するデコード回路。
【請求項５】請求項１記載のデコード回路において、
上記出力回路が上記カレントスイッチの出力で駆動され
るエミッタフォロワ回路と、上記エミッタフォロワ回路
の第１の出力電位がベースに加えられる第１のマルチエ
ミッタトランジスタと、上記第１の出力電位をシフトし
た第２の出力電位がベースに加えられる第２のマルチエ
ミッタトランジスタとから構成され、上記第２のマルチ
エミッタトランジスタのマルチエミッタは上記第１の複
数のデコード線に接続され、上記電流制御回路はベース
が上記第１のデコード線に接続された第１のトランジス
タで構成され、上記電流供給源は上記第１のマルチエミ
ッタトランジスタのマルチエミッタのエミッタに接続さ
れる線路で構成され、上記第１のトランジスタのエミッ
タ及びベースに、デコード論理が同一で電圧レベルが異
なるデコード出力信号が加えられるように構成されたこ
とを特徴とするデコード回路。
【請求項６】請求項１記載のデコード回路において、
上記出力回路が上記カレントスイッチの出力で駆動され
る第１のエミッタフォロワ回路と、上記エミッタフォロ
ワ回路の第１の出力電位がベースに加えられる第１のマ
ルチエミッタトランジスタと、上記第１の出力電位をシ
フトした第２の出力電位がベースに加えられる第２のエ
ミッタフォロワ回路と、上記第２のエミッタフォロワ回
路の出力がベースに加えられる第２のマルチエミッタト
ランジスタとから構成され、上記第２のマルチエミッタ
トランジスタのマルチエミッタは上記複数のデコード線
に接続され、上記電流制御回路はベースが上記のデコー
ド線に接続された第１のトランジスタで構成され、上記
電流供給源は上記第１のマルチエミッタトランジスタの
マルチエミッタが上記第１のトランジスタのエミッタに
接続される線路で構成され、上記第１のトランジスタの
エミッタ及びベースに、デコード論理が同一で電圧レベ
ルが異なるデコード出力信号が加えられるように構成さ
れたことを特徴とするデコード回路。