JPH0697806A - バイポーラｆｅｔ論理回路 - Google Patents
バイポーラｆｅｔ論理回路Info
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- JPH0697806A JPH0697806A JP5063802A JP6380293A JPH0697806A JP H0697806 A JPH0697806 A JP H0697806A JP 5063802 A JP5063802 A JP 5063802A JP 6380293 A JP6380293 A JP 6380293A JP H0697806 A JPH0697806 A JP H0697806A
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- 230000000295 complement effect Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 241001169121 Gabriella Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 239000011435 rock Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】
【目的】 ＣＳＥＦ回路より論理柔軟性が高く、製造が
廉価な高性能のバイポーラＦＥＴ論理回路を提供する。 【構成】 バイポーラＦＥＴ論理回路は、入力ライン(3
4,35,36)、第１出力ライン(51)、第２出力ライン(53)を
有すると共に、並列に接続され、各ゲートが対応する入
力ラインに接続されるＦＥＴデバイス(31,32,33)と、差
動ペアとして接続され、ＦＥＴデバイスの並列接続部が
ベースに入力を提供する第１バイポーラトランジスタ(4
0)及びベースに基準電圧が供給される第２バイポーラト
ランジスタ(41)と、エミッタフォロアとして接続され、
第１出力ラインを駆動し、第１バイポーラトランジスタ
によって駆動されるベースを有する第３バイポーラトラ
ンジスタ(48)及び第２出力ラインを駆動し、第２バイポ
ーラトランジスタによって駆動されるベースを有する第
４バイポーラトランジスタ(49)と、から成る。
廉価な高性能のバイポーラＦＥＴ論理回路を提供する。 【構成】 バイポーラＦＥＴ論理回路は、入力ライン(3
4,35,36)、第１出力ライン(51)、第２出力ライン(53)を
有すると共に、並列に接続され、各ゲートが対応する入
力ラインに接続されるＦＥＴデバイス(31,32,33)と、差
動ペアとして接続され、ＦＥＴデバイスの並列接続部が
ベースに入力を提供する第１バイポーラトランジスタ(4
0)及びベースに基準電圧が供給される第２バイポーラト
ランジスタ(41)と、エミッタフォロアとして接続され、
第１出力ラインを駆動し、第１バイポーラトランジスタ
によって駆動されるベースを有する第３バイポーラトラ
ンジスタ(48)及び第２出力ラインを駆動し、第２バイポ
ーラトランジスタによって駆動されるベースを有する第
４バイポーラトランジスタ(49)と、から成る。
Description
【０００１】
【産業上の利用分野】本発明は概して集積回路（ＩＣ）
技術に実施される論理回路に関し、特に、電流切換エミ
ッタフォロア（ＣＳＥＦ）回路と同等の性能をもつより
高い論理柔軟性を提供し、電力要求を最小限にしてより
高密度の集積を可能にする、改良されたバイポーラ型電
界効果トランジスタ（ＢｉＦＥＴ）論理回路に関する。
技術に実施される論理回路に関し、特に、電流切換エミ
ッタフォロア（ＣＳＥＦ）回路と同等の性能をもつより
高い論理柔軟性を提供し、電力要求を最小限にしてより
高密度の集積を可能にする、改良されたバイポーラ型電
界効果トランジスタ（ＢｉＦＥＴ）論理回路に関する。
【０００２】
【従来の技術】電流切換エミッタフォロア（ＣＳＥＦ）
回路は、高性能と論理柔軟性が要件である好ましい論理
回路である。ＣＳＥＦ回路は、ＮＯＲ（否定論理和）／
ＯＲ（論理和）論理において、好ましい速度と電力トレ
ードオフ（取り替え）並びにすぐれたライン駆動能力を
提供する。しかしながら、回路の電力要求は絶えず問題
のあるエリアである。より高密度な回路への需要がます
ます高まるにつれて、３つの電源電圧（ＶCC, ＶEE及び
ＶT ）の分配に必要なエリアの量が達成可能な回路密度
に悪影響を及ぼすようになっている。こうした欠点よ
り、ＣＳＥＦ技術に代わる方法を見つけるのは望まし
い。
回路は、高性能と論理柔軟性が要件である好ましい論理
回路である。ＣＳＥＦ回路は、ＮＯＲ（否定論理和）／
ＯＲ（論理和）論理において、好ましい速度と電力トレ
ードオフ（取り替え）並びにすぐれたライン駆動能力を
提供する。しかしながら、回路の電力要求は絶えず問題
のあるエリアである。より高密度な回路への需要がます
ます高まるにつれて、３つの電源電圧（ＶCC, ＶEE及び
ＶT ）の分配に必要なエリアの量が達成可能な回路密度
に悪影響を及ぼすようになっている。こうした欠点よ
り、ＣＳＥＦ技術に代わる方法を見つけるのは望まし
い。
【０００３】
【発明が解決しようとする課題】従って、本発明の目的
はＣＳＥＦ回路より論理柔軟性が高く、製造が廉価な高
性能の論理回路を提供することである。
はＣＳＥＦ回路より論理柔軟性が高く、製造が廉価な高
性能の論理回路を提供することである。
【０００４】本発明の他の目的は、電源要求が最小で、
回路がＣＳＥＦ回路より高密度のデバイスにおいて製造
されるのを可能にする高性能の論理回路を提供すること
である。
回路がＣＳＥＦ回路より高密度のデバイスにおいて製造
されるのを可能にする高性能の論理回路を提供すること
である。
【０００５】本発明の他の目的は、ＣＳＥＦ回路より大
きな性能可能性を提供する新たな高性能の論理回路を提
供することである。
きな性能可能性を提供する新たな高性能の論理回路を提
供することである。
【０００６】
【課題を解決するための手段と作用】本発明に従って、
複数の入力ラインと第１出力ライン及び第２出力ライン
を有するバイポーラ型電界効果トランジスタ（ＢｉＦＥ
Ｔ）論理回路が提供される。複数のＦＥＴデバイスは並
列に接続され、各々が入力ラインの内の対応する１つに
接続されるゲートを有する。２つのバイポーラトランジ
スタは差動ペアとして接続され、前記ＦＥＴデバイスの
並列接続部が第１バイポーラトランジスタのベースに入
力を提供すると共に、第２バイポーラトランジスタのベ
ースに基準電圧が供給される。エミッタフォロアとして
接続される出力バイポーラトランジスタが、それぞれ第
１出力ライン及び第２出力ラインを駆動する。これらの
出力バイポーラトランジスタの一方が差動ペアの第１バ
イポーラトランジスタによって駆動されると共に、出力
バイポーラトランジスタの他方が差動ペアの第２バイポ
ーラトランジスタによって駆動される。ＣＳＥＦ回路で
一般的に行われるように、差動ペアのコレクタを点接続
（ドット）することによって、追加の論理機能が得られ
る。しかしながら、入手される追加の論理機能の数はＣ
ＳＥＦ回路で入手可能な論理機能の数よりも多い。従っ
て、本発明は、ＣＳＥＦ回路と比べると、論理機能と柔
軟性を更に提供するという追加の利点がある。
複数の入力ラインと第１出力ライン及び第２出力ライン
を有するバイポーラ型電界効果トランジスタ（ＢｉＦＥ
Ｔ）論理回路が提供される。複数のＦＥＴデバイスは並
列に接続され、各々が入力ラインの内の対応する１つに
接続されるゲートを有する。２つのバイポーラトランジ
スタは差動ペアとして接続され、前記ＦＥＴデバイスの
並列接続部が第１バイポーラトランジスタのベースに入
力を提供すると共に、第２バイポーラトランジスタのベ
ースに基準電圧が供給される。エミッタフォロアとして
接続される出力バイポーラトランジスタが、それぞれ第
１出力ライン及び第２出力ラインを駆動する。これらの
出力バイポーラトランジスタの一方が差動ペアの第１バ
イポーラトランジスタによって駆動されると共に、出力
バイポーラトランジスタの他方が差動ペアの第２バイポ
ーラトランジスタによって駆動される。ＣＳＥＦ回路で
一般的に行われるように、差動ペアのコレクタを点接続
（ドット）することによって、追加の論理機能が得られ
る。しかしながら、入手される追加の論理機能の数はＣ
ＳＥＦ回路で入手可能な論理機能の数よりも多い。従っ
て、本発明は、ＣＳＥＦ回路と比べると、論理機能と柔
軟性を更に提供するという追加の利点がある。
【０００７】
【実施例】図１を特に参照すると、高速アプリケーショ
ンに好ましい回路選択であった公知の電流スイッチエミ
ッタフォロア（ＣＳＥＦ）回路１０の一例が示されてい
る。回路は、ＡＮＤ（論理積）機能、ＯＲ機能及びＩＮ
ＶＥＲＴ（反転）機能を含むさまざまな論理機能を実行
することができ、従ってさまざまな論理回路を作成する
のに使用してもよい。これはバイポーラトランジスタ回
路であり、第１並列ＮＰＮ入力トランジスタ１１、第２
並列ＮＰＮ入力トランジスタ１２、及び第３並列ＮＰＮ
入力トランジスタ１３から構成され、各々が論理入力端
子１４、１５、１６に接続されるベースを有する。入力
トランジスタのエミッタはＮＰＮトランジスタ１７のコ
レクタに共通に接続され、ＮＰＮトランジスタ１７のエ
ミッタは抵抗器１８を介して負の電源電圧ＶEEに接続さ
れ、ＮＰＮトランジスタ１７のベースはバイアス電圧Ｖ
X のソースに接続される。抵抗器１８と共にトランジス
タ１７とバイアス電圧ＶX は、一定した電流源として機
能する。ＮＰＮトランジスタ１９もまた、トランジスタ
１７のコレクタに接続されるエミッタを有する。トラン
ジスタ１９のベースは、基準電圧ＶR のソースに接続さ
れる。トランジスタ１１、１２及び１３のいずれもが導
電していないとき、基準電圧ＶR はトランジスタ１９に
バイアスをかけて通常のように導電させる。トランジス
タ１１、１２及び１３のコレクタは抵抗器２０に共通に
接続されると共に、トランジスタ１９のコレクタは抵抗
器２１に接続される。次に、２つの抵抗器２０及び２１
は抵抗器２２を介して正の電源電圧ＶCCのソースに接続
される。回路の出力は、エミッタフォロアとして接続さ
れる２つのＮＰＮトランジスタ２３及び２４から導出さ
れる。トランジスタ２３は入力トランジスタ１１、１２
及び１３のコレクタの共通の接続部に接続されるベース
を有すると共に、トランジスタ２４はトランジスタ１９
のコレクタに接続されるベースを有する。トランジスタ
２３と２４のコレクタは、共に正の電源電圧ＶCCに接続
される。トランジスタ２３のエミッタは、抵抗器２５に
よって電源電圧ＶT のソースに接続され、かつ出力端子
２６に接続される。トランジスタ２４のエミッタは、抵
抗器２７によって電源電圧ＶT のソースに接続され、か
つ出力端子２８に接続される。
ンに好ましい回路選択であった公知の電流スイッチエミ
ッタフォロア（ＣＳＥＦ）回路１０の一例が示されてい
る。回路は、ＡＮＤ（論理積）機能、ＯＲ機能及びＩＮ
ＶＥＲＴ（反転）機能を含むさまざまな論理機能を実行
することができ、従ってさまざまな論理回路を作成する
のに使用してもよい。これはバイポーラトランジスタ回
路であり、第１並列ＮＰＮ入力トランジスタ１１、第２
並列ＮＰＮ入力トランジスタ１２、及び第３並列ＮＰＮ
入力トランジスタ１３から構成され、各々が論理入力端
子１４、１５、１６に接続されるベースを有する。入力
トランジスタのエミッタはＮＰＮトランジスタ１７のコ
レクタに共通に接続され、ＮＰＮトランジスタ１７のエ
ミッタは抵抗器１８を介して負の電源電圧ＶEEに接続さ
れ、ＮＰＮトランジスタ１７のベースはバイアス電圧Ｖ
X のソースに接続される。抵抗器１８と共にトランジス
タ１７とバイアス電圧ＶX は、一定した電流源として機
能する。ＮＰＮトランジスタ１９もまた、トランジスタ
１７のコレクタに接続されるエミッタを有する。トラン
ジスタ１９のベースは、基準電圧ＶR のソースに接続さ
れる。トランジスタ１１、１２及び１３のいずれもが導
電していないとき、基準電圧ＶR はトランジスタ１９に
バイアスをかけて通常のように導電させる。トランジス
タ１１、１２及び１３のコレクタは抵抗器２０に共通に
接続されると共に、トランジスタ１９のコレクタは抵抗
器２１に接続される。次に、２つの抵抗器２０及び２１
は抵抗器２２を介して正の電源電圧ＶCCのソースに接続
される。回路の出力は、エミッタフォロアとして接続さ
れる２つのＮＰＮトランジスタ２３及び２４から導出さ
れる。トランジスタ２３は入力トランジスタ１１、１２
及び１３のコレクタの共通の接続部に接続されるベース
を有すると共に、トランジスタ２４はトランジスタ１９
のコレクタに接続されるベースを有する。トランジスタ
２３と２４のコレクタは、共に正の電源電圧ＶCCに接続
される。トランジスタ２３のエミッタは、抵抗器２５に
よって電源電圧ＶT のソースに接続され、かつ出力端子
２６に接続される。トランジスタ２４のエミッタは、抵
抗器２７によって電源電圧ＶT のソースに接続され、か
つ出力端子２８に接続される。
【０００８】図２に示される回路の動作は、一定電流源
１７’で表されるトランジスタ１７を示している。入力
端子１４、１５又は１６のいずれか１つへの正の入力電
圧によって対応する入力トランジスタ１１、１２又は１
３は導電され、それによって、トランジスタ２３のベー
スにおける電圧を下げて、トランジスタをオフにする。
従って、出力端子２６は、論理”０”に等しい電圧とな
る。端子１４、１５及び１６における入力にそれぞれ論
理指定Ａ、Ｂ、Ｃを割り当てると、端子２６における出
力は
１７’で表されるトランジスタ１７を示している。入力
端子１４、１５又は１６のいずれか１つへの正の入力電
圧によって対応する入力トランジスタ１１、１２又は１
３は導電され、それによって、トランジスタ２３のベー
スにおける電圧を下げて、トランジスタをオフにする。
従って、出力端子２６は、論理”０”に等しい電圧とな
る。端子１４、１５及び１６における入力にそれぞれ論
理指定Ａ、Ｂ、Ｃを割り当てると、端子２６における出
力は
【０００９】
【外１】
【００１０】他方、入力トランジスタ１１、１２又は１
３のいずれか１つへの導電であってもトランジスタ１９
のエミッタ電圧を上げてオフにさせ、従って出力トラン
ジスタ２４のベースへの電圧を上げて導電させる。トラ
ンジスタ２４の導電によって、出力端子２８の電圧が論
理”１”に等しくなるように上げる。次に、端子２８に
おける出力はＡ＋Ｂ＋Ｃとなる。従って、論理回路は出
力端子２６においてＮＯＲゲートの機能を実行し、出力
端子２８においてＯＲゲートの機能を実行する。ＣＥＳ
Ｆ回路で一般的に行われるように、トランジスタ１３及
びトランジスタ１９のコレクタをそれぞれノード１及び
ノード２として点接続することによって、インバート機
能及びＡＮＤ機能も得られる。これは、端子２６におい
て”ＯＩＯ”（ＯＲ、インバート、ＯＲ）、端子２８に
おいて”ＯＡＯ”（ＯＲ、ＡＮＤ、ＯＲ）と表記されて
いる。
３のいずれか１つへの導電であってもトランジスタ１９
のエミッタ電圧を上げてオフにさせ、従って出力トラン
ジスタ２４のベースへの電圧を上げて導電させる。トラ
ンジスタ２４の導電によって、出力端子２８の電圧が論
理”１”に等しくなるように上げる。次に、端子２８に
おける出力はＡ＋Ｂ＋Ｃとなる。従って、論理回路は出
力端子２６においてＮＯＲゲートの機能を実行し、出力
端子２８においてＯＲゲートの機能を実行する。ＣＥＳ
Ｆ回路で一般的に行われるように、トランジスタ１３及
びトランジスタ１９のコレクタをそれぞれノード１及び
ノード２として点接続することによって、インバート機
能及びＡＮＤ機能も得られる。これは、端子２６におい
て”ＯＩＯ”（ＯＲ、インバート、ＯＲ）、端子２８に
おいて”ＯＡＯ”（ＯＲ、ＡＮＤ、ＯＲ）と表記されて
いる。
【００１１】この回路は切り替え時間が短くより高性能
の特徴をもち、論理設計においてより柔軟にすることが
できる。しかしながら、ＣＳＥＦ回路は複数の電圧レベ
ルを提供する電源を必要とする。電圧レベルＶCC、ＶEE
及びＶVTの分配に必要な領域の量は、回路密度に直接影
響を及ぼす。
の特徴をもち、論理設計においてより柔軟にすることが
できる。しかしながら、ＣＳＥＦ回路は複数の電圧レベ
ルを提供する電源を必要とする。電圧レベルＶCC、ＶEE
及びＶVTの分配に必要な領域の量は、回路密度に直接影
響を及ぼす。
【００１２】図３は、本発明に従ったバイポーラ型電界
効果トランジスタ（ＢｉＦＥＴ）回路３０を示す。この
回路は、第１並列Ｐ型電界効果トランジスタ（ＰＦＥ
Ｔ）３１、第２並列Ｐ型電界効果トランジスタ（ＰＦＥ
Ｔ）３２、及び第３並列Ｐ型電界効果トランジスタ（Ｐ
ＦＥＴ）３３から成り、各々が論理入力端子３４、３５
及び３６のそれぞれに接続されるゲートを有する。入力
トランジスタのドレインは、ダイオードとして接続され
る、ＮＰＮトランジスタ３７のコレクタに共通して接続
される。トランジスタ３７のエミッタは抵抗器３８を介
して回路接地に接続される。更に、入力トランジスタの
ドレインは第２ＮＰＮトランジスタ３９のベースに接続
され、第２ＮＰＮトランジスタ３９は接地に接続される
エミッタと、ＮＰＮトランジスタ４０のベースへの入力
トランジスタのソースに共通して接続されるコレクタと
を有する。トランジスタ４０とＮＰＮトランジスタ４１
は、ＮＰＮトランジスタ４２のコレクタに共通して接続
されるエミッタを有する。トランジスタ４２のベースは
バイアス電圧ＶX のソースに接続され、トランジスタ４
２のエミッタは抵抗器４３を介して接地に接続される。
図１のトランジスタ１７と同様に、トランジスタ４２は
一定電流源として機能する。図１のトランジスタ１９と
同様に、トランジスタ４１のベースは基準電圧ＶR のソ
ースに接続される。トランジスタ４０が導電していない
とき、基準電圧ＶR はトランジスタ４１にバイアスをか
け、通常のように導電させる。トランジスタ４０のコレ
クタは抵抗器４４に接続されると共に、トランジスタ４
１のコレクタは抵抗器４５に接続される。次に、２つの
抵抗器４４及び４５は抵抗器４６を介して正の電源電圧
Ｖ CCのソースに接続される。更に、入力ＰＦＥＴ３１、
３２及び３３のソースはＰＦＥＴ４７のドレインに共通
して接続され、ＰＦＥＴ４７は回路接地に接続されるゲ
ートと、電圧にＶCCに接続されるソースを有する。従っ
て、接地されたゲートをもつＰＦＥＴ４７は、ＰＦＥＴ
３１、３２及び３３へのロードとして機能する。回路へ
の出力は、エミッタフォロアとして接続される２つのＮ
ＰＮトランジスタ４８及び４９から導出される。トラン
ジスタ４８はトランジスタ４０のコレクタに接続される
ベースを有すると共に、トランジスタ４９はトランジス
タ４１のコレクタに接続されるベースを有する。トラン
ジスタ４８及び４９のコレクタは、共に正の電源電圧Ｖ
CCに接続される。トランジスタ４８のエミッタは、抵抗
器５０によって接地に接続され、かつ出力端子５１に接
続される。トランジスタ４９のエミッタは、抵抗器５２
によって接地に接続され、かつ出力端子５３に接続され
る。
効果トランジスタ（ＢｉＦＥＴ）回路３０を示す。この
回路は、第１並列Ｐ型電界効果トランジスタ（ＰＦＥ
Ｔ）３１、第２並列Ｐ型電界効果トランジスタ（ＰＦＥ
Ｔ）３２、及び第３並列Ｐ型電界効果トランジスタ（Ｐ
ＦＥＴ）３３から成り、各々が論理入力端子３４、３５
及び３６のそれぞれに接続されるゲートを有する。入力
トランジスタのドレインは、ダイオードとして接続され
る、ＮＰＮトランジスタ３７のコレクタに共通して接続
される。トランジスタ３７のエミッタは抵抗器３８を介
して回路接地に接続される。更に、入力トランジスタの
ドレインは第２ＮＰＮトランジスタ３９のベースに接続
され、第２ＮＰＮトランジスタ３９は接地に接続される
エミッタと、ＮＰＮトランジスタ４０のベースへの入力
トランジスタのソースに共通して接続されるコレクタと
を有する。トランジスタ４０とＮＰＮトランジスタ４１
は、ＮＰＮトランジスタ４２のコレクタに共通して接続
されるエミッタを有する。トランジスタ４２のベースは
バイアス電圧ＶX のソースに接続され、トランジスタ４
２のエミッタは抵抗器４３を介して接地に接続される。
図１のトランジスタ１７と同様に、トランジスタ４２は
一定電流源として機能する。図１のトランジスタ１９と
同様に、トランジスタ４１のベースは基準電圧ＶR のソ
ースに接続される。トランジスタ４０が導電していない
とき、基準電圧ＶR はトランジスタ４１にバイアスをか
け、通常のように導電させる。トランジスタ４０のコレ
クタは抵抗器４４に接続されると共に、トランジスタ４
１のコレクタは抵抗器４５に接続される。次に、２つの
抵抗器４４及び４５は抵抗器４６を介して正の電源電圧
Ｖ CCのソースに接続される。更に、入力ＰＦＥＴ３１、
３２及び３３のソースはＰＦＥＴ４７のドレインに共通
して接続され、ＰＦＥＴ４７は回路接地に接続されるゲ
ートと、電圧にＶCCに接続されるソースを有する。従っ
て、接地されたゲートをもつＰＦＥＴ４７は、ＰＦＥＴ
３１、３２及び３３へのロードとして機能する。回路へ
の出力は、エミッタフォロアとして接続される２つのＮ
ＰＮトランジスタ４８及び４９から導出される。トラン
ジスタ４８はトランジスタ４０のコレクタに接続される
ベースを有すると共に、トランジスタ４９はトランジス
タ４１のコレクタに接続されるベースを有する。トラン
ジスタ４８及び４９のコレクタは、共に正の電源電圧Ｖ
CCに接続される。トランジスタ４８のエミッタは、抵抗
器５０によって接地に接続され、かつ出力端子５１に接
続される。トランジスタ４９のエミッタは、抵抗器５２
によって接地に接続され、かつ出力端子５３に接続され
る。
【００１３】一定電流源４２’で表されるトランジスタ
４２とロード４７’で表されるトランジスタ４７を示す
図４を参照して、回路の動作を述べる。ＰＦＥＴ３１、
３２及び３３は、トランジスタ３７、３９、抵抗器３
８、ロード４７’と共に、トランジスタ４０のベースに
おいて切り替え可能な電流源を構成する。入力端子３
４、３５又は３６のいずれか１つへの負の入力電圧によ
って対応する入力ＰＦＥＴ３１、３２又は３３は導電さ
れ、それによって、トランジスタ４０のベースにおける
電圧を下げ、トランジスタをオフにし、出力トランジス
タ４８へのベース電圧を上げる。こうして、次に、出力
トランジスタ４８のベースへの電圧が上がり、トランジ
スタを導電させる。従って、出力端子５１は、論理”
１”に等しい電圧となる。端子３４、３５及び３６にお
ける入力にそれぞれ論理指定Ａ、Ｂ、Ｃを割り当てる
と、端子５１における出力は
４２とロード４７’で表されるトランジスタ４７を示す
図４を参照して、回路の動作を述べる。ＰＦＥＴ３１、
３２及び３３は、トランジスタ３７、３９、抵抗器３
８、ロード４７’と共に、トランジスタ４０のベースに
おいて切り替え可能な電流源を構成する。入力端子３
４、３５又は３６のいずれか１つへの負の入力電圧によ
って対応する入力ＰＦＥＴ３１、３２又は３３は導電さ
れ、それによって、トランジスタ４０のベースにおける
電圧を下げ、トランジスタをオフにし、出力トランジス
タ４８へのベース電圧を上げる。こうして、次に、出力
トランジスタ４８のベースへの電圧が上がり、トランジ
スタを導電させる。従って、出力端子５１は、論理”
１”に等しい電圧となる。端子３４、３５及び３６にお
ける入力にそれぞれ論理指定Ａ、Ｂ、Ｃを割り当てる
と、端子５１における出力は
【００１４】
【外２】
【００１５】他方、トランジスタのゲートにおいて論
理”１”に等しい入力トランジスタ３１、３２又は３３
の全ての不導電が、トランジスタ４０のベース電圧を上
げてオンにし、トランジスタ４１のエミッタ電圧を上げ
てトランジスタをオフにして、出力トランジスタ４９の
ベースへの電圧を上げて導電させる。トランジスタ４９
の導電によって、論理”１”に対応する出力端子５３の
電圧を上げる。次に、端子５３における出力はＡ・Ｂ・
Ｃとなる。従って、論理回路は出力端子５１においてＮ
ＡＮＤゲートの機能を実行し、出力端子５３においてＡ
ＮＤゲートの機能を実行する。上記のＣＥＳＦ回路の方
法と同様に、トランジスタ４０及び４１のコレクタを点
接続することによって、端子５１において得られる出力
論理機能は”ＡＯＩＯ”（ＡＮＤ、ＯＲ、インバート、
ＯＲ）、端子５３において得られる出力論理機能は”Ａ
ＯＡＯ”（ＡＮＤ、ＯＲ、ＡＮＤ、ＯＲ）と名付けられ
る。
理”１”に等しい入力トランジスタ３１、３２又は３３
の全ての不導電が、トランジスタ４０のベース電圧を上
げてオンにし、トランジスタ４１のエミッタ電圧を上げ
てトランジスタをオフにして、出力トランジスタ４９の
ベースへの電圧を上げて導電させる。トランジスタ４９
の導電によって、論理”１”に対応する出力端子５３の
電圧を上げる。次に、端子５３における出力はＡ・Ｂ・
Ｃとなる。従って、論理回路は出力端子５１においてＮ
ＡＮＤゲートの機能を実行し、出力端子５３においてＡ
ＮＤゲートの機能を実行する。上記のＣＥＳＦ回路の方
法と同様に、トランジスタ４０及び４１のコレクタを点
接続することによって、端子５１において得られる出力
論理機能は”ＡＯＩＯ”（ＡＮＤ、ＯＲ、インバート、
ＯＲ）、端子５３において得られる出力論理機能は”Ａ
ＯＡＯ”（ＡＮＤ、ＯＲ、ＡＮＤ、ＯＲ）と名付けられ
る。
【００１６】図３で示される回路の利点の１つは、内部
で生成される基準電圧＋２．２ボルト（ＶR ）を備える
１個の＋２．８ボルト電源（ＶCC）を必要とすることで
ある。抵抗器５０及び５２を回路接地に接続するより
も、分離したＶT 電源を使用することによって回路の電
力消費を減らすことができる。追加の利点は、差動ペア
トランジスタのコレクタが点接続されると、本回路によ
って提供される論理機能が増加することである。こうし
て、本回路を使用すると論理設計の柔軟性のレベルが増
す。
で生成される基準電圧＋２．２ボルト（ＶR ）を備える
１個の＋２．８ボルト電源（ＶCC）を必要とすることで
ある。抵抗器５０及び５２を回路接地に接続するより
も、分離したＶT 電源を使用することによって回路の電
力消費を減らすことができる。追加の利点は、差動ペア
トランジスタのコレクタが点接続されると、本回路によ
って提供される論理機能が増加することである。こうし
て、本回路を使用すると論理設計の柔軟性のレベルが増
す。
【００１７】図５は、入力ＩＮの機能として切り替わる
図３に示される回路において、真の出力ＯＵＴ1 及び補
の出力ＯＵＴ2 のそれぞれを示すグラフである。図６
は、反射電流源の交流スイッチング特性と、ＰＦＥＴ３
１、３２及び３３による遅延を示すグラフである。この
遅延は小さいが、ＰＦＥＴのスイッチング特性が向上す
るにつれて、図３に示される回路の全体の性能もまた向
上する。図７は、入力ＩＮの直流伝達関数に対する真の
出力ＯＵＴ1 及び補の出力ＯＵＴ2 と、付随する出力の
小さな信号利得ＰＧ1 及びＰＧ2 を示す。
図３に示される回路において、真の出力ＯＵＴ1 及び補
の出力ＯＵＴ2 のそれぞれを示すグラフである。図６
は、反射電流源の交流スイッチング特性と、ＰＦＥＴ３
１、３２及び３３による遅延を示すグラフである。この
遅延は小さいが、ＰＦＥＴのスイッチング特性が向上す
るにつれて、図３に示される回路の全体の性能もまた向
上する。図７は、入力ＩＮの直流伝達関数に対する真の
出力ＯＵＴ1 及び補の出力ＯＵＴ2 と、付随する出力の
小さな信号利得ＰＧ1 及びＰＧ2 を示す。
【００１８】本発明は１つの好ましい実施例によって説
明されてきたが、当業者によって、本発明は添付の請求
項の精神と範囲内で変更しながら実行できることが認識
されている。例えば、図３の回路で使用されるＰＦＥＴ
及びＮＰＮトランジスタの代わりに、本技術でよく理解
されるように、ＮＦＥＴ及びＰＮＰトランジスタを使用
することも可能である。
明されてきたが、当業者によって、本発明は添付の請求
項の精神と範囲内で変更しながら実行できることが認識
されている。例えば、図３の回路で使用されるＰＦＥＴ
及びＮＰＮトランジスタの代わりに、本技術でよく理解
されるように、ＮＦＥＴ及びＰＮＰトランジスタを使用
することも可能である。
【００１９】
【発明の効果】本発明は上記より構成され、ＣＳＥＦ回
路より論理柔軟性が高く、製造が廉価な高性能の論理回
路を提供する。
路より論理柔軟性が高く、製造が廉価な高性能の論理回
路を提供する。
【図１】公知のバイポーラ電流スイッチエミッタフォロ
ア（ＣＳＥＦ）回路の概略図である。
ア（ＣＳＥＦ）回路の概略図である。
【図２】図１に示される回路の動作を示す簡易概略図で
ある。
ある。
【図３】本発明に従ったＢｉＦＥＴ相補エミッタフォロ
アの概略図である。
アの概略図である。
【図４】図３に示される回路の動作を示す簡易概略図で
ある。
ある。
【図５】図３に示される回路にて、動作の真の出力及び
補の出力のスイッチング波形を示すグラフである。
補の出力のスイッチング波形を示すグラフである。
【図６】図３に示される回路にて、ＰＦＥＴの遅延の機
能として反射電流源の交流スイッチング特徴を示すグラ
フである。
能として反射電流源の交流スイッチング特徴を示すグラ
フである。
【図７】図３に示される回路にて、入力の直流伝達関数
に対する真の出力及び補の出力と付随する小さな利得を
示すグラフである。
に対する真の出力及び補の出力と付随する小さな利得を
示すグラフである。
３０ ＢｉＦＥＴ回路 ３１、３２、３３、４７ ＰＦＥＴ ３４、３５、３６ 入力端子 ３７、３９、４０、４１、４２、４８、４９ ＮＰＮ
トランジスタ ３８、４４、４５、４６、５０、５２ 抵抗器 ５１、５３ 出力端子
トランジスタ ３８、４４、４５、４６、５０、５２ 抵抗器 ５１、５３ 出力端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャック アーサー ドーラー アメリカ合衆国12531、ニューヨーク州ホ ウムズ、ノース ホワイト ロック ロー ド 212エイ (72)発明者 フランシスコ マイケル マスキ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ フォールズ、ガブリエラ ロード 11
Claims (4)
- 【請求項１】 バイポーラＦＥＴ論理回路であって、 複数の入力ラインと第１出力ライン及び第２出力ライン
と、 並列に接続され、各々が前記入力ラインの対応する１つ
に接続されるゲートを有する複数のＦＥＴデバイスと、 差動ペアとして接続される第１バイポーラトランジスタ
と第２バイポーラトランジスタと、を備え、前記ＦＥＴ
デバイスの並列接続部が前記第１バイポーラトランジス
タのベースに入力を提供すると共に、前記第２バイポー
ラトランジスタのベースに基準電圧が供給され、 エミッタフォロアとして接続され、前記第１出力ライン
を駆動する第３バイポーラトランジスタと前記第２出力
ラインを駆動する第４バイポーラトランジスタを更に備
え、前記第３バイポーラトランジスタが前記第１バイポ
ーラトランジスタによって駆動されるベースを有し、前
記第４バイポーラトランジスタが前記第２バイポーラト
ランジスタによって駆動されるベースを有すること、 を含むバイポーラＦＥＴ論理回路。 - 【請求項２】 前記複数のＦＥＴデバイスの前記並列接
続部に直列に接続される第５バイポーラトランジスタ及
び抵抗器と、 前記複数のＦＥＴデバイスの前記並列接続部に直列に接
続されるロードと、 前記第５バイポーラトランジスタ、前記抵抗器及び前記
複数のＦＥＴデバイスの前記並列接続部の直列接続に並
列に接続され、前記第５バイポーラトランジスタと前記
複数のＦＥＴデバイスの前記並列接続部との間の共通の
接合部によって駆動される第６バイポーラトランジスタ
と、を更に含み、前記第５バイポーラトランジスタ及び
前記第６バイポーラトランジスタの組み合わせ、前記複
数のＦＥＴデバイス、前記抵抗器及び前記ロード、前記
第１バイポーラトランジスタの前記ベースにおいて切り
替え可能な電流源として機能すること、 を更に含む請求項１に記載のバイポーラＦＥＴ論理回
路。 - 【請求項３】 前記ＦＥＴデバイスがＰＦＥＴであり、
前記バイポーラトランジスタがＮＰＮトランジスタであ
る、請求項１に記載のバイポーラＦＥＴ論理回路。 - 【請求項４】 前記ＦＥＴデバイスがＮＦＥＴであり、
前記バイポーラトランジスタがＰＮＰトランジスタであ
る、請求項１に記載のバイポーラＦＥＴ論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US874273 | 1986-06-13 | ||
| US07/874,273 US5245225A (en) | 1992-04-24 | 1992-04-24 | High performance BiFET complementary emitter follower logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697806A true JPH0697806A (ja) | 1994-04-08 |
Family
ID=25363381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5063802A Pending JPH0697806A (ja) | 1992-04-24 | 1993-03-23 | バイポーラｆｅｔ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5245225A (ja) |
| JP (1) | JPH0697806A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BR9906021A (pt) * | 1999-12-30 | 2001-09-25 | Opp Petroquimica S A | Catodo para uso em células eletrolìticas e aplicação do mesmo |
| US20060079351A1 (en) * | 2004-10-12 | 2006-04-13 | John Brenneke | Football game |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616146A (en) * | 1984-09-04 | 1986-10-07 | Motorola, Inc. | BI-CMOS driver circuit |
| US4701642A (en) * | 1986-04-28 | 1987-10-20 | International Business Machines Corporation | BICMOS binary logic circuits |
| US4746817A (en) * | 1987-03-16 | 1988-05-24 | International Business Machines Corporation | BIFET logic circuit |
| JP2514690B2 (ja) * | 1987-05-03 | 1996-07-10 | 住友電気工業株式会社 | 超電導線材の製造方法 |
| EP0318624B1 (en) * | 1987-12-01 | 1993-11-10 | International Business Machines Corporation | Multibase bi-CMOS logic circuit family |
| JPH01261023A (ja) * | 1988-04-12 | 1989-10-18 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | ＢｉＭＯＳ論理回路 |
| JPH0812995B2 (ja) * | 1989-08-24 | 1996-02-07 | 日本電気株式会社 | 半導体レベル変換装置 |
-
1992
- 1992-04-24 US US07/874,273 patent/US5245225A/en not_active Expired - Fee Related
-
1993
- 1993-03-23 JP JP5063802A patent/JPH0697806A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5245225A (en) | 1993-09-14 |
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