JPH0612893B2 - 時分割多重伝送方式 - Google Patents
時分割多重伝送方式Info
- Publication number
- JPH0612893B2 JPH0612893B2 JP60114358A JP11435885A JPH0612893B2 JP H0612893 B2 JPH0612893 B2 JP H0612893B2 JP 60114358 A JP60114358 A JP 60114358A JP 11435885 A JP11435885 A JP 11435885A JP H0612893 B2 JPH0612893 B2 JP H0612893B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- signal
- dummy
- time
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明に互いに異なるサンプリング周波数またはクロッ
ク信号周波数をもつ複数のディジタルまたはアナログ形
態の情報信号を時分割多重する時分割多重伝送方式に関
する。
ク信号周波数をもつ複数のディジタルまたはアナログ形
態の情報信号を時分割多重する時分割多重伝送方式に関
する。
（発明の背景） 出願人の一人は、たとえば放送衛星からのテレビジョン
電波を受信し、その受信信号を共同視聴設備などの有線
システムに再送信する場合に、特に符号化されている音
声信号を復調することなく、符号化信号のままの形態で
複数チャンネル（ここでいうチャンネルとは映像チャン
ネル数に対応した衛生放送のチャンネル数を意味す
る。）の信号を時分割多重化して共同視聴設備の１チャ
ンネル分の伝送路に再送信する場合に好適な時分割多重
伝送方式を出願している（特願昭59−254220号〔特開昭
61−133736号〕）。
電波を受信し、その受信信号を共同視聴設備などの有線
システムに再送信する場合に、特に符号化されている音
声信号を復調することなく、符号化信号のままの形態で
複数チャンネル（ここでいうチャンネルとは映像チャン
ネル数に対応した衛生放送のチャンネル数を意味す
る。）の信号を時分割多重化して共同視聴設備の１チャ
ンネル分の伝送路に再送信する場合に好適な時分割多重
伝送方式を出願している（特願昭59−254220号〔特開昭
61−133736号〕）。
この時分割多重伝送方式は、互いに異なるサンプリング
周波数またはクロック信号周波数をもつＮチャンネルの
情報信号を時分割多重して１つの伝送路により伝送する
にあたり、前記Ｎチャンネルの情報信号のサンプリング
周波数またはクロック信号周波数のうち最高周波数また
はそれ以上の周波数をＮ逓倍した基準クロック信号で、
前記Ｎチャンネルの情報信号を時分割多重し、情報信号
が不足する部分にはダミー信号を挿入して連続した時分
割多重信号を得るようにしたものである。
周波数またはクロック信号周波数をもつＮチャンネルの
情報信号を時分割多重して１つの伝送路により伝送する
にあたり、前記Ｎチャンネルの情報信号のサンプリング
周波数またはクロック信号周波数のうち最高周波数また
はそれ以上の周波数をＮ逓倍した基準クロック信号で、
前記Ｎチャンネルの情報信号を時分割多重し、情報信号
が不足する部分にはダミー信号を挿入して連続した時分
割多重信号を得るようにしたものである。
この場合はダミー信号を挿入したことを識別するために
ダミーフラグビットをダミー信号と対で送出する必要が
ある。
ダミーフラグビットをダミー信号と対で送出する必要が
ある。
この一例を示せば、４チャンネルの衛星放送波の音声副
搬送波をＱＰＳＫ復調し、得られた１フレーム2048ビッ
ト（但し16ビットはフレーム同期ビット）のビットスト
リームを上記した方式により４チャンネル多重した場合
におけるフレーム構成は第３図に示す如くである。第３
図(a)は多重化前の１フレーム構成を、第３図(b)は多重
化後のフレーム構成の一例を示している。第３図(b)に
おいてダミーフラグビットは８ビットで形成されてお
り、次に伝送されるチャンネルの信号がダミーデータで
あるか否かを示すためのビットが含まれている。
搬送波をＱＰＳＫ復調し、得られた１フレーム2048ビッ
ト（但し16ビットはフレーム同期ビット）のビットスト
リームを上記した方式により４チャンネル多重した場合
におけるフレーム構成は第３図に示す如くである。第３
図(a)は多重化前の１フレーム構成を、第３図(b)は多重
化後のフレーム構成の一例を示している。第３図(b)に
おいてダミーフラグビットは８ビットで形成されてお
り、次に伝送されるチャンネルの信号がダミーデータで
あるか否かを示すためのビットが含まれている。
しかし上記した如きフレーム構成によるときは伝送路
（送受信装置を含む）においてダミーフラグビットに誤
りが発生したとき、受信側において多重化信号の元の情
報信号を分離するデコード時に誤り訂正ができないとい
う問題があるほか、符号率が低い（余りビット数が少な
い）という問題もあった。
（送受信装置を含む）においてダミーフラグビットに誤
りが発生したとき、受信側において多重化信号の元の情
報信号を分離するデコード時に誤り訂正ができないとい
う問題があるほか、符号率が低い（余りビット数が少な
い）という問題もあった。
（発明の目的） 本発明は上記にかんがみなされたもので、受信後に符号
誤りを検出したとき誤り訂正ができ、かつ符号率を高め
た時分割多重伝送方式を提供することを目的とする。
誤りを検出したとき誤り訂正ができ、かつ符号率を高め
た時分割多重伝送方式を提供することを目的とする。
（発明の構成および作用） 本発明はＮチャンネルの情報信号を多重する場合に、情
報信号がダミー信号かを識別するためのダミーフラグビ
ットを各チャンネルに対して１ビット設け、またＮチャ
ンネルのダミーフラグビットを１ブロックとしてまと
め、さらに１ブロックのダミーフラグビット数とで多重
化時に生ずる余りビット数を超えないビット数の誤り訂
正符号を１ブロックのダミーフラグビットに付加して伝
送することを特徴とするものである。
報信号がダミー信号かを識別するためのダミーフラグビ
ットを各チャンネルに対して１ビット設け、またＮチャ
ンネルのダミーフラグビットを１ブロックとしてまと
め、さらに１ブロックのダミーフラグビット数とで多重
化時に生ずる余りビット数を超えないビット数の誤り訂
正符号を１ブロックのダミーフラグビットに付加して伝
送することを特徴とするものである。
ダミーフラグビットは各チャンネルに対して１ビットの
ため符号率は高められ、余りビット数が増加するため、
余リビットを利用して他の情報信号を伝送することも可
能となるほか、誤り訂正符号を付加したことにより、受
信側での誤り検出および誤り訂正が可能となって誤動作
を回避することができる。
ため符号率は高められ、余りビット数が増加するため、
余リビットを利用して他の情報信号を伝送することも可
能となるほか、誤り訂正符号を付加したことにより、受
信側での誤り検出および誤り訂正が可能となって誤動作
を回避することができる。
（発明の実施例） 以下、本発明を実施例により説明する。
第１図は本発明方式を適用した一実施例の多重化部（エ
ンコーダ部）の構成を示すブロック図であり、ＡからＤ
までの４チャンネルの情報信号を多重化する場合を例示
している。
ンコーダ部）の構成を示すブロック図であり、ＡからＤ
までの４チャンネルの情報信号を多重化する場合を例示
している。
Ａ、Ｂ、ＣおよびＤはそれぞれ同一の構成を有する多重
化ブロックであり、Ａチャンネル多重化ブロックＡと共
通部分のみを詳細に示してあり、Ａチャンネル多重化ブ
ロックＡについて説明し、必要に応じて他チャンネル多
重化ブロックＢ、ＣおよびＤについて説明する。
化ブロックであり、Ａチャンネル多重化ブロックＡと共
通部分のみを詳細に示してあり、Ａチャンネル多重化ブ
ロックＡについて説明し、必要に応じて他チャンネル多
重化ブロックＢ、ＣおよびＤについて説明する。
入力端子１Ａに供給されたＡチャンネルの符号変調（Ｐ
ＣＭ）信号2048ビット／フレーム（フレーム同期16ビッ
トを含む）構成のビットストリーム（以下データとも記
す）をクロック再生回路２Ａに供給して、Ａチャンネル
のクロック信号ＡCKを再生する。同様に入力端子１Ｂ、
１Ｃ、１Ｄにそれぞれ供給されたＢ、Ｃ、Ｄチャンネル
のデータからＢ、Ｃ、Ｄチャンネルのクロック信号
ＢCK、ＣCK、ＤCKを再生する。再生された各クロック信
号ＡCK、ＢCK、ＣCKおよびＤCKを最高周波数クロックを
最高周波数クロック信号選択回路３に供給し、その中の
最高周波数のクロック信号を選択する。最高周波数クロ
ック信号選択回路３において選択されたクロック信号は
４逓倍回路４に供給して４逓倍したうえ多重化ベースタ
イミング発生回路５供給にする。多重化ベースタイミン
グ発生回路５においては入力各チャンネル中の最高クロ
ック周波数の４倍の周波数を有する読み出しクロック信
号ＡＲCK、ＢＲCK、ＣＲCKを発生するとともに、多重化
（エンコード）に必要な各種タイミング信号、たとえば
後記するメモリブロック８ＡのフレームメモリＭＦ１〜
ＭＦ４を切り替え切替スイッチ10Ａの切替信号、書き込
みアドレスカウンタ７Ａの制御信号、読み出しアドレス
カウンタ12Ａの制御信号、マルチプレクサ13Ａ、16、19
の選択信号等を発生する。
ＣＭ）信号2048ビット／フレーム（フレーム同期16ビッ
トを含む）構成のビットストリーム（以下データとも記
す）をクロック再生回路２Ａに供給して、Ａチャンネル
のクロック信号ＡCKを再生する。同様に入力端子１Ｂ、
１Ｃ、１Ｄにそれぞれ供給されたＢ、Ｃ、Ｄチャンネル
のデータからＢ、Ｃ、Ｄチャンネルのクロック信号
ＢCK、ＣCK、ＤCKを再生する。再生された各クロック信
号ＡCK、ＢCK、ＣCKおよびＤCKを最高周波数クロックを
最高周波数クロック信号選択回路３に供給し、その中の
最高周波数のクロック信号を選択する。最高周波数クロ
ック信号選択回路３において選択されたクロック信号は
４逓倍回路４に供給して４逓倍したうえ多重化ベースタ
イミング発生回路５供給にする。多重化ベースタイミン
グ発生回路５においては入力各チャンネル中の最高クロ
ック周波数の４倍の周波数を有する読み出しクロック信
号ＡＲCK、ＢＲCK、ＣＲCKを発生するとともに、多重化
（エンコード）に必要な各種タイミング信号、たとえば
後記するメモリブロック８ＡのフレームメモリＭＦ１〜
ＭＦ４を切り替え切替スイッチ10Ａの切替信号、書き込
みアドレスカウンタ７Ａの制御信号、読み出しアドレス
カウンタ12Ａの制御信号、マルチプレクサ13Ａ、16、19
の選択信号等を発生する。
入力端子１Ａに供給されたＡチャンネルのデータはフレ
ーム同期検出回路6Aに供給してフレーム同期を検出す
る。クロック再生回路２Ａで再生されたクロック信号を
書き込みアドレスカウンタ７Ａにて計数し、アドレスカ
ウンタ７Ａの計数値によってメモリブロック８Ａの書き
込み番地指定がなされる。Ａチャンネルの情報データは
フレームバッファメモリを構成するメモリブロック８Ａ
に切替スイッチ10Ａを介して供給する。本実施例ではメ
モリブロック８Ａは４フレームメモリＭＦ１〜ＭＦ４で
構成してある。さらにそれぞれのフレームメモリは2032
ビットに設定してある。フレーム同期の存在期間中書き
込みアドレスカウンタ７Ａのカウントを停止するととも
に切替スイッチ10Ａは無接続の接点に接続するべく制御
され、情報データ2032ビット毎に切替スイッチ10Ａがフ
レームメモリＭＦ１、……ＭＦ４、ＭＦ１、……にと順
次切り換えられる。この結果、メモリブロック８Ａには
フレーム同期を除いた情報データがフレームメモリＭＦ
１、……ＭＦ４、……にフレーム毎に記憶されることに
なる。
ーム同期検出回路6Aに供給してフレーム同期を検出す
る。クロック再生回路２Ａで再生されたクロック信号を
書き込みアドレスカウンタ７Ａにて計数し、アドレスカ
ウンタ７Ａの計数値によってメモリブロック８Ａの書き
込み番地指定がなされる。Ａチャンネルの情報データは
フレームバッファメモリを構成するメモリブロック８Ａ
に切替スイッチ10Ａを介して供給する。本実施例ではメ
モリブロック８Ａは４フレームメモリＭＦ１〜ＭＦ４で
構成してある。さらにそれぞれのフレームメモリは2032
ビットに設定してある。フレーム同期の存在期間中書き
込みアドレスカウンタ７Ａのカウントを停止するととも
に切替スイッチ10Ａは無接続の接点に接続するべく制御
され、情報データ2032ビット毎に切替スイッチ10Ａがフ
レームメモリＭＦ１、……ＭＦ４、ＭＦ１、……にと順
次切り換えられる。この結果、メモリブロック８Ａには
フレーム同期を除いた情報データがフレームメモリＭＦ
１、……ＭＦ４、……にフレーム毎に記憶されることに
なる。
一方、読み出しアドレスカウンタ12Ａにおいて、多重化
ベースタイミング発生回路５から出力された読み出しク
ロック信号ＡＲCKが計数され、その計数値によってメモ
リブロック８Ａの読み出し番地指定がなされる。
ベースタイミング発生回路５から出力された読み出しク
ロック信号ＡＲCKが計数され、その計数値によってメモ
リブロック８Ａの読み出し番地指定がなされる。
また、多重化ベースタイミング発生回路５からは2032ビ
ットのデータ読み出しをＡ、Ｂ、Ｃ、Ｄチャンネル……
の順序で行なうために読み出しクロック信号ＡＲCK、Ｂ
ＲCK、ＣＲCK、ＤＲCKがこの順次で出力される。また読
み出しクロック信号ＡＲCKを出力する前には予め定めた
所定ビットの期間メモリブロック８Ａからの読み出しを
禁止するとともに読み出しアドレスカウンタ12Ａの計数
を停止する。本実施例では前記予め定めた所定ビットは
64ビットに設定してある。
ットのデータ読み出しをＡ、Ｂ、Ｃ、Ｄチャンネル……
の順序で行なうために読み出しクロック信号ＡＲCK、Ｂ
ＲCK、ＣＲCK、ＤＲCKがこの順次で出力される。また読
み出しクロック信号ＡＲCKを出力する前には予め定めた
所定ビットの期間メモリブロック８Ａからの読み出しを
禁止するとともに読み出しアドレスカウンタ12Ａの計数
を停止する。本実施例では前記予め定めた所定ビットは
64ビットに設定してある。
したがってメモリブロック８Ａ（８Ｂ、８Ｃ、８Ｄ）か
らの情報データの読み出しは前記64ビットの期間後メモ
リブロック８ＡのフレームメモリＭＦｈ、メモリブロッ
ク８ＢのフレームメモリＭＦｋ、……メモリブロック８
ＤのフレームメモリＭＦｐ、前記64ビットの期間後メモ
リブロック８ＡのフレームメモリＭＦ(h+1)、……メモ
リブロック８ＤのフレームメモリＭＦ(p+1)、……から
の如く読み出されることになる。一方、読み出しクロッ
ク信号は書き込みクロック信号の少なくとも４倍の周波
数であるが、４チャンネル毎に同一チャンネルのメモリ
ブロック８Ａ（８Ｂ、８Ｃ、８Ｄ）からデータが読み出
されることになる。そこで、書き込みフレームメモリと
読み出しフレームメモリとの間に初期設定でオフセット
が与えてあるが、読み出しクロック信号周波数の1/4 の
周波数と書き込みクロック信号周波数との差だけ読み出
しが早い周期で行われ、前記差により読み出し番地が早
く進むことになる。
らの情報データの読み出しは前記64ビットの期間後メモ
リブロック８ＡのフレームメモリＭＦｈ、メモリブロッ
ク８ＢのフレームメモリＭＦｋ、……メモリブロック８
ＤのフレームメモリＭＦｐ、前記64ビットの期間後メモ
リブロック８ＡのフレームメモリＭＦ(h+1)、……メモ
リブロック８ＤのフレームメモリＭＦ(p+1)、……から
の如く読み出されることになる。一方、読み出しクロッ
ク信号は書き込みクロック信号の少なくとも４倍の周波
数であるが、４チャンネル毎に同一チャンネルのメモリ
ブロック８Ａ（８Ｂ、８Ｃ、８Ｄ）からデータが読み出
されることになる。そこで、書き込みフレームメモリと
読み出しフレームメモリとの間に初期設定でオフセット
が与えてあるが、読み出しクロック信号周波数の1/4 の
周波数と書き込みクロック信号周波数との差だけ読み出
しが早い周期で行われ、前記差により読み出し番地が早
く進むことになる。
一方、書き込みアドレスカウンタ７Ａの計数値および読
み出しアドレスカウンタ12Ａの計数値はリード相対アド
レス判別回路14Ａにて比較されており、たとえばメモリ
ブロック８ＡのフレームメモリＭＦ１からデータを読み
出そうとしたとき、フレームメモリＭＦ１に未だ書き込
みが完了していない様な場合すなわち情報データが不足
する場合が生じたときには、リード／ライト相対アドレ
ス判別回路14Ａは読み出しアドレスカウンタ12Ａの計数
を停止させて１フレームのデータの読み出しを停止し、
この間マルチプレクサ13Ａにて予めダミーデータが記憶
されかつ常に読み出しクロック信号ＡＲCKにて読み出さ
れているＲＯＭ９Ａからのダミーデータを選択して出力
する。この結果、多重化後のデータにはフレーム単位の
情報データ間に１フレーム分のダミーデータが介在して
連続されることになる。またダミーデータが挿入される
周期は前記した如く読み出しクロック周波数の1/4 の周
波数と書き込みクロック周波数との差にしたがった周期
になる。
み出しアドレスカウンタ12Ａの計数値はリード相対アド
レス判別回路14Ａにて比較されており、たとえばメモリ
ブロック８ＡのフレームメモリＭＦ１からデータを読み
出そうとしたとき、フレームメモリＭＦ１に未だ書き込
みが完了していない様な場合すなわち情報データが不足
する場合が生じたときには、リード／ライト相対アドレ
ス判別回路14Ａは読み出しアドレスカウンタ12Ａの計数
を停止させて１フレームのデータの読み出しを停止し、
この間マルチプレクサ13Ａにて予めダミーデータが記憶
されかつ常に読み出しクロック信号ＡＲCKにて読み出さ
れているＲＯＭ９Ａからのダミーデータを選択して出力
する。この結果、多重化後のデータにはフレーム単位の
情報データ間に１フレーム分のダミーデータが介在して
連続されることになる。またダミーデータが挿入される
周期は前記した如く読み出しクロック周波数の1/4 の周
波数と書き込みクロック周波数との差にしたがった周期
になる。
上記の如くにしてマルチプレクサ13Ａ（13Ｂ、13Ｃ、13
Ｄ）から出力されたデータＡＤ（ＢＤ、ＣＤ、ＤＤ）は
マルチプレクサ16により選択のうえ出力される。
Ｄ）から出力されたデータＡＤ（ＢＤ、ＣＤ、ＤＤ）は
マルチプレクサ16により選択のうえ出力される。
また一方、リード／ライト相対アドレス判別回路14Ａは
前記した如く情報データが不足し、ダミーデータを挿入
する場合と、前記した如く情報データの不足がなくフレ
ームメモリＭＦ１〜ＭＦ４からデータが読み出されてい
る場合とを受信側において識別可能にするために１ビッ
トのダミーフラグビットＡＦを出力する。多重化ブロッ
クＢ、ＣおよびＤにおいても同様に１ビットダミーフラ
グビットＢＦ、ＣＦおよびＤＦを出力する。ダミーフラ
グビットＡＦ、ＢＦ、ＣＦおよびＤＦは誤り訂正符号付
加回路15に供給して、誤り訂正符号を付加する。本実施
例において誤り訂正符号付加回路15においてＢＣＨ
（７、４）符号により生成された３ビットの冗長ビット
が付加されて出力される。
前記した如く情報データが不足し、ダミーデータを挿入
する場合と、前記した如く情報データの不足がなくフレ
ームメモリＭＦ１〜ＭＦ４からデータが読み出されてい
る場合とを受信側において識別可能にするために１ビッ
トのダミーフラグビットＡＦを出力する。多重化ブロッ
クＢ、ＣおよびＤにおいても同様に１ビットダミーフラ
グビットＢＦ、ＣＦおよびＤＦを出力する。ダミーフラ
グビットＡＦ、ＢＦ、ＣＦおよびＤＦは誤り訂正符号付
加回路15に供給して、誤り訂正符号を付加する。本実施
例において誤り訂正符号付加回路15においてＢＣＨ
（７、４）符号により生成された３ビットの冗長ビット
が付加されて出力される。
そこで、同期パターン発生回路17からの同期パターンを
形成する16ビット、誤り訂正符号付加回路15からの７ビ
ット、余りビット発生回路18からの余りビットすなわち
41ビット、およびマルチプレクサ16からのＡ、Ｂ、Ｃお
よびＤチャンネルの情報データ（2032ビット×４）がブ
ロックとしてこの順序でマルチプレクサ19によって選択
されて、１フレームの多重化データＭＤとして出力され
る。したがってこの場合の１フレーム構成は第２図(b)
に示す如くである。
形成する16ビット、誤り訂正符号付加回路15からの７ビ
ット、余りビット発生回路18からの余りビットすなわち
41ビット、およびマルチプレクサ16からのＡ、Ｂ、Ｃお
よびＤチャンネルの情報データ（2032ビット×４）がブ
ロックとしてこの順序でマルチプレクサ19によって選択
されて、１フレームの多重化データＭＤとして出力され
る。したがってこの場合の１フレーム構成は第２図(b)
に示す如くである。
第２図(a)は多重化前の１フレーム構成を示し、第３図
(a)と同一であり、第２図(c)は第２図(b)中のダミーフ
ラグのビット構成を示している。
(a)と同一であり、第２図(c)は第２図(b)中のダミーフ
ラグのビット構成を示している。
上記の如く、ダミーフラグビットＡＦ、……、ＤＦはそ
れぞれ１ビットで充分であり、誤り訂正符号が付加され
たため、伝送路（送受信装置を含む）においてダミーフ
ラグビットに誤りが発生した場合、受信側において多重
化信号から元の情報信号が分離するデコード時に符号誤
りの検出、訂正ができることになる。また、ダミーフラ
グビットに誤り訂正符号を加えて７ビットにすれば、余
りビットは41ビットにもなり符号率が高まることにな
る。
れぞれ１ビットで充分であり、誤り訂正符号が付加され
たため、伝送路（送受信装置を含む）においてダミーフ
ラグビットに誤りが発生した場合、受信側において多重
化信号から元の情報信号が分離するデコード時に符号誤
りの検出、訂正ができることになる。また、ダミーフラ
グビットに誤り訂正符号を加えて７ビットにすれば、余
りビットは41ビットにもなり符号率が高まることにな
る。
（発明の効果） 以上説明した如く本発明によれば、複数チャンネルのそ
れぞれに対応するダミーフラグビットを１ブロックとし
てまとめ、誤り訂正符号を付加したことによって、受信
側において誤りが検出された場合に誤り訂正を行ない得
るので、誤動作を避けることができる。
れぞれに対応するダミーフラグビットを１ブロックとし
てまとめ、誤り訂正符号を付加したことによって、受信
側において誤りが検出された場合に誤り訂正を行ない得
るので、誤動作を避けることができる。
また、ダミーフラグビットは各チャンネルに対して１ビ
ットでよく、このため余りビット数が多くとれることに
なり、余りビットを利用してダミーフラグビットのほか
に余りビット数内において誤り訂正符号を伝送すること
ができ、さらに余りビットがあれば他の情報をも伝送す
ることができる効果がある。さらに１ブロックのダミー
フラグビットと誤り訂正符号とを加えたビット数が余り
ビット数を超えることが無いために伝送容量を増加させ
ることにならないという効果もある。
ットでよく、このため余りビット数が多くとれることに
なり、余りビットを利用してダミーフラグビットのほか
に余りビット数内において誤り訂正符号を伝送すること
ができ、さらに余りビットがあれば他の情報をも伝送す
ることができる効果がある。さらに１ブロックのダミー
フラグビットと誤り訂正符号とを加えたビット数が余り
ビット数を超えることが無いために伝送容量を増加させ
ることにならないという効果もある。
さらに、同程度の誤り検出、誤り訂正をするのに必要と
する本発明における誤り訂正符号のビット数はチャンネ
ル数に比例するわけではなく、各チャンネルの先頭に個
別に誤り訂正符号付きダミーフラグビットを配置する場
合に比較して、本発明のように、各チャンネルに対して
１ビットのダミーフラグビットをＮチャンネル分１ブロ
ックとしてまとめ、これに１ブロックのダミーフラグビ
ット数とで多重化時に生ずる余りビット数を超えないビ
ット数の誤り訂正符号を付加して誤り訂正を行う場合
は、同程度の誤り検出、誤り訂正をするに必要とする誤
り訂正符号のビット数は少ないビット数で足りるとう効
果がある。また、この効果はチャンネル数が多いほど顕
著である。
する本発明における誤り訂正符号のビット数はチャンネ
ル数に比例するわけではなく、各チャンネルの先頭に個
別に誤り訂正符号付きダミーフラグビットを配置する場
合に比較して、本発明のように、各チャンネルに対して
１ビットのダミーフラグビットをＮチャンネル分１ブロ
ックとしてまとめ、これに１ブロックのダミーフラグビ
ット数とで多重化時に生ずる余りビット数を超えないビ
ット数の誤り訂正符号を付加して誤り訂正を行う場合
は、同程度の誤り検出、誤り訂正をするに必要とする誤
り訂正符号のビット数は少ないビット数で足りるとう効
果がある。また、この効果はチャンネル数が多いほど顕
著である。
さらにまた、誤り訂正符号が付加された１ブロックのダ
ミーフラグビットとＮチャンネルの情報信号との間にさ
らに残りの余りビットがあるときは、該残りの余りビッ
トを誤り訂正符号が付加された１ブロックのダミーフラ
グビットの次ぎに配列したことにより、受信側での誤り
訂正復号動作処理時間に余裕が出る効果もある。
ミーフラグビットとＮチャンネルの情報信号との間にさ
らに残りの余りビットがあるときは、該残りの余りビッ
トを誤り訂正符号が付加された１ブロックのダミーフラ
グビットの次ぎに配列したことにより、受信側での誤り
訂正復号動作処理時間に余裕が出る効果もある。
第１図は本発明の一実施例の構成を示すブロック図。 第２図は本発明の一実施例による場合のフレーム構成を
示す模式図。 第３図は出願人の１人により提案されているフレーム構
成の一例を示す模式図。 Ａ、Ｂ、ＣおよびＤ……Ａチャンネル、Ｂチャンネル、
ＣチャンネルおよびＤチャンネルの多重化ブロック、2A
……クロック再生回路、３……最高周波数クロック信号
選択回路、４……４逓倍回路、５……多重化ベースタイ
ミング発生回路、6A……フレーム同期検出回路、7Ａ…
…書き込みアドレスカウンタ、8Ａ……メモリブロク、9
Ａ……ＲＯＭ、10Ａ……切替スイッチ、12Ａ……読み出
しアドレスカウンタ、13Ａ、16および19……マルチプレ
クサ、14Ａ……リード／ライト相対アドレス判別回路、
15……誤り訂正符号付加回路、17……同期パターン発生
回路、18……余りビット発生回路。
示す模式図。 第３図は出願人の１人により提案されているフレーム構
成の一例を示す模式図。 Ａ、Ｂ、ＣおよびＤ……Ａチャンネル、Ｂチャンネル、
ＣチャンネルおよびＤチャンネルの多重化ブロック、2A
……クロック再生回路、３……最高周波数クロック信号
選択回路、４……４逓倍回路、５……多重化ベースタイ
ミング発生回路、6A……フレーム同期検出回路、7Ａ…
…書き込みアドレスカウンタ、8Ａ……メモリブロク、9
Ａ……ＲＯＭ、10Ａ……切替スイッチ、12Ａ……読み出
しアドレスカウンタ、13Ａ、16および19……マルチプレ
クサ、14Ａ……リード／ライト相対アドレス判別回路、
15……誤り訂正符号付加回路、17……同期パターン発生
回路、18……余りビット発生回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤沢 秀一 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (72)発明者 宮沢 寛 東京都世田谷区砧１丁目10番11号 日本放 送協会放送技術研究所内 (56)参考文献 特開 昭56−141640（ＪＰ，Ａ)
Claims (2)
- 【請求項１】互いに異なるサンプリング周波数またはク
ロック信号周波数をもつＮ（Ｎ≧２）チャンネルの情報
信号を時分割多重して１つの伝送路により伝送するにあ
たり、前記Ｎチャンネルの情報信号のサンプリング周波
数またはクロック信号周波数のうち最高周波数またはそ
れ以上の周波数をＮ逓倍した基準クロック信号で前記Ｎ
チャンネルの情報信号の時分割多重し、情報信号が不足
する部分にはダミー信号を挿入して連続した時分割多重
信号を得るようにした時分割多重伝送方式において、時
分割多重された各構成信号が情報信号であるかダミー信
号であるかを識別するためのダミーフラグビットを各チ
ャンネルに対して１ビット設け、Ｎチャンネルのダミー
フラグビットを１ブロックとしてまとめ、さらに前記１
ブロックのダミーフラグビット数とで多重化時に生ずる
余りビット数を超えないビット数の誤り訂正符号を１ブ
ロックダミーフラグビットに付加して伝送することを特
徴とする時分割多重伝送方式。 - 【請求項２】誤り訂正符号が付加された１ブロックのダ
ミーフラグビットとＮチャンネルの情報信号との間に残
りの余りビットを配列したことを特徴とする特許請求の
範囲第１項記載の時分割多重伝送方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114358A JPH0612893B2 (ja) | 1985-05-29 | 1985-05-29 | 時分割多重伝送方式 |
| US07/246,923 US4873684A (en) | 1985-05-29 | 1988-09-19 | Method and apparatus for multiplexing of input signals having differing frequencies and demultiplexing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114358A JPH0612893B2 (ja) | 1985-05-29 | 1985-05-29 | 時分割多重伝送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61281637A JPS61281637A (ja) | 1986-12-12 |
| JPH0612893B2 true JPH0612893B2 (ja) | 1994-02-16 |
Family
ID=14635723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114358A Expired - Lifetime JPH0612893B2 (ja) | 1985-05-29 | 1985-05-29 | 時分割多重伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612893B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2889242B2 (ja) * | 1988-03-14 | 1999-05-10 | 三菱電機株式会社 | マルチメデイアデータ伝送方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917571B2 (ja) * | 1980-04-04 | 1984-04-21 | 富士通株式会社 | パルス検出回路 |
-
1985
- 1985-05-29 JP JP60114358A patent/JPH0612893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61281637A (ja) | 1986-12-12 |
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