JPS5917571B2 - パルス検出回路 - Google Patents
パルス検出回路Info
- Publication number
- JPS5917571B2 JPS5917571B2 JP4423980A JP4423980A JPS5917571B2 JP S5917571 B2 JPS5917571 B2 JP S5917571B2 JP 4423980 A JP4423980 A JP 4423980A JP 4423980 A JP4423980 A JP 4423980A JP S5917571 B2 JPS5917571 B2 JP S5917571B2
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- JP
- Japan
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- pulse
- terminal
- signal
- detection circuit
- input
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/073—Bit stuffing, e.g. PDH
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Manipulation Of Pulses (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はＰＣＭ多重変換装置のデスタッフ回路において
スタッフパルスの有無を検出するためのパルス検出回路
に関するものである。
スタッフパルスの有無を検出するためのパルス検出回路
に関するものである。
ＰＣＭ信号を多重化する場合、入力ＰＣＭ信号の周波数
の違いに応じてスタッフパルスが挿入される。
の違いに応じてスタッフパルスが挿入される。
このようにして多重化された信号を受信側において分離
する際、挿入されたスタッフパルスを除去する操作、す
なわちデスタツフ操作を行なうことが必要であり、この
ため受信側にデスタツフ回路を設ける。このようなデス
タツフ回路においては、デスタツフ操作を行なうため、
受信信号： 中におけるスタッフパルスの有無を検出す
る必要があり、このためパルス検出回路が必要となる。
第１図は従来のパルス検出回路の構成を示す回路図であ
る。同図において１は電池、２、３はＤタイプフリップ
フロップ（Ｄ−Ｆ−Ｆ）、４はアフ ンドゲート、５は
ＰＣＭ信号入力端子、６はサンプリングクロックパルス
入力端子、７はリセットパルス入力端子、８はアンドゲ
ート４の出力端子、９はＰ）−Ｆ−Ｆ２の出力端子、１
０はデスタツフ出力端子である。５ また第２図は第１
図のパルス検出回路における各部信号を示すタイムチャ
ートである。
する際、挿入されたスタッフパルスを除去する操作、す
なわちデスタツフ操作を行なうことが必要であり、この
ため受信側にデスタツフ回路を設ける。このようなデス
タツフ回路においては、デスタツフ操作を行なうため、
受信信号： 中におけるスタッフパルスの有無を検出す
る必要があり、このためパルス検出回路が必要となる。
第１図は従来のパルス検出回路の構成を示す回路図であ
る。同図において１は電池、２、３はＤタイプフリップ
フロップ（Ｄ−Ｆ−Ｆ）、４はアフ ンドゲート、５は
ＰＣＭ信号入力端子、６はサンプリングクロックパルス
入力端子、７はリセットパルス入力端子、８はアンドゲ
ート４の出力端子、９はＰ）−Ｆ−Ｆ２の出力端子、１
０はデスタツフ出力端子である。５ また第２図は第１
図のパルス検出回路における各部信号を示すタイムチャ
ートである。
同図において、ａは入力ＰＣＭ信号、をはサンプリング
クロックパルス、ｃはリセットパルス、ｄはアンドゲー
ト４の出力信号、ｅはＤ−Ｆ−Ｆ２の出力信号、Ｏｆは
デスタッフ出力信号をそれぞれ示している。第１図にお
いて、多重化されたＰＣＭ信号は端子５に入力される。
第２図ａは多重化された入力ＰＣＭ信号を示し、１フレ
ーム中にノ・ツチで示されたスタッフパルス３個を含む
信号が示されている。５−方、端子６には多重化された
ＰＣＭ信号中のスタッフパルス挿入位置を示すサンプリ
ングクロックパルス（第２図ｂ）が加えられており、こ
れによつてアンドゲート４は、スタッフパルスを検出し
てその出力である端子８にパルスを出力する。
クロックパルス、ｃはリセットパルス、ｄはアンドゲー
ト４の出力信号、ｅはＤ−Ｆ−Ｆ２の出力信号、Ｏｆは
デスタッフ出力信号をそれぞれ示している。第１図にお
いて、多重化されたＰＣＭ信号は端子５に入力される。
第２図ａは多重化された入力ＰＣＭ信号を示し、１フレ
ーム中にノ・ツチで示されたスタッフパルス３個を含む
信号が示されている。５−方、端子６には多重化された
ＰＣＭ信号中のスタッフパルス挿入位置を示すサンプリ
ングクロックパルス（第２図ｂ）が加えられており、こ
れによつてアンドゲート４は、スタッフパルスを検出し
てその出力である端子８にパルスを出力する。
００第２図においてｄは、スタッフパルスをあられすア
ンドゲート４の出力信号を示している。
ンドゲート４の出力信号を示している。
Ｄ−Ｆ−Ｆ２はアシドゲート４の出力信号をそのクロッ
ク端子ＣＬＫに加えられており、アンドゲート４の出力
信号パルスが入力されるごと０５に、そのＤ端子に加え
られている電池１の論理状態’“１’’相当のレベルを
読込んで、そのＱ出力である端子９に’“１’’を出力
する（第２図ｅ）。
ク端子ＣＬＫに加えられており、アンドゲート４の出力
信号パルスが入力されるごと０５に、そのＤ端子に加え
られている電池１の論理状態’“１’’相当のレベルを
読込んで、そのＱ出力である端子９に’“１’’を出力
する（第２図ｅ）。
；０−Ｄ−Ｆ−Ｆ２の出力信号はＤ−Ｆ−Ｆ３のＤ端子
に加えられており、アンドゲート４の出力信号パルスが
入力されるごとにＤ−Ｆ−Ｆ２の出力状態を読込んで、
そのＱ出力である端子１０に“１”を出力する（第２図
ｆ）。
に加えられており、アンドゲート４の出力信号パルスが
入力されるごとにＤ−Ｆ−Ｆ２の出力状態を読込んで、
そのＱ出力である端子１０に“１”を出力する（第２図
ｆ）。
従つて端子１０の出力であるデスタツフ出力信号は、第
２図ａに示す多重化されたＰＣＭ信号中において、スタ
ッフパルスが２個以上含まれているとき始めで゜１″と
なり、これによつて図示されないデスタツフ回路におい
て、デスタツフの操作が行われる。すなわち３ビツト１
組のスタツフパルスのうち２ビット以上が“１１のとき
スタツフされているものと判断して、デスタッフを行う
。Ｄ−Ｆ−Ｆ２とＤ−Ｆ−Ｆ３は端子７を経てりセツト
パルス（第２図ｃ）をそれぞれクリア端子ＣＬＥに加え
られて毎フレームの終りにりセツトされる。
２図ａに示す多重化されたＰＣＭ信号中において、スタ
ッフパルスが２個以上含まれているとき始めで゜１″と
なり、これによつて図示されないデスタツフ回路におい
て、デスタツフの操作が行われる。すなわち３ビツト１
組のスタツフパルスのうち２ビット以上が“１１のとき
スタツフされているものと判断して、デスタッフを行う
。Ｄ−Ｆ−Ｆ２とＤ−Ｆ−Ｆ３は端子７を経てりセツト
パルス（第２図ｃ）をそれぞれクリア端子ＣＬＥに加え
られて毎フレームの終りにりセツトされる。
従つて検出されたスタッフパルスはＤ−Ｆ−Ｆ２とＤ−
Ｆ−Ｆ３とによつて３中２の多数決判定をうけてデスタ
ッフ出力信号を生じる。デスタツフ出力信号は図示され
ないデスタッフ回路において前述のデスタッフ操作のた
めに使用される。このように第１図のパルス検出回路に
おいて検出されたスタツフパルスの多数決判定を行なう
のは、多重化信号中のスタツフパルスが回線における符
号誤りによつて１個失なわれたとき、スタツフされてい
ないと判定することによつてデスタツフを行なわないた
め、低次群側におけるＰＣＭ信号のビット数が多くなつ
て低次群側で同期外れを生じる事態を避けるためである
。第１図のパルス検出回路においては、スタッフパルス
の抽出にアンドゲート４を用いているため、端子６にお
けるサンプリングクロツクパルスのパルス幅は、端子５
における多重化されたＰＣＭ信号の１ビツトパルス幅よ
りも狭くなければならない。
Ｆ−Ｆ３とによつて３中２の多数決判定をうけてデスタ
ッフ出力信号を生じる。デスタツフ出力信号は図示され
ないデスタッフ回路において前述のデスタッフ操作のた
めに使用される。このように第１図のパルス検出回路に
おいて検出されたスタツフパルスの多数決判定を行なう
のは、多重化信号中のスタツフパルスが回線における符
号誤りによつて１個失なわれたとき、スタツフされてい
ないと判定することによつてデスタツフを行なわないた
め、低次群側におけるＰＣＭ信号のビット数が多くなつ
て低次群側で同期外れを生じる事態を避けるためである
。第１図のパルス検出回路においては、スタッフパルス
の抽出にアンドゲート４を用いているため、端子６にお
けるサンプリングクロツクパルスのパルス幅は、端子５
における多重化されたＰＣＭ信号の１ビツトパルス幅よ
りも狭くなければならない。
また第１図は多重化数１の場合について説明したが、多
重化の数が増加したときはサンプリングクロツクパルス
の系列もこれに等しい数だけ必要になるため、回路およ
び布線の規模が大きくなる。本発明はこのような従来技
術の欠点を除去しようとするものであつて、その目的は
、サンプリングクロツクパルスのパルス幅についての制
約を受けず、また多重化数が増加した場合にも回路およ
び布線の規模があまり増大しない回路を提供することに
ある。
重化の数が増加したときはサンプリングクロツクパルス
の系列もこれに等しい数だけ必要になるため、回路およ
び布線の規模が大きくなる。本発明はこのような従来技
術の欠点を除去しようとするものであつて、その目的は
、サンプリングクロツクパルスのパルス幅についての制
約を受けず、また多重化数が増加した場合にも回路およ
び布線の規模があまり増大しない回路を提供することに
ある。
この目的を達成するため、本発明のパルス検出回路にお
いては、縦続に接続された複数の第１のＤタイプフリツ
プフロツプを具え、多重化された信号から抽出された一
定周期のパルスに対応するトリガ信号でトリガして多数
決判定された前記パルスに対応する検出信号を発生する
パルス検出回路において、Ｄ入力とクリア入力に多重化
された信号を入力された第２のＤタイプフリツプフロツ
プを具え、該第２のフリツプフロツプを前記一定周期の
パルスのパルス幅内で立上るサンプリングクロツクパル
スでトリガして得られた出力信号で前記複数の第１のＤ
タイプフリツプフロップをトリガすることを特徴として
いる。以下、実施例について説明する。第３図は本発明
のパルス検出回路の一実施例の構成を示す回路図であり
、第１図と同一部分は同一番号で示されている。
いては、縦続に接続された複数の第１のＤタイプフリツ
プフロツプを具え、多重化された信号から抽出された一
定周期のパルスに対応するトリガ信号でトリガして多数
決判定された前記パルスに対応する検出信号を発生する
パルス検出回路において、Ｄ入力とクリア入力に多重化
された信号を入力された第２のＤタイプフリツプフロツ
プを具え、該第２のフリツプフロツプを前記一定周期の
パルスのパルス幅内で立上るサンプリングクロツクパル
スでトリガして得られた出力信号で前記複数の第１のＤ
タイプフリツプフロップをトリガすることを特徴として
いる。以下、実施例について説明する。第３図は本発明
のパルス検出回路の一実施例の構成を示す回路図であり
、第１図と同一部分は同一番号で示されている。
１１はＤタイプフリップフロツプ（Ｄ−Ｆ−Ｆ）、１２
はその出力端子である。
はその出力端子である。
また第４図は第３図のパルス検出回路における各部信号
を示すタイムチヤートである。
を示すタイムチヤートである。
同図において、ａは入力ＰＣＭ信号、ｂはサンプリング
クロツクパルス、ｃはりセツトパルス ｄはＤＦ−Ｆｌ
ｌの出力信号、ｅはＤ−Ｆ−Ｆ２の出力信号、ｆはデス
タッフ信号である。第３図において、端子５に入力され
る多重化されたＰＣＭ信号は、第１図の場合と同じであ
る（第４図ａ）。
クロツクパルス、ｃはりセツトパルス ｄはＤＦ−Ｆｌ
ｌの出力信号、ｅはＤ−Ｆ−Ｆ２の出力信号、ｆはデス
タッフ信号である。第３図において、端子５に入力され
る多重化されたＰＣＭ信号は、第１図の場合と同じであ
る（第４図ａ）。
端子６に入力されるサンプリングクロツクパルスは、そ
の立上り時が多重化されたＰＣＭ信号中のスタッフパル
スのパルス幅内にあることが必要であるが、そのパルス
幅は第１図の場合と異なり、スタツフパルスの１ビット
パルス幅より狭いことは必要でなく、次のスタツフパル
ス到来前に終了するものであれば、いかなるパルス幅で
もよい（第４図ｂ）。Ｄ−Ｆ−Ｆｌｌはこのようなサン
プリングクロツクパルスをクロック端子ＣＬＫに入力さ
れ、その立上りによつてＤ端子の論理状態を読込み、り
セツトパルスの立下りによつてりセツトされるが、Ｄ−
Ｆ−ＦｌｌはＤ端子とクリア端子ＣＬＥとが接続されて
いるため、Ｄ端子に接続された端子５の多重化されたＰ
ＣＭ信号が″０１レベルのときは、端子１２におけるＤ
−Ｆ−Ｆｌｌの出力信号はクリア（“Ｏ゛）状態となる
。
の立上り時が多重化されたＰＣＭ信号中のスタッフパル
スのパルス幅内にあることが必要であるが、そのパルス
幅は第１図の場合と異なり、スタツフパルスの１ビット
パルス幅より狭いことは必要でなく、次のスタツフパル
ス到来前に終了するものであれば、いかなるパルス幅で
もよい（第４図ｂ）。Ｄ−Ｆ−Ｆｌｌはこのようなサン
プリングクロツクパルスをクロック端子ＣＬＫに入力さ
れ、その立上りによつてＤ端子の論理状態を読込み、り
セツトパルスの立下りによつてりセツトされるが、Ｄ−
Ｆ−ＦｌｌはＤ端子とクリア端子ＣＬＥとが接続されて
いるため、Ｄ端子に接続された端子５の多重化されたＰ
ＣＭ信号が″０１レベルのときは、端子１２におけるＤ
−Ｆ−Ｆｌｌの出力信号はクリア（“Ｏ゛）状態となる
。
従つてＤ一Ｆ−Ｆｌｌの出力信号は多重化されたＰＣＭ
信号の論理状態によつて異なるパルス幅で出力される（
第４図ｄ）。Ｄ−Ｆ−Ｆｌｌの出力信号はＤ−Ｆ−Ｆ２
とＤＦ−Ｆ３のクロツク端子ＣＬＫに接続されており、
これによつてＤ−Ｆ−Ｆ２は電池１の”１゛相当のレベ
ルを読込んでＤ−Ｆ−Ｆｌｌの出力信号パルスごとに端
子９に″Ｆ”を出力し（第４図ｅ）、Ｄ−Ｆ−Ｆ３は端
子９におけるＤ一Ｆ−Ｆ２の出力状態を読込んでＤ−Ｆ
−Ｆｌｌの出力信号パルスごとに端子１０にデスタッフ
出力信号として“１”を出力する（第４図ｆ）。
信号の論理状態によつて異なるパルス幅で出力される（
第４図ｄ）。Ｄ−Ｆ−Ｆｌｌの出力信号はＤ−Ｆ−Ｆ２
とＤＦ−Ｆ３のクロツク端子ＣＬＫに接続されており、
これによつてＤ−Ｆ−Ｆ２は電池１の”１゛相当のレベ
ルを読込んでＤ−Ｆ−Ｆｌｌの出力信号パルスごとに端
子９に″Ｆ”を出力し（第４図ｅ）、Ｄ−Ｆ−Ｆ３は端
子９におけるＤ一Ｆ−Ｆ２の出力状態を読込んでＤ−Ｆ
−Ｆｌｌの出力信号パルスごとに端子１０にデスタッフ
出力信号として“１”を出力する（第４図ｆ）。
端子７に加えられたりセツトパルス（第４図ｃ）はＤ−
Ｆ−Ｆ２とＤ−Ｆ−Ｆ３のクリア端子ＣＬＥに加えられ
て、毎フレームの終りにＤ−Ｆ−Ｆ２とＤ−Ｆ−Ｆ３を
りセツトする。このようにしてＤ−Ｆ−Ｆ２とＤ−Ｆ−
Ｆ３によつて検出されたスタツフパルスの多数決判定が
行なわれて、デスタツフ出力信号を発生する。このよう
に、本発明のパルス検出回路によれば、サンプリングク
ロックパルスはその立上り時が多重化されたＰＣＭ信号
におけるスタッフパルスのパルス幅内にあればよく、そ
のパルス幅は従来のパルス検出回路におけるごとく多重
化されたＰＣＭ信号の１ビツトパルス幅より狭いことは
必要でないので回路構成上の自由度を増す利点がある。
Ｆ−Ｆ２とＤ−Ｆ−Ｆ３のクリア端子ＣＬＥに加えられ
て、毎フレームの終りにＤ−Ｆ−Ｆ２とＤ−Ｆ−Ｆ３を
りセツトする。このようにしてＤ−Ｆ−Ｆ２とＤ−Ｆ−
Ｆ３によつて検出されたスタツフパルスの多数決判定が
行なわれて、デスタツフ出力信号を発生する。このよう
に、本発明のパルス検出回路によれば、サンプリングク
ロックパルスはその立上り時が多重化されたＰＣＭ信号
におけるスタッフパルスのパルス幅内にあればよく、そ
のパルス幅は従来のパルス検出回路におけるごとく多重
化されたＰＣＭ信号の１ビツトパルス幅より狭いことは
必要でないので回路構成上の自由度を増す利点がある。
また本発明のパルス検出回路によれば、多重化数が増加
した場合には、サンプリングクロツクパルスを反転して
使用することによつてその立上り時によつて他のチヤン
ネルのスタツフパルスの検出を行なうことが可能であり
、従つて１系列のサンプリングクロツクパルスで２つの
多重化されたＰＣＭ信号のスタッフパルスを検出するこ
とができる。
した場合には、サンプリングクロツクパルスを反転して
使用することによつてその立上り時によつて他のチヤン
ネルのスタツフパルスの検出を行なうことが可能であり
、従つて１系列のサンプリングクロツクパルスで２つの
多重化されたＰＣＭ信号のスタッフパルスを検出するこ
とができる。
このように本発明のパルス検出回路によれば、回路およ
び布線規模を縮小できるので有利である。
び布線規模を縮小できるので有利である。
第１図は従来のパルス検出回路の構成を示す回路図、第
２図は第１図のパルス検出回路における各部信号を示す
タイムチヤート、第３図は本発明のパルス検出回路の構
成を示す回路図、第４図は第３図のパルス検出回路にお
ける各部信号を示すタイムチヤートである。 １・・・・・・電池、２，３・・・・・・Ｄタイプフリ
ツプフロツプ（Ｄ−Ｆ−Ｆ）、４・・・・・・アンドゲ
ート、５・・・・・・ＰＣＭ信号入力端子、６・・・・
・・サンプリングクロックパルス入力端子、７・・・・
・・りセツトパルス入力端子、８・・・・・・アンドゲ
ート４の出力端子、９・・・・・・Ｄ−Ｆ−Ｆ２の出力
端子、１０・・・・・・デスタツフ出力端子、１１・・
・・・・Ｄタイプフリツフロツプ（Ｄ一Ｆ−Ｆ）、１２
・・・・・・Ｄ−Ｆ−Ｆｌｌの出力端子。
２図は第１図のパルス検出回路における各部信号を示す
タイムチヤート、第３図は本発明のパルス検出回路の構
成を示す回路図、第４図は第３図のパルス検出回路にお
ける各部信号を示すタイムチヤートである。 １・・・・・・電池、２，３・・・・・・Ｄタイプフリ
ツプフロツプ（Ｄ−Ｆ−Ｆ）、４・・・・・・アンドゲ
ート、５・・・・・・ＰＣＭ信号入力端子、６・・・・
・・サンプリングクロックパルス入力端子、７・・・・
・・りセツトパルス入力端子、８・・・・・・アンドゲ
ート４の出力端子、９・・・・・・Ｄ−Ｆ−Ｆ２の出力
端子、１０・・・・・・デスタツフ出力端子、１１・・
・・・・Ｄタイプフリツフロツプ（Ｄ一Ｆ−Ｆ）、１２
・・・・・・Ｄ−Ｆ−Ｆｌｌの出力端子。
Claims (1)
- １ 縦続に接続された複数の第１のＤタイプフリップフ
ロップを具え、多重化された信号から抽出された一定周
期のパルスに対応するトリガ信号でトリガして多数決判
定された前記パルスに対応する検出信号を発生するパル
ス検出回路において、Ｄ入力とクリア入力に多重化され
た信号を入力された第２のＤタイプフリップフロップを
具え、該第２のフリップフロップを前記一定周期のパル
スのパルス幅内で立上るサンプリングクロックパルスで
トリガして得られた出力信号で前記複数の第１のＤタイ
プフリップフロップをトリガすることを特徴とするパル
ス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4423980A JPS5917571B2 (ja) | 1980-04-04 | 1980-04-04 | パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4423980A JPS5917571B2 (ja) | 1980-04-04 | 1980-04-04 | パルス検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56141640A JPS56141640A (en) | 1981-11-05 |
| JPS5917571B2 true JPS5917571B2 (ja) | 1984-04-21 |
Family
ID=12685975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4423980A Expired JPS5917571B2 (ja) | 1980-04-04 | 1980-04-04 | パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917571B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429786U (ja) * | 1987-08-17 | 1989-02-22 | ||
| JPH01204377A (ja) * | 1987-12-18 | 1989-08-16 | Molex Inc | 低挿入力の嵌合電気接点構造体 |
| JPH0284273U (ja) * | 1988-12-17 | 1990-06-29 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612893B2 (ja) * | 1985-05-29 | 1994-02-16 | 株式会社ケンウッド | 時分割多重伝送方式 |
| JP2613916B2 (ja) * | 1988-06-29 | 1997-05-28 | 日本電気株式会社 | データ非周期読出し回路 |
-
1980
- 1980-04-04 JP JP4423980A patent/JPS5917571B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6429786U (ja) * | 1987-08-17 | 1989-02-22 | ||
| JPH01204377A (ja) * | 1987-12-18 | 1989-08-16 | Molex Inc | 低挿入力の嵌合電気接点構造体 |
| JPH0284273U (ja) * | 1988-12-17 | 1990-06-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56141640A (en) | 1981-11-05 |
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