JPH06130124A - しきい値を有する信号入力回路のテスト回路 - Google Patents

しきい値を有する信号入力回路のテスト回路

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JPH06130124A
JPH06130124A JP4281671A JP28167192A JPH06130124A JP H06130124 A JPH06130124 A JP H06130124A JP 4281671 A JP4281671 A JP 4281671A JP 28167192 A JP28167192 A JP 28167192A JP H06130124 A JPH06130124 A JP H06130124A
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circuit
output
signal
input
threshold value
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JP4281671A
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Masahiro Yokoyama
正浩 横山
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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Abstract

(57)【要約】 【目的】 しきい値を有する信号入力回路のしきい値の
テストをソフトウェアの処理を必要とすることなしに高
速で実行可能であり、また複数の信号入力回路がワンチ
ップ上に備えられている場合にもチップ上での占有面積
を小さく出来るテスト回路の提供を目的とする。 【構成】 入力信号の電圧を所定のしきい値で２値信号
に変換して論理回路、たとえばレジスタ８に供給するし
きい値を有する信号入力回路、たとえばオペレーション
アンプ３のテスト回路であって、レジスタ８の入力端と
出力端との間をスイッチ９を介して接続する信号線91,
92を備え、オペレーションアンプ３に入力された信号の
電圧と、スイッチ９をオン状態にすることによりオペレ
ーションアンプ３から信号線91, スイッチ9,信号線92を
介して出力される出力信号の値とに基づいてオペレーシ
ョンアンプ３のしきい値を判定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はアナログ，デジタル信号
を入力して所定のしきい値で２値信号に変換し、この２
値信号を種々の論理回路、たとえばレジスタ, マイクロ
コンピュータ等へ入力させるためのしきい値を有する信
号入力回路のしきい値を判定するためのテスト回路に関
する。
【０００２】
【従来の技術】図７は従来のしきい値を有する信号入力
回路（以下、入力しきい値回路という）のテスト回路の
構成例を示すブロック図である。なお、この従来例で
は、一例として入力しきい値回路としてアナログ信号が
入力されるオペレーションアンプのしきい値をテストす
る回路が示されている。
【０００３】図７において、参照符号１はアナログ入力
端子を、２は基準電圧入力端子を、３は入力しきい値回
路としてのオペレーションアンプを、４はオペレーショ
ンアンプ出力信号を、５はサンプリングクロックを、６
はサンプリング回路を、７はサンプリング回路６の出力
信号（以下、サンプリング出力という）を、８は論理回
路としてのレジスタを、10は出力専用線を、12は出力回
路を、13は判定端子をそれぞれ示している。
【０００４】次に、動作について説明する。図７に示さ
れている回路において、基準電圧入力端子２にある一定
の電圧、たとえば1Vをしきい値として入力し、アナログ
入力端子１には基準電圧以上の電圧、たとえば1.5Vを入
力する。これにより、オペレーションアンプ３は両入力
端子からの入力信号の電圧に応じて動作し、出力信号４
として”１”を出力する。また逆に、アナログ入力端子
１に基準電圧以下の電圧、たとえば0.5Vを入力すると、
オペレーションアンプ３は出力信号４として”０”を出
力する。
【０００５】このオペレーションアンプ３の出力信号４
をサンプリング回路６がサンプリングクロック５に同期
して取り込むことにより、サンプリング出力７が得られ
る。なお、サンプリングクロック５は外部から供給され
るか、または内部のシステムクロックあるいはその分周
クロックが使用される。
【０００６】次に、サンプリング出力７はレジスタ８に
ソフトウェアの処理により一旦格納された後、出力専用
線10へソフトウェアの処理により出力される。これのレ
ジスタ８からの出力信号が出力回路12を介して判定端子
13に出力されるので、その値を読み取ることにより、オ
ペレーションアンプ３のアナログ入力端子１に入力され
るアナログ信号の電圧を段階的に変化させればオペレー
ションアンプ３の実際のしきい値が判明する。このよう
にして、図７に示されている回路によりオペレーション
アンプ３が正常に動作しているか否かのテストが行え
る。
【０００７】
【発明が解決しようとする課題】ところで、図７に示さ
れている従来のしきい値を有する信号入力回路のテスト
回路は、サンプリング出力７のレジスタ８への入力及び
レジスタ８からの出力をソフトウェアを介して行ってい
るため、その設定等に時間を要し、テスト効率が低いと
いう問題があった。特に、図７に示されている例ではオ
ペレーションアンプ３の出力信号をレジスタ８に一旦格
納した後に出力回路12へ出力しているため、出力回路12
にはオペレーションアンプ３の出力信号の値がそのまま
出力されるが、論理回路としてレジスタ８の代わりにた
とえばマイクロコンピュータが接続されているような場
合には、オペレーションアンプ３の出力信号の値と出力
回路12へ出力される信号の値との関係を調整するための
テスト用のプログラムが必要になる。
【０００８】また、近年ではマイクロコンピュータは言
うに及ばす他の種々の論理回路の低電圧化が進められて
いる。このため、マイクロコンピュータを含む種々の論
理回路へ信号を入力するための信号入力回路のテスト精
度の向上が要求されている。これは、論理回路の低電圧
化に伴って信号入力回路に入力される信号の最大電圧と
最小電圧との差が小さくなっているため、従来に比して
より高精度で信号入力回路のしきい値のテストを行う必
要が生じるためである。
【０００９】更に、従来は、ワンチップ上に構成された
集積回路の種々の論理回路それぞれについて上述のよう
なテスト回路を必要としていた。このため、集積回路の
種々の論理回路それぞれに上述のようなテスト回路を設
ける場合には、テスト回路がチップ上で大きな面積を占
有することになり、実装効率に悪影響を及ぼしていた。
【００１０】本発明はこのような事情に鑑みてなされた
ものであり、しきい値を有する信号入力回路のしきい値
のテストをソフトウェアの処理を必要とすることなしに
高速で実行可能であり、また複数の信号入力回路がワン
チップ上に備えられている場合にもチップ上での占有面
積を小さく出来るテスト回路の提供を目的とする。
【００１１】
【課題を解決するための手段】本発明のしきい値を有す
る信号入力回路のテスト回路の第１の発明は、入力信号
の電圧を所定のしきい値で２値信号に変換して論理回路
に供給する信号入力回路のテスト回路であって、論理回
路の入力端と出力端との間をスイッチを介して接続する
短絡手段を備え、信号入力回路に入力された信号の電圧
と、スイッチをオン状態にすることにより信号入力回路
から短絡手段を介して出力される出力信号の値とに基づ
いて、信号入力回路のしきい値を判定するように構成さ
れている。
【００１２】本発明のしきい値を有する信号入力回路の
テスト回路の第２の発明は、入力信号の電圧を所定のし
きい値で２値信号に変換して複数の論理回路それぞれに
供給する複数の信号入力回路のテスト回路において、各
論理回路の入力端と出力端との間をそれぞれスイッチを
介して接続する複数の短絡手段と、各論理回路の出力端
が入力端に接続されたORゲートとを備え、各信号入力回
路に入力された信号の電圧と、各スイッチをオン状態に
することにより複数の信号入力回路のいずれか一つから
各短絡手段及びORゲートを介して出力される出力信号の
値とに基づいて、各信号入力回路のしきい値を判定する
ように構成されている。
【００１３】本発明のしきい値を有する信号入力回路の
テスト回路の第３の発明は、入力信号の電圧を所定のし
きい値で２値信号に変換して論理回路に供給する複数の
信号入力回路のテスト回路において、論理回路の入力端
と出力端との間をスイッチを介して接続する短絡手段
と、各信号入力回路の出力端が入力端に接続されたORゲ
ートとを備え、各信号入力回路に入力された信号の電圧
と、各スイッチをオン状態にすることにより複数の信号
入力回路のいずれか一つからORゲート及び短絡手段を介
して出力される出力信号の値とに基づいて、各信号入力
回路のしきい値を判定するように構成されている。
【００１４】
【作用】本発明のしきい値を有する信号入力回路のテス
ト回路の第１の発明では、論理回路の入力端と出力端と
の間が短絡手段により短絡されるので、スイッチをオン
状態にすることにより信号入力回路からの出力信号が短
絡手段を介して直接出力される。この短絡手段から出力
された信号の値と信号入力回路に入力された信号の電圧
とに基づいて信号入力回路のしきい値が判定される。
【００１５】本発明のしきい値を有する信号入力回路の
テスト回路の第２の発明では、各論理回路の入力端と出
力端との間がそれぞれ短絡手段により短絡されるので、
各スイッチをオン状態にすることにより複数の信号入力
回路のいずれか一つからの出力信号が各短絡手段及びOR
ゲートを介して直接出力される。このORゲートから出力
された信号の値といずれかの信号入力回路に入力された
信号の電圧とに基づいて各信号入力回路のしきい値が判
定される。
【００１６】本発明のしきい値を有する信号入力回路の
テスト回路の第３の発明では、論理回路の入力端と出力
端との間が短絡手段により短絡されるので、スイッチを
オン状態にすることにより複数の信号入力回路のいずれ
か一つからの出力信号がORゲート及び短絡手段を介して
直接出力される。この短絡手段から出力された信号の値
といずれかの信号入力回路に入力された信号の電圧とに
基づいて各信号入力回路のしきい値が判定される。
【００１７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
【００１８】図１は本発明のしきい値を有する信号入力
回路のテスト回路（以下、本発明のテスト回路という）
の第１の発明の一実施例（以下、第１の実施例という）
の構成例の概略を示すブロック図である。なお、この第
１の実施例では、一例としてしきい値を有する信号入力
回路（以下、入力しきい値回路という）としてアナログ
信号が入力されるオペレーションアンプのしきい値をテ
ストする回路が示されている。
【００１９】図１において、参照符号１はアナログ入力
端子を、２はしきい値を設定するための基準電圧入力端
子を、３はしきい値を有する信号入力回路、即ち入力し
きい値回路としてのオペレーションアンプを、４はオペ
レーションアンプ出力信号を、５はサンプリングクロッ
クを、６はサンプリング回路を、７はサンプリング回路
６の出力信号（以下、サンプリング出力という）を、８
は論理回路としてのレジスタを、10は出力専用線を、12
は出力回路を、13は判定端子をそれぞれ示している。な
お、以上の構成は図７に示されている前述の従来と同様
である。
【００２０】また、参照符号９は直接出力スイッチを示
しており、その一端は短絡手段としての信号線91を介し
てレジスタ８の入力端に、またその他端は短絡手段とし
ての信号線92を介してレジスタ８の出力端にそれぞれ接
続されている。参照符号11は上述の直接出力スイッチ９
を含み、サンプリング回路６及びレジスタ８にて構成さ
れる範囲を示しており、以下の説明では直接出力内蔵回
路と言う。
【００２１】このような構成の本発明のテスト回路の第
１の実施例の動作は以下の如くである。
【００２２】図１に示されている本発明のテスト回路に
おいて、基準電圧入力端子２にある一定の電圧、たとえ
ば1Vをしきい値として入力し、アナログ入力端子１には
基準電圧以上の電圧、たとえば1.5Vを入力する。これに
より、オペレーションアンプ３は両入力端子からの入力
信号の電圧に応じて動作し、出力信号４として”１”を
出力する。また逆に、アナログ入力端子１に基準電圧以
下の電圧、たとえば0.5Vを入力すると、オペレーション
アンプ３は出力信号４として”０”を出力する。
【００２３】このオペレーションアンプ３の出力信号４
をサンプリング回路６がサンプリングクロック５に同期
して取り込むことにより、サンプリング出力７が得られ
る。なお、サンプリングクロック５は従来例と同様に外
部から供給されるか、または内部のシステムクロックあ
るいはその分周クロックが使用される。
【００２４】サンプリング回路６からのサンプリング出
力７は通常は、図１に第１の経路P1として示されている
ように、ソフトウェアの処理によりレジスタ８に入力さ
れて一端保持された後、出力専用線10へソフトウェアの
処理により出力されて出力回路12から判定端子13へ出力
される。
【００２５】但し、上述の動作は論理回路に信号を入力
して処理させる通常の一般的な動作である。この通常の
動作とは別に、図１に第２の経路P2として示されている
ように、直接出力スイッチ９を機械にオンさせてサンプ
リング回路６と出力回路12とを直接接続すると、換言す
ればレジスタ８の入力端と出力端とを短絡させると、サ
ンプリング回路６からのサンプリング出力７は出力回路
12へそのまま直接出力される。
【００２６】この出力回路12へ出力されたサンプリング
出力７が判定端子13に出力されるので、その値、即ち”
１”であるか”０”であるかを読み取ることにより、オ
ペレーションアンプ３のアナログ入力端子１に入力され
るアナログ信号の電圧を段階的に変化させればオペレー
ションアンプ３の実際のしきい値が判明する。
【００２７】以上により、入力しきい値回路としてのオ
ペレーションアンプ３のしきい値の判定がソフトウェア
の処理を必要とせずに高速で実行可能になる。
【００２８】次に本発明のテスト回路の第１の発明の他
の実施例（以下、第２の実施例という）について説明す
る。図２は本発明のテスト回路の第２の実施例の概略の
構成例を示すブロック図である。なおこの第２の実施例
では、一例として入力しきい値回路としてデジタル信号
が入力されるCMOSバッファのしきい値をテストする回路
が示されている。
【００２９】図２において、参照符号10乃至13は上述の
図１に示されている第１の実施例と同様であるので説明
を省略する。参照符号14はデジタル入力端子を、15はデ
ジタル入力端子14に接続された論理回路としてのCMOSバ
ッファを、16はCMOSバッファ15の出力 (以下、CMOSバッ
ファ出力という) をそれぞれ示している。
【００３０】このような構成の本発明のテスト回路の第
２の実施例の動作は以下の如くである。図２において、
デジタル入力端子14にCMOSバッファ15のしきい値、即ち
0.5 ×VCC(電源電圧) 以上の電圧を入力するとCMOSバッ
ファ出力16として”１”が、またしきい値以下の電圧を
入力するとCMOSバッファ出力16として”０”がそれぞれ
出力される。以下、直接出力内蔵回路11から判定端子13
までの動作は第１の実施例と同様である。
【００３１】次に本発明のテスト回路の第２の発明の一
実施例（以下、第３の実施例という）について説明す
る。
【００３２】図３は本発明のテスト回路の第３の実施例
の構成例を示すブロック図である。本発明は上述の図１
及び図２に示されている第１及び第２の実施例の構成を
基本とするが、以下の各実施例では複数の入力しきい値
回路のテストを行うための回路について説明する。これ
は、ワンチップ上に構成された集積回路内の複数の且つ
種々の論理回路へ信号を入力するための複数の且つしき
い値も特性もそれぞれ異なるような入力しきい値回路の
テストを、チップ上での占有面積を大きくすること無し
に実行しうるテスト回路の提供を目的としている。
【００３３】なお、この第３の実施例ではたとえば複数
個の入力しきい値回路のテストを一つの判定端子で行え
るように構成されたテスト回路の概略の構成が示されて
いる。
【００３４】図３において、参照符号１乃至４及び10乃
至16は図１及び図２に示されている第１及び第２の実施
例と同様であるので説明を省略する。なお、参照符号11
は直接出力内蔵回路を示しているが、本実施例では11a
乃至11n のｎ個が備えられている。従って、直接出力内
蔵回路11a 乃至11n からの出力専用線も参照符号10a乃
至10n に示されているようにｎ本ある。また、参照符号
14はデジタル入力端子を示しているが、本実施例では14
a 乃至14m のｍ個が備えられている。
【００３５】参照符号17はデジタル入力端子14a に接続
された TTLバッファを、18は TTLバッファ17の出力 (以
下、 TTLバッファ出力という) を、19はデジタル入力端
子14m に接続されたシュミットバッファを、20はシュミ
ットバッファ19の出力 (以下、シュミットバッファ出力
という) をそれぞれ示している。従って、図３に示され
ている第３の実施例では、入力しきい値回路としてオペ
レーションアンプ３，CMOSバッファ15， TTLバッファ1
7，シュミットバッファ19を合わせてｎ個あり、それぞ
れに直接出力内蔵回路11a 乃至11n が１一つずつ接続さ
れている。
【００３６】更に、参照符号22はｎ本の出力専用線10a
乃至10n を入力とするORゲートを、21はORゲート22の出
力信号線 (以下、出力共通専用線という) をそれぞれ示
している。本実施例ではこのORゲート22の出力信号線で
ある出力共通専用線21が出力回路12に入力されている。
【００３７】このような本発明のテスト回路の第３の実
施例の動作について説明する。図３において、アナログ
入力端子１にアナログ信号を入力してオペレーションア
ンプ４の出力信号を出力専用線10a へ出力する動作及び
デジタル入力端子14aにデジタル信号を入力してCMOSバ
ッファ出力16を出力線10b へ出力する動作は前述の第１
及び第２の実施例と同様である。
【００３８】デジタル入力端子14b に TTLバッファ17
の”Ｈ”レベルのしきい値(2V)以上の電圧が入力される
と TTLバッファ出力18として”１”が、また”Ｌ”レベ
ルしきい値(0.8V)以下の電圧が入力されると TTLバッフ
ァ出力18として”０”がそれぞれ出力される。また、デ
ジタル入力端子14m にシュミットバッファ19の”Ｈ”レ
ベルしきい値(0.7×Vcc)以上の電圧が入力されるとシュ
ミットバッファ出力20に”１”が、また”Ｌ”レベルし
きい値(0.3×Vcc)以下の電圧が入力されるとシュミット
バッファ出力20に”０”がそれぞれ出力される。
【００３９】これらのオペレーションアンプ出力４, CM
OSバッファ出力16, TTLバッファ出力18, シュミットバ
ッファ出力20等の各入力しきい値回路の出力をそれぞれ
図１に示されている直接出力内蔵回路11と同一構成の直
接出力内蔵回路11a 〜11n を介して出力専用線10a 〜10
n に接続する。そして、これらの出力専用線10a 〜10n
への出力信号をすべてORゲート22に入力して論理和をと
り、その結果のOR信号が出力共通専用線21へ出力して出
力回路12を介して判定端子13に出力されるように接続す
る。
【００４０】この本発明のテスト回路の第３の実施例で
テストを行う際には、直接出力内蔵回路11a 〜11n の各
直接出力スイッチ９をオンしておき、各入力しきい値回
路3,15, 17, 19 等の出力信号4, 16, 18, 20 等の内の
一つのみがそれぞれに接続されている直接出力内蔵回路
11a 乃至11n に入力されるようにし、他の直接出力内蔵
回路11a 乃至11n には”Ｌ”レベルが入力されるように
しておく。こうすることにより、一つの入力しきい値回
路のみのテストが出来るので、一つの判定端子13で多数
の入力しきい値回路のテストを行うことが可能になる。
【００４１】次に、本発明のテスト回路の第３の発明の
一実施例（以下、第４の実施例という）について説明す
る。
【００４２】図４は本発明のテスト回路の第４の実施例
の構成例の概略を示すブロック図である。この実施例で
は、たとえば複数個の入力しきい値回路を一つの判定端
子で測定出来るように構成されたテスト回路示されてい
る。図４において、各参照符号は図３に示されている上
述の第３の実施例と同様であるので説明を省略する。
【００４３】なお、本第４の実施例と上述の図３に示さ
れている第３の実施例との相違は、本第４の実施例では
直接出力内蔵回路11は一つのみが備えられており、オペ
レーションアンプ出力４, CMOSバッファ出力16, TTLバ
ッファ出力18, シュミットバッファ出力20等のｎ本の入
力しきい値回路の出力信号がORゲート22に入力され、そ
の出力信号が出力共通専用線21を介して直接出力内蔵回
路11に入力されるように構成されている。
【００４４】このような本発明のテスト回路の第４の実
施例の動作について説明する。
【００４５】図４において、オペレーションアンプ出力
４, CMOSバッファ出力16, TTLバッファ出力18, シュミ
ットバッファ出力20へそれぞれ信号が出力されるまでの
動作は上述の第３の実施例と同様である。
【００４６】オペレーションアンプ出力４, CMOSバッフ
ァ出力16, TTLバッファ出力18, シュミットバッファ出
力20はいずれもORゲート22に入力されて論理和され、そ
の出力共通専用線21へ出力されたOR信号が直接出力内蔵
回路11に入力される。この際、直接出力内蔵回路11の直
接出力スイッチ９をオンしておき、各入力しきい値回路
3, 15, 17, 19 等の内の一つのみを動作させてそれらの
出力信号4, 16, 18, 20 等の内の一つのみがORゲート22
に入力され、他は”Ｌ”レベルが入力されるようにす
る。こうすることにより、一つの入力しきい値回路のみ
のテストが出来るので、一つの判定端子13で多数の入力
しきい値回路のテストを行うことが可能になる。
【００４７】次に本発明のテスト回路の第５の実施例に
ついて説明する。図５は本発明の第５の実施例の概略の
構成を示すブロック図であり、たとえば複数個の入力し
きい値回路を複数の判定端子で測定出来るテスト回路を
示している。
【００４８】図５において、各参照符号は図３に示され
ている第３の実施例と同様である。但し本第５の実施例
では、図３に示されている第３の実施例の構成を複数並
列配置したような構成となっている。具体的には、複数
のORゲート22a 乃至22n それぞれには複数の直接出力内
蔵回路11a 乃至11n, 11m乃至11z 等の出力信号10a 乃至
10n, 10m乃至10z が入力されており、各ORゲート22a 乃
至22n の出力信号は出力共通専用線21a 乃至21n からそ
れぞれ出力回路12a 乃至12n を介してそれぞれに対応す
る判定端子13a 乃至13n に出力されている。
【００４９】また、各直接出力内蔵回路11a 乃至11n, 1
1m乃至11z 等にはそれぞれオペレーションアンプ３, CM
OSバッファ15, TTLバッファ17, シュミットバッファ19
等の複数の入力しきい値回路が任意に接続されている。
【００５０】次に第５の実施例の動作について以下に説
明する。図５において、出力専用線10a 乃至10n, 10m
乃至10z 等に信号が出力されるまでの動作は第３の実施
例と同様である。
【００５１】出力専用線10a 乃至10n, 出力専用線10m
乃至10z 等はそれぞれがORゲート22a 乃至22n にて論理
和され、それらの出力である出力共通専用線21a 乃至21
n が個々に出力回路12a 乃至12n に入力され、複数の判
定端子13a 乃至13n へ出力される。このような第５の実
施例の構成により、しきい値がそれぞれ異なる入力しき
い値回路あるいは複数の入力しきい値回路をグループ化
し、複数の判定端子13a 乃至13n それぞれを使用して各
グループの入力しきい値回路のテストを行うことが可能
になる。
【００５２】次に、本発明のテスト回路の６の実施例に
ついて説明する。図６は本発明のテスト回路の第６の実
施例の概略の構成を示すブロック図であり、たとえば複
数個の入力しきい値回路を複数の判定端子で測定出来る
テスト回路を示している。
【００５３】図６において、各参照符号は図４に示され
ている第４の実施例と同様である。但し本第６の実施例
では、図４に示されている第４の実施例の構成を複数並
列配置したような構成となっている。具体的には、複数
のORゲート22a 乃至22n それぞれにはオペレーションア
ンプ３，CMOSバッファ15， TTLバッファ17，シュミット
バッファ19等の複数の入力しきい値回路が任意に接続さ
れている。各ORゲート22a 乃至22n の出力信号は出力専
用線10a 乃至10n をそれぞれ介して直接出力内蔵回路11
a 乃至11n へ出力され、更に出力共通専用線21a 乃至21
n をそれぞれ介して出力回路12a 乃至12n からそれぞれ
に対応する判定端子13a 乃至13n へ出力されている。
【００５４】次に本発明のテスト回路の第６の実施例の
動作について以下に説明する。図６において、オペレー
ションアンプ３, CMOSバッファ15, TTLバッファ17,シ
ュミットバッファ19等の入力しきい値回路からオペレー
ションアンプ出力４,CMOSバッファ出力16, TTLバッフ
ァ出力18, シュミットバッファ出力20等が出力されるま
での動作は第３の実施例と同様である。
【００５５】オペレーションアンプ出力４, CMOSバッフ
ァ出力16, TTLバッファ出力18, シュミットバッファ出
力20等の入力しきい値回路の出力が複数ずつORゲート22
a 乃至22n により論理和される。それらの各出力である
出力専用線10a 乃至10n が個別に対応する直接出力内蔵
回路11a 乃至11n を介して出力回路12a 乃至12n に入力
され、複数の判定端子13a 乃至13n へそれぞれ出力され
る。これにより、それぞれのORゲート22a 乃至22n に接
続されている入力しきい値回路を、しきい値が異なる回
路あるいは複数の回路をグループ化して各グループの入
力しきい値回路のテストを行うことが可能になる。
【００５６】なお、上述の第１乃至第６の実施例では、
いずれも論理回路としてレジスタ８を使用しているが、
これにかぎるものではなく、マイクロコンピュータ等の
種々の論理回路が使用される場合にも本発明を適用する
こが可能である。
【００５７】なおまた、上述の第１乃至第６の実施例で
は、サンプリング回路６は一つの外部クロック、内部シ
ステムクロックあるいはその分周を使用する場合につい
て説明したが、たとえばサンプリング回路にＤフリップ
フロップを使用し、その前段と後段とで別々のサンプリ
ングクロックを使用してもよく、上記各実施例と同様の
効果を奏する。
【００５８】また、上述の第１乃至第６の実施例では、
直接出力スイッチ９を機械的にオン／オフする場合につ
いて説明したが、外部トリガによる切換えあるいはレジ
スタによる切換えでもよく、上記各実施例と同様の効果
を奏する。
【００５９】更に、上述の第１乃至第６の実施例では、
出力専用線10(10a乃至10n)及び出力共通専用線21a 乃至
21n という入力しきい値回路それぞれに独立した専用線
が接続されている場合について説明したが、バス等の信
号線を使用してもよく、上記各実施例と同様の効果を奏
する。
【００６０】また更に、上述の第１乃至第６の実施例で
は、サンプリング回路６を使用する場合について説明し
たが、クロックを必要としないラッチ等を使用してもよ
く、上記各実施例と同様の効果を奏する。
【００６１】
【発明の効果】以上に詳述したように本発明によれば、
しきい値を有する信号入力回路から出力された信号値を
ソフトウェアによる処理なしで直接外部へ取り出すこと
が可能になるので、信号入力回路のテストを高速に行う
ことが可能になり、また近年普及している低電圧仕様の
論理回路が使用されている場合にも高精度のテストが可
能になる。
【００６２】また第２及び第３の発明では、複数の信号
入力回路をグループ化して一つの出力信号を取り出すこ
とが出来るので、ワンチップ上に種々の論理回路が形成
されているような集積回路においても、テスト回路のチ
ップ上での占有面積を小さくすることが可能になる。
【図面の簡単な説明】
【図１】本発明のしきい値を有する信号入力回路のテス
ト回路の第１の実施例の構成例の概略を示すブロック図
である。
【図２】本発明のしきい値を有する信号入力回路のテス
ト回路の第２の実施例の構成例の概略を示すブロック図
である。
【図３】本発明のしきい値を有する信号入力回路のテス
ト回路の第３の実施例の構成例の概略を示すブロック図
である。
【図４】本発明のしきい値を有する信号入力回路のテス
ト回路の第４の実施例の構成例の概略を示すブロック図
である。
【図５】本発明のしきい値を有する信号入力回路のテス
ト回路の第５の実施例の構成例の概略を示すブロック図
である。
【図６】本発明のしきい値を有する信号入力回路のテス
ト回路の第６の実施例の構成例の概略を示すブロック図
である。
【図７】従来のしきい値を有する信号入力回路のための
テスト回路の構成例を示すブロック図である。
【符号の説明】
１ アナログ入力端子 ３ オペレーションアンプ ８ レジスタ ９ 直接出力スイッチ 11 直接出力内蔵回路 12 出力回路 14 デジタル入力端子 15 CMOSバッファ 22 ORゲート 91 信号線 92 信号線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】なお、上述の第１乃至第６の実施例では、
いずれも論理回路としてレジスタ８を使用しているが、
これにかぎるものではなく、マイクロコンピュータ等の
種々の論理回路が使用される場合にも本発明を適用する
ことが可能である。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力信号の電圧を所定のしきい値で２値
    信号に変換して論理回路に供給する信号入力回路のテス
    ト回路において、 前記論理回路の入力端と出力端との間をスイッチを介し
    て接続する短絡手段を備え、 前記信号入力回路に入力された信号の電圧と、前記スイ
    ッチをオン状態にすることにより前記信号入力回路から
    前記短絡手段を介して出力される出力信号の値とに基づ
    いて、前記信号入力回路のしきい値を判定すべくなして
    あることを特徴とするしきい値を有する信号入力回路の
    テスト回路。
  2. 【請求項２】 入力信号の電圧を所定のしきい値で２値
    信号に変換して複数の論理回路それぞれに供給する複数
    の信号入力回路のテスト回路において、 前記各論理回路の入力端と出力端との間をそれぞれスイ
    ッチを介して接続する複数の短絡手段と、 前記各論理回路の出力端が入力端に接続されたORゲート
    とを備え、 前記各信号入力回路に入力された信号の電圧と、前記各
    スイッチをオン状態にすることにより前記複数の信号入
    力回路のいずれか一つから前記各短絡手段及び前記ORゲ
    ートを介して出力される出力信号の値とに基づいて、前
    記各信号入力回路のしきい値を判定すべくなしてあるこ
    とを特徴とするしきい値を有する信号入力回路のテスト
    回路。
  3. 【請求項３】 入力信号の電圧を所定のしきい値で２値
    信号に変換して論理回路に供給する複数の信号入力回路
    のテスト回路において、 前記論理回路の入力端と出力端との間をスイッチを介し
    て接続する短絡手段と、 前記各信号入力回路の出力端が入力端に接続されたORゲ
    ートとを備え、 前記各信号入力回路に入力された信号の電圧と、前記各
    スイッチをオン状態にすることにより前記複数の信号入
    力回路のいずれか一つから前記ORゲート及び前記短絡手
    段を介して出力される出力信号の値とに基づいて、前記
    各信号入力回路のしきい値を判定すべくなしてあること
    を特徴とするしきい値を有する信号入力回路のテスト回
    路。
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