JPH05126908A - テスト回路装置 - Google Patents
テスト回路装置Info
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- JPH05126908A JPH05126908A JP3320912A JP32091291A JPH05126908A JP H05126908 A JPH05126908 A JP H05126908A JP 3320912 A JP3320912 A JP 3320912A JP 32091291 A JP32091291 A JP 32091291A JP H05126908 A JPH05126908 A JP H05126908A
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Abstract
(57)【要約】
【目的】 入力バッファ回路を含むテスト回路装置にお
いて、入力バッファ回路の電気的特性、特にスレッショ
ルド電圧を簡単なテスト回路付加で測定できるようにす
ることを目的とする。 【構成】 入力バッファ回路の出力信号を入力とするマ
ルチプレクサを付加し、マルチプレクサの制御信号によ
り、測定対象の入力バッファ回路を選択し、その出力信
号をマルチプレクサの出力端子で見れるようにした。 【効果】 入力バッファ回路の電気的特性を最小限のテ
スト端子の付加で測定できる効果がある。
いて、入力バッファ回路の電気的特性、特にスレッショ
ルド電圧を簡単なテスト回路付加で測定できるようにす
ることを目的とする。 【構成】 入力バッファ回路の出力信号を入力とするマ
ルチプレクサを付加し、マルチプレクサの制御信号によ
り、測定対象の入力バッファ回路を選択し、その出力信
号をマルチプレクサの出力端子で見れるようにした。 【効果】 入力バッファ回路の電気的特性を最小限のテ
スト端子の付加で測定できる効果がある。
Description
【０００１】
【産業上の利用分野】この発明はテスト回路装置に関
し、特に、入力バッファ回路及び出力バッファ回路の電
気的特性を簡単に測定できるようにしたものである。
し、特に、入力バッファ回路及び出力バッファ回路の電
気的特性を簡単に測定できるようにしたものである。
【０００２】
【従来の技術】図９は従来のテスト回路装置を示す回路
図であり、図において、１は入力端子１ａ〜１ｄで構成
される入力端子群、２は前記入力端子１ａ〜１ｄと内部
論理回路３との間に接続された入力バッファ回路２ａ〜
２ｄで構成される入力バッファ回路群、４は前記内部論
理回路３と出力端子５ａ〜５ｄとの間に接続された出力
バッファ回路４ａ〜４ｄで構成された出力バッファ群、
５は前記出力端子５ａ〜５ｄで構成された出力端子群で
ある。
図であり、図において、１は入力端子１ａ〜１ｄで構成
される入力端子群、２は前記入力端子１ａ〜１ｄと内部
論理回路３との間に接続された入力バッファ回路２ａ〜
２ｄで構成される入力バッファ回路群、４は前記内部論
理回路３と出力端子５ａ〜５ｄとの間に接続された出力
バッファ回路４ａ〜４ｄで構成された出力バッファ群、
５は前記出力端子５ａ〜５ｄで構成された出力端子群で
ある。
【０００３】図９に示す従来のテスト回路装置におい
て、入力バッファ回路群２の電気的特性は入力端子群１
を各測定の入力条件に設定して、入力端子群１の電圧あ
るいは電流の変化を測定することによりテストする。ま
た、出力バッファ回路群５の電気的特性は、同様に入力
端子群１を各測定の入力条件に設定して、出力回路群５
の電圧あるいは電流の変化を測定することによりテスト
する。入力バッファ回路群２の電気的特性の項目の中に
は、出力バッファ回路４ａ〜４ｄの変化を測定してテス
トするものがあり、内部論理回路３の論理によっては、
出力バッファ回路４ａ〜４ｄの応答が簡単に得られない
ことがある。この場合、図１０に示すように、入力バッ
ファ回路２ｂあるいは２ｄの出力信号を直接テスト出力
端子６ａあるいは６ｂに接続する構成を追加しテストす
る。また、出力バッファ回路群４の電気的特性を測定す
るとき、入力端子群１に複雑な条件を与える代わりに、
前記内部論理回路３の出力信号とテスト入力端子群９の
入力信号を制御信号８により制御されたセレクタにより
切り換えて簡単な条件でテストする。
て、入力バッファ回路群２の電気的特性は入力端子群１
を各測定の入力条件に設定して、入力端子群１の電圧あ
るいは電流の変化を測定することによりテストする。ま
た、出力バッファ回路群５の電気的特性は、同様に入力
端子群１を各測定の入力条件に設定して、出力回路群５
の電圧あるいは電流の変化を測定することによりテスト
する。入力バッファ回路群２の電気的特性の項目の中に
は、出力バッファ回路４ａ〜４ｄの変化を測定してテス
トするものがあり、内部論理回路３の論理によっては、
出力バッファ回路４ａ〜４ｄの応答が簡単に得られない
ことがある。この場合、図１０に示すように、入力バッ
ファ回路２ｂあるいは２ｄの出力信号を直接テスト出力
端子６ａあるいは６ｂに接続する構成を追加しテストす
る。また、出力バッファ回路群４の電気的特性を測定す
るとき、入力端子群１に複雑な条件を与える代わりに、
前記内部論理回路３の出力信号とテスト入力端子群９の
入力信号を制御信号８により制御されたセレクタにより
切り換えて簡単な条件でテストする。
【０００４】
【発明が解決しようとする課題】従来のテスト回路装置
においては、入力バッファ回路及び出力バッファ回路の
電気的特性測定のとき、入力条件の複雑な入力バッファ
回路及び出力バッファ回路に接続されるテスト端子を設
け、入力条件を簡単化することが必要で、また入力バッ
ファ回路または出力バッファ回路ごとにテスト端子を設
ける必要があるなど、テスト端子の多数化により全体の
ピン数増やチップ面積増を生じるという問題点があっ
た。
においては、入力バッファ回路及び出力バッファ回路の
電気的特性測定のとき、入力条件の複雑な入力バッファ
回路及び出力バッファ回路に接続されるテスト端子を設
け、入力条件を簡単化することが必要で、また入力バッ
ファ回路または出力バッファ回路ごとにテスト端子を設
ける必要があるなど、テスト端子の多数化により全体の
ピン数増やチップ面積増を生じるという問題点があっ
た。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、入力バッファ回路及び出力バッ
ファ回路の電気的特性を簡単に測定できるテスト回路装
置を得ることを目的としており、さらにテスト端子の増
大を抑えることのできるテスト回路装置を得ることを目
的とする。
ためになされたもので、入力バッファ回路及び出力バッ
ファ回路の電気的特性を簡単に測定できるテスト回路装
置を得ることを目的としており、さらにテスト端子の増
大を抑えることのできるテスト回路装置を得ることを目
的とする。
【０００６】
【課題を解決するための手段】この発明に係るテスト回
路装置は、入力バッファ回路群のうち選択した入力バッ
ファ回路の出力信号をテスト出力に出力するようにした
ものである。
路装置は、入力バッファ回路群のうち選択した入力バッ
ファ回路の出力信号をテスト出力に出力するようにした
ものである。
【０００７】また、この発明に係るテスト回路装置は、
出力バッファ回路群のうち選択した出力バッファ回路の
入力信号をテスト入力より供給できるようにしたもので
ある。
出力バッファ回路群のうち選択した出力バッファ回路の
入力信号をテスト入力より供給できるようにしたもので
ある。
【０００８】また、この発明に係るテスト回路装置は、
入力バッファ回路群のうち選択した入力バッファ回路の
出力信号をテスト出力に出力するようにするとともに、
出力バッファ回路群のうち選択した出力バッファ回路の
入力信号をテスト入力より供給できるようにしたもので
ある。
入力バッファ回路群のうち選択した入力バッファ回路の
出力信号をテスト出力に出力するようにするとともに、
出力バッファ回路群のうち選択した出力バッファ回路の
入力信号をテスト入力より供給できるようにしたもので
ある。
【０００９】また、この発明に係るテスト回路装置は、
入力バッファ回路群または出力バッファ回路群の選択の
制御をシリアル入力データにより行えるようにしたもの
である。
入力バッファ回路群または出力バッファ回路群の選択の
制御をシリアル入力データにより行えるようにしたもの
である。
【００１０】
【作用】この発明におけるテスト回路装置では、入力バ
ッファ回路群２の出力信号の変化が１つのテスト出力に
現れる。
ッファ回路群２の出力信号の変化が１つのテスト出力に
現れる。
【００１１】また、この発明におけるテスト回路装置で
は、１つのテスト入力により、出力バッファ回路群４の
出力信号が変化する。
は、１つのテスト入力により、出力バッファ回路群４の
出力信号が変化する。
【００１２】また、この発明におけるテスト回路装置で
は、入力バッファ回路群２の出力信号の変化が１つのテ
スト出力に現れるとともに、１つのテスト入力により出
力バッファ回路群４の信号が変化する。
は、入力バッファ回路群２の出力信号の変化が１つのテ
スト出力に現れるとともに、１つのテスト入力により出
力バッファ回路群４の信号が変化する。
【００１３】また、この発明におけるテスト回路装置で
は、制御信号がシリアル信号であるので、テスト端子が
必要最小限となる。
は、制御信号がシリアル信号であるので、テスト端子が
必要最小限となる。
【００１４】
【実施例】以下、この発明の実施例を図について説明す
る。図１はこの発明の第１の実施例によるテスト回路装
置を示す。図において、図９と同一符号は同一構成にな
っているので、説明を省略する。１０は制御端子１０
ａ，１０ｂより構成される制御端子群、１１は制御入力
Ｃ１及びＣ２において制御端子１０ａ及び１０ｂと接続
され、パラレル入力Ｄa 〜Ｄd において入力バッファ回
路２ａ〜２ｄの出力と接続されたマルチプレクサ、１２
は前記マルチプレクサ１１のデータ出力Ｑと接続された
テスト出力である。
る。図１はこの発明の第１の実施例によるテスト回路装
置を示す。図において、図９と同一符号は同一構成にな
っているので、説明を省略する。１０は制御端子１０
ａ，１０ｂより構成される制御端子群、１１は制御入力
Ｃ１及びＣ２において制御端子１０ａ及び１０ｂと接続
され、パラレル入力Ｄa 〜Ｄd において入力バッファ回
路２ａ〜２ｄの出力と接続されたマルチプレクサ、１２
は前記マルチプレクサ１１のデータ出力Ｑと接続された
テスト出力である。
【００１５】次に動作について説明する。入力バッファ
回路群２の電気的特性を測定するには、図１に示すテス
ト回路装置を用い、入力端子群１を各測定の入力条件に
設定し、その時の入力端子群１の電圧あるいは電流の変
化を測定する。次に、本発明において、入力バッファ回
路２ａ〜２ｄのスレッショルド電圧を測定したい場合に
は、制御端子群１０の入力信号が、例えば１０ａ＝
“Ｌ”、１０ｂ＝“Ｌ”とすると、例えば図１１より、
マルチプレクサ１１では入力Ｄa が選択されるので、入
力バッファ回路２ａの出力信号がマルチプレクサ１１の
出力Ｑを介してテスト出力１２に現れる。従って、テス
ト出力１２の信号が反転する時の入力端子１ａの電圧を
入力バッファ回路２ａのスレッショルド電圧とする。
回路群２の電気的特性を測定するには、図１に示すテス
ト回路装置を用い、入力端子群１を各測定の入力条件に
設定し、その時の入力端子群１の電圧あるいは電流の変
化を測定する。次に、本発明において、入力バッファ回
路２ａ〜２ｄのスレッショルド電圧を測定したい場合に
は、制御端子群１０の入力信号が、例えば１０ａ＝
“Ｌ”、１０ｂ＝“Ｌ”とすると、例えば図１１より、
マルチプレクサ１１では入力Ｄa が選択されるので、入
力バッファ回路２ａの出力信号がマルチプレクサ１１の
出力Ｑを介してテスト出力１２に現れる。従って、テス
ト出力１２の信号が反転する時の入力端子１ａの電圧を
入力バッファ回路２ａのスレッショルド電圧とする。
【００１６】このように、本実施例では、マルチプレク
サ１１を設けたので、入力バッファ回路を選択してその
電気的特性を簡単に測定できる。またテスト端子は入力
端子数をｎとすると、ｌｏｇ（ｎ−２）＋２以下に抑え
ることができる（ｎ≧２）。
サ１１を設けたので、入力バッファ回路を選択してその
電気的特性を簡単に測定できる。またテスト端子は入力
端子数をｎとすると、ｌｏｇ（ｎ−２）＋２以下に抑え
ることができる（ｎ≧２）。
【００１７】図２はこの発明の第２の実施例によるテス
ト回路装置を示す。図９と同一符号は同一のものを示
し、その説明は省略する。１０は制御端子１０ａ，１０
ｂにより構成される制御端子群、１３は制御入力であ
り、Ｃ１及びＣ２において制御端子１０ａ及び１０ｂと
接続されたデマルチプレクサ、１４は前記デマルチプレ
クサ１３のデータ入力Ｄと接続されたテスト入力、１５
は前記デマルチプレクサのパラレル出力Ｑa 〜Ｑd の１
つと内部論理回路３の出力の１つを入力とするセレクタ
で、セレクタ１５の出力は出力バッファ回路の入力とな
る。図３は、セレクタ１５の等価回路図の一例で、１
６，１７は入力、１８は出力、１９はＮＡＮＤ、２０は
ＮＯＲ、２１はインバータである。図４はセレクタ１５
の真理値表である。
ト回路装置を示す。図９と同一符号は同一のものを示
し、その説明は省略する。１０は制御端子１０ａ，１０
ｂにより構成される制御端子群、１３は制御入力であ
り、Ｃ１及びＣ２において制御端子１０ａ及び１０ｂと
接続されたデマルチプレクサ、１４は前記デマルチプレ
クサ１３のデータ入力Ｄと接続されたテスト入力、１５
は前記デマルチプレクサのパラレル出力Ｑa 〜Ｑd の１
つと内部論理回路３の出力の１つを入力とするセレクタ
で、セレクタ１５の出力は出力バッファ回路の入力とな
る。図３は、セレクタ１５の等価回路図の一例で、１
６，１７は入力、１８は出力、１９はＮＡＮＤ、２０は
ＮＯＲ、２１はインバータである。図４はセレクタ１５
の真理値表である。
【００１８】次に動作について説明する。出力バッファ
回路群４の電気的特性を測定するには、図２に示すテス
ト回路装置を用い、セレクタ１５の出力につながる出力
バッファ回路４ａ〜４ｂの入力条件を設定して、出力端
子群５の電圧あるいは電流の変化を測定する。前記入力
条件は制御端子群１０の入力信号が、例えば１０ａ＝
“Ｌ”，１０ｂ＝“Ｌ”とすると、例えば図１２及び図
３，４よりデマルチプレクサ１３では出力Ｑa が選択さ
れるので、テスト入力端子１４の信号がデマルチプレク
サの入力Ｄを介して出力バッファ回路４ａに供給され
る。この時、内部論理回路３の出力信号にかかわらず、
テスト入力端子１４の信号を供給することができ、この
信号が出力バッファ回路４ａの入力条件となる。
回路群４の電気的特性を測定するには、図２に示すテス
ト回路装置を用い、セレクタ１５の出力につながる出力
バッファ回路４ａ〜４ｂの入力条件を設定して、出力端
子群５の電圧あるいは電流の変化を測定する。前記入力
条件は制御端子群１０の入力信号が、例えば１０ａ＝
“Ｌ”，１０ｂ＝“Ｌ”とすると、例えば図１２及び図
３，４よりデマルチプレクサ１３では出力Ｑa が選択さ
れるので、テスト入力端子１４の信号がデマルチプレク
サの入力Ｄを介して出力バッファ回路４ａに供給され
る。この時、内部論理回路３の出力信号にかかわらず、
テスト入力端子１４の信号を供給することができ、この
信号が出力バッファ回路４ａの入力条件となる。
【００１９】このように、本実施例では、デマルチプレ
クサを設けたので、出力バッファ回路群４のうち選択し
た出力バッファ回路の入力信号をテスト入力より供給で
きる。また、テスト端子は出力端子数をｎとすると、ｌ
ｏｇ（ｎ−２）＋２以下に抑えることができる（ｎ≧
２）。
クサを設けたので、出力バッファ回路群４のうち選択し
た出力バッファ回路の入力信号をテスト入力より供給で
きる。また、テスト端子は出力端子数をｎとすると、ｌ
ｏｇ（ｎ−２）＋２以下に抑えることができる（ｎ≧
２）。
【００２０】図５はこの発明の第３の実施例によるテス
ト回路装置を示す。図９と同一符号は同一のものを示
し、その説明を省略する。１０は制御端子１０ａ，１０
ｂにより構成される制御端子群、１２はマルチプレクサ
／デマルチプレクサ２２のデータ出力Ｑと接続されたテ
スト出力、１４は前記マルチプレクサ／デマルチプレク
サ２２のデータ入力Ｄと接続されたテスト入力、２３は
前記マルチプレクサ／デマルチプレクサ２２のチップセ
レクト入力ＣＳと接続されたテストセレクト入力、Ｄa
〜Ｄd はマルチプレクサ／デマルチプレクサのパラレル
入力で、入力バッファ回路２ａ〜２ｄと接続され、Ｑa
〜Ｑd はセレクタ１５の１つの入力と接続されたパラレ
ル出力である。
ト回路装置を示す。図９と同一符号は同一のものを示
し、その説明を省略する。１０は制御端子１０ａ，１０
ｂにより構成される制御端子群、１２はマルチプレクサ
／デマルチプレクサ２２のデータ出力Ｑと接続されたテ
スト出力、１４は前記マルチプレクサ／デマルチプレク
サ２２のデータ入力Ｄと接続されたテスト入力、２３は
前記マルチプレクサ／デマルチプレクサ２２のチップセ
レクト入力ＣＳと接続されたテストセレクト入力、Ｄa
〜Ｄd はマルチプレクサ／デマルチプレクサのパラレル
入力で、入力バッファ回路２ａ〜２ｄと接続され、Ｑa
〜Ｑd はセレクタ１５の１つの入力と接続されたパラレ
ル出力である。
【００２１】次に動作について説明する。入力バッファ
回路群２の電気的特性を測定するには、図５に示すテス
ト回路装置を用い、入力端子群１を各測定の入力条件に
設定して入力端子群１の電圧あるいは電流の変化を測定
する。
回路群２の電気的特性を測定するには、図５に示すテス
ト回路装置を用い、入力端子群１を各測定の入力条件に
設定して入力端子群１の電圧あるいは電流の変化を測定
する。
【００２２】入力バッファ回路群２の出力信号の変化を
見て得られる項目、例えば入力バッファ回路２ａ〜２ｄ
のスレッショルド電圧の測定では、例えば図１３よりマ
ルチプレクサ／デマルチプレクサ２２を制御するテスト
チップセレクト入力端子２３＝“Ｌ”，制御端子１０ａ
＝“Ｌ”，１０ｂ＝“Ｌ”のとき、マルチプレクサ／デ
マルチプレクサ２２の入力Ｄa が選択され、テスト出力
端子１２で入力バッファ回路２ａの出力状態を見ること
ができる。
見て得られる項目、例えば入力バッファ回路２ａ〜２ｄ
のスレッショルド電圧の測定では、例えば図１３よりマ
ルチプレクサ／デマルチプレクサ２２を制御するテスト
チップセレクト入力端子２３＝“Ｌ”，制御端子１０ａ
＝“Ｌ”，１０ｂ＝“Ｌ”のとき、マルチプレクサ／デ
マルチプレクサ２２の入力Ｄa が選択され、テスト出力
端子１２で入力バッファ回路２ａの出力状態を見ること
ができる。
【００２３】出力バッファ回路群４の電気的特性は出力
バッファ回路４ａ〜４ｄの入力条件を設定して、出力端
子群５の電圧あるいは電流の変化を測定することで得ら
れる。前記入力条件は、例えば図１３よりマルチプレク
サ／デマルチプレクサ２２を制御するテストチップセレ
クト入力端子２３＝“Ｈ”，制御端子１０ａ＝“Ｌ”，
１０ｂ＝“Ｌ”とすると、マルチプレクサ／デマルチプ
レクサ２２の出力Ｑa が選択され、テスト入力端子１４
の信号がマルチプレクサ／デマルチプレクサ２２の入力
Ｄを介して出力バッファ回路４ａに供給され、入力条件
となる。
バッファ回路４ａ〜４ｄの入力条件を設定して、出力端
子群５の電圧あるいは電流の変化を測定することで得ら
れる。前記入力条件は、例えば図１３よりマルチプレク
サ／デマルチプレクサ２２を制御するテストチップセレ
クト入力端子２３＝“Ｈ”，制御端子１０ａ＝“Ｌ”，
１０ｂ＝“Ｌ”とすると、マルチプレクサ／デマルチプ
レクサ２２の出力Ｑa が選択され、テスト入力端子１４
の信号がマルチプレクサ／デマルチプレクサ２２の入力
Ｄを介して出力バッファ回路４ａに供給され、入力条件
となる。
【００２４】このように、本実施例では、入力バッファ
回路群２のうち選択した入力バッファ回路の出力信号を
テスト出力に出力するようにするとともに、出力バッフ
ァ回路群４のうち選択した出力バッファ回路の入力信号
をテスト入力より供給できる。また、テスト端子は入力
端子数と出力端子数で数の多い方の端子数をｎとする
と、ｌｏｇ（ｎ−２）＋４以下に抑えることができる
（ｎ≧２）。
回路群２のうち選択した入力バッファ回路の出力信号を
テスト出力に出力するようにするとともに、出力バッフ
ァ回路群４のうち選択した出力バッファ回路の入力信号
をテスト入力より供給できる。また、テスト端子は入力
端子数と出力端子数で数の多い方の端子数をｎとする
と、ｌｏｇ（ｎ−２）＋４以下に抑えることができる
（ｎ≧２）。
【００２５】図６はこの発明の第４の実施例によるテス
ト回路装置を示す。本第４の実施例は、第１の実施例に
おけるマルチプレクサのコントロール入力信号をシリア
ル入力／パラレル出力シフトレジスタの出力信号とした
テスト回路装置である。図９と同一符号は同一のものを
示し、その説明を省略する。１１はパラレルデータ入力
Ｄa 〜Ｄd が入力バッファ回路２ａ〜２ｄと接続された
マルチプレクサ、１２は前記マルチプレクサ１１のデー
タ出力Ｑと接続されたテスト出力、２４はシリアル入力
／パラレル出力シフトレジスタ２６のシリアル入力と接
続されたテストコントロール入力、２５は前記シフトレ
ジスタ２６のテストクロック入力、Ｑ１及びＱ２はマル
チプレクサ１１の制御入力Ｃ１及びＣ２と接続されたパ
ラレルデータ出力である。
ト回路装置を示す。本第４の実施例は、第１の実施例に
おけるマルチプレクサのコントロール入力信号をシリア
ル入力／パラレル出力シフトレジスタの出力信号とした
テスト回路装置である。図９と同一符号は同一のものを
示し、その説明を省略する。１１はパラレルデータ入力
Ｄa 〜Ｄd が入力バッファ回路２ａ〜２ｄと接続された
マルチプレクサ、１２は前記マルチプレクサ１１のデー
タ出力Ｑと接続されたテスト出力、２４はシリアル入力
／パラレル出力シフトレジスタ２６のシリアル入力と接
続されたテストコントロール入力、２５は前記シフトレ
ジスタ２６のテストクロック入力、Ｑ１及びＱ２はマル
チプレクサ１１の制御入力Ｃ１及びＣ２と接続されたパ
ラレルデータ出力である。
【００２６】本第４の実施例では、制御端子群１０が入
力端子数ｎにより最低ｌｏｇ（ｎ−２）＋１，（ｎ≧
２）個必要となる第１の実施例に対し、例えば、図６で
はマルチプレクサ１１の制御入力Ｃ１，Ｃ２をシリアル
入力／パラレル出力シフトレジスタ２６のパラレル出力
Ｑ１，Ｑ２に接続するようにし、テストシリアル入力２
４の信号をテストクロック入力２５により必要ビットだ
けシフトすることにより、マルチプレクサ１１の制御入
力Ｃ１，Ｃ２の信号を決めるようにしたので、テスト端
子は入力端子数がｎのときでもテスト端子数は４以上に
なることがない。
力端子数ｎにより最低ｌｏｇ（ｎ−２）＋１，（ｎ≧
２）個必要となる第１の実施例に対し、例えば、図６で
はマルチプレクサ１１の制御入力Ｃ１，Ｃ２をシリアル
入力／パラレル出力シフトレジスタ２６のパラレル出力
Ｑ１，Ｑ２に接続するようにし、テストシリアル入力２
４の信号をテストクロック入力２５により必要ビットだ
けシフトすることにより、マルチプレクサ１１の制御入
力Ｃ１，Ｃ２の信号を決めるようにしたので、テスト端
子は入力端子数がｎのときでもテスト端子数は４以上に
なることがない。
【００２７】図７はこの発明の第５の実施例によるテス
ト回路装置を示す。本第５の実施例は、第２の実施例に
おける出力バッファのデマルチプレクサの制御をシリア
ル入力／パラレル出力のシフトレジスタにより行うよう
にしたテスト回路装置である。図６の第４の実施例によ
るテスト回路装置の場合と同様に、テスト端子は入力端
子数がｎのときでもテスト端子数は４以上になることが
ない。
ト回路装置を示す。本第５の実施例は、第２の実施例に
おける出力バッファのデマルチプレクサの制御をシリア
ル入力／パラレル出力のシフトレジスタにより行うよう
にしたテスト回路装置である。図６の第４の実施例によ
るテスト回路装置の場合と同様に、テスト端子は入力端
子数がｎのときでもテスト端子数は４以上になることが
ない。
【００２８】図８はこの発明の第６の実施例によるテス
ト回路装置を示す。本第６の実施例は、第３の実施例に
おけるマルチプレクサ／デマルチプレクサ制御をシリア
ル入力／パラレル出力のシフトレジスタにより行うよう
にしたテスト容易化回路装置である。図６の第４の実施
例によるテスト回路装置の場合と同様に、テスト端子は
入力端子数がｎのときでもテスト端子数は５以上になる
ことがない。
ト回路装置を示す。本第６の実施例は、第３の実施例に
おけるマルチプレクサ／デマルチプレクサ制御をシリア
ル入力／パラレル出力のシフトレジスタにより行うよう
にしたテスト容易化回路装置である。図６の第４の実施
例によるテスト回路装置の場合と同様に、テスト端子は
入力端子数がｎのときでもテスト端子数は５以上になる
ことがない。
【００２９】
【発明の効果】以上のように、この発明によれば、入力
バッファ回路の出力をマルチプレクサで選択し、出力バ
ッファの入力をデマルチプレクサで選択してテストでき
るように構成したので、テスト端子を入出力端子数だけ
設ける必要がなく、しかも簡単な“Ｌ”，“Ｈ”の信号
のみで各入力バッファ回路及び出力バッファ回路の電気
的特性を測定できるテスト回路装置を得られる効果があ
る。
バッファ回路の出力をマルチプレクサで選択し、出力バ
ッファの入力をデマルチプレクサで選択してテストでき
るように構成したので、テスト端子を入出力端子数だけ
設ける必要がなく、しかも簡単な“Ｌ”，“Ｈ”の信号
のみで各入力バッファ回路及び出力バッファ回路の電気
的特性を測定できるテスト回路装置を得られる効果があ
る。
【００３０】また、この発明によれば、マルチプレク
サ，デマルチプレクサの制御信号をシリアル入力で与え
るようにしたので、テスト端子はシリアル入力，クロッ
ク入力，テスト入力及びテスト出力の４端子のみでよ
く、テスト端子の増加を招かないという効果がある。
サ，デマルチプレクサの制御信号をシリアル入力で与え
るようにしたので、テスト端子はシリアル入力，クロッ
ク入力，テスト入力及びテスト出力の４端子のみでよ
く、テスト端子の増加を招かないという効果がある。
【図１】本発明の第１の実施例によるテスト回路装置を
示す図である。
示す図である。
【図２】本発明の第２の実施例によるテスト回路装置を
示す図である。
示す図である。
【図３】本発明の第２の実施例によるテスト回路装置に
おけるセレクタ回路を示す図である。
おけるセレクタ回路を示す図である。
【図４】図３のセレクタ回路の真理値表である。
【図５】本発明の第３の実施例によるテスト回路装置を
示す図である。
示す図である。
【図６】本発明の第４の実施例によるテスト回路装置を
示す図である。
示す図である。
【図７】本発明の第５の実施例によるテスト回路装置を
示す図である。
示す図である。
【図８】本発明の第６の実施例によるテスト回路装置を
示す図である。
示す図である。
【図９】従来例によるテスト回路装置を示す図である。
【図１０】従来例によるテスト回路装置を示す図であ
る。
る。
【図１１】本発明の第１の実施例に用いた４入力マルチ
プレクサを示す回路図である。
プレクサを示す回路図である。
【図１２】本発明の第２の実施例に用いた１〜４デマル
チプレクサを示す回路図である。
チプレクサを示す回路図である。
【図１３】本発明の第３の実施例に用いた４入力マルチ
プレクサ／１〜４デマルチプレクサを示す回路図であ
る。
プレクサ／１〜４デマルチプレクサを示す回路図であ
る。
１ 入力端子群 １ａ〜１ｄ 入力端子 ２ 入力バッファ回路群 ２ａ〜２ｄ 入力バッファ回路 ３ 内部論理回路 ４ 出力バッファ回路群 ４ａ〜４ｄ 出力バッファ回路 ５ 出力端子群 ５ａ〜５ｄ 出力端子 ６ テスト出力端子群 ６ａ〜６ｂ テスト出力端子 ７ セレクタ回路 ８ セレクタコントロール端子 ９ テスト入力端子群 ９ａ〜９ｂ テスト入力端子 １０ 制御端子群 １０ａ〜１０ｂ 制御端子 １１ ４入力マルチプレクサ １２ テスト出力端子 １３ １〜４デマルチプレクサ １４ テスト入力端子 １５ セレクタ回路 １６ セレクタ入力Ｘ １７ セレクタ入力Ｙ １８ セレクタ入力Ｚ １９ ２入力ＮＡＮＤゲート ２０ ２入力ＮＯＲゲート ２１ インバータ ２２ マルチプレクサ／デマルチプレクサ ２３ テストチップセレクト入力端子 ２４ テストシリアル入力端子 ２５ テストクロック入力端子 ２６ シリアル入力／パラレル入力出力シフ
トレジスタ Ｄa 〜Ｄd パラレルデータ入力 Ｃ１，Ｃ２ 制御入力 Ｑ データ出力 Ｑa 〜Ｑd パラレルデータ出力 Ｄ データ入力 ＳＩ シリアル入力 ＣＬＫ クロック入力 Ｑ１，Ｑ２ パラレルデータ出力 ＣＳ チップセレクト入力
トレジスタ Ｄa 〜Ｄd パラレルデータ入力 Ｃ１，Ｃ２ 制御入力 Ｑ データ出力 Ｑa 〜Ｑd パラレルデータ出力 Ｄ データ入力 ＳＩ シリアル入力 ＣＬＫ クロック入力 Ｑ１，Ｑ２ パラレルデータ出力 ＣＳ チップセレクト入力
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年２月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】このように、本実施例では、マルチプレク
サ１１を設けたので、入力バッファ回路を選択してその
電気的特性を簡単に測定できる。またテスト端子は入力
端子数をｎとすると、ｌｎ（ｎ−２）＋３以下に抑える
ことができる（ｎ＞２）
サ１１を設けたので、入力バッファ回路を選択してその
電気的特性を簡単に測定できる。またテスト端子は入力
端子数をｎとすると、ｌｎ（ｎ−２）＋３以下に抑える
ことができる（ｎ＞２）
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】このように、本実施例では、デマルチプレ
クサを設けたので、出力バッファ回路群４のうち選択し
た出力バッファ回路の入力信号をテスト入力より供給で
きる。また、テスト端子は出力端子数をｎとすると、ｌ
ｎ（ｎ−２）＋３以下に抑えることができる（ｎ＞
２）。
クサを設けたので、出力バッファ回路群４のうち選択し
た出力バッファ回路の入力信号をテスト入力より供給で
きる。また、テスト端子は出力端子数をｎとすると、ｌ
ｎ（ｎ−２）＋３以下に抑えることができる（ｎ＞
２）。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】このように、本実施例では、入力バッファ
回路群２のうち選択した入力バッファ回路の出力信号を
テスト出力に出力するようにするとともに、出力バッフ
ァ回路群４のうち選択した出力バッファ回路の入力信号
をテスト入力より供給できる。また、テスト端子は入力
端子数と出力端子数で数の多い方の端子数をｎとする
と、ｌｎ（ｎ−２）＋５以下に抑えることができる（ｎ
＞２）。
回路群２のうち選択した入力バッファ回路の出力信号を
テスト出力に出力するようにするとともに、出力バッフ
ァ回路群４のうち選択した出力バッファ回路の入力信号
をテスト入力より供給できる。また、テスト端子は入力
端子数と出力端子数で数の多い方の端子数をｎとする
と、ｌｎ（ｎ−２）＋５以下に抑えることができる（ｎ
＞２）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】本第４の実施例では、例えば、図６ではマ
ルチプレクサ１１の制御入力Ｃ１，Ｃ２をシリアル入力
／パラレル出力シフトレジスタ２６のパラレル出力Ｑ
１，Ｑ２に接続するようにし、テストシリアル入力２４
の信号をテストクロック入力２５により必要ビットだけ
シフトすることにより、マルチプレクサ１１の制御入力
Ｃ１，Ｃ２の信号を決めるようにしたので、テスト端子
は入力端子数がｎのときでもテスト端子数は４以上にな
ることがない。
ルチプレクサ１１の制御入力Ｃ１，Ｃ２をシリアル入力
／パラレル出力シフトレジスタ２６のパラレル出力Ｑ
１，Ｑ２に接続するようにし、テストシリアル入力２４
の信号をテストクロック入力２５により必要ビットだけ
シフトすることにより、マルチプレクサ１１の制御入力
Ｃ１，Ｃ２の信号を決めるようにしたので、テスト端子
は入力端子数がｎのときでもテスト端子数は４以上にな
ることがない。
Claims (4)
- 【請求項１】 入力端子を入力信号とする入力バッファ
回路と、 少なくとも２個以上の前記入力バッファ回路の出力信号
を入力信号とする内部論理回路と、 少なくとも１個以上の前記入力バッファ回路の出力信号
をパラレルデータ入力信号とするマルチプレクサと、 前記内部論理回路の出力信号を入力信号とする出力バッ
ファ回路とを備え、 前記出力バッファ回路の出力信号を出力端子の信号と
し、 上記入力バッファ回路をテストすることを特徴とするテ
スト回路装置。 - 【請求項２】 入力端子を入力信号とする入力バッファ
回路と、 少なくとも２個以上の前記入力バッファ回路の出力信号
を入力信号とする内部論理回路と、 前記内部論理回路の出力信号を入力信号とする出力バッ
ファ回路と、 前記内部論理回路の出力と前記出力バッファ回路の入力
との間に接続されたセレクタ回路と、 少なくとも１個以上の前記セレクタ回路の一方の入力に
接続されたパラレル出力をもつデマルチプレクサとを備
え、 前記出力バッファ回路の出力信号を出力端子の信号と
し、 前記出力バッファ回路をテストすることを特徴とするテ
スト回路。 - 【請求項３】 入力端子を入力信号とする入力バッファ
回路と、 少なくとも２個以上の前記入力バッファ回路の出力信号
を入力信号とする内部論理回路と、 少なくとも１個以上の前記入力バッファ回路の出力信号
をパラレルデータ入力信号とするマルチプレクサと、 前記内部論理回路の出力信号を入力信号とする出力バッ
ファ回路と、 前記内部論理回路の出力と前記出力バッファ回路の入力
との間に接続されたセレクタ回路の一方の入力に接続さ
れ、パラレル出力を持つデマルチプレクサと、 前記マルチプレクサとデマルチプレクサのいずれか一方
を選択できるようにしたマルチプレクサ／デマルチプレ
クサとを備え、 前記出力バッファ回路の出力信号を出力端子の信号と
し、 前記入力バッファ回路、又は、出力バッファ回路をテス
トすることを特徴とするテスト回路装置。 - 【請求項４】 入力端子を入力信号とする入力バッファ
回路と、少なくとも２個以上の前記入力バッファ回路の
出力信号を入力信号とする内部論理回路と、前記内部論
理回路の出力信号を入力信号とする出力バッファ回路
と、前記出力バッファ回路の出力信号を信号とする出力
端子と、少なくとも１個以上の前記入力バッファ回路の
出力信号をパラレルデータ入力信号とするマルチプレク
サ又は前記内部論理回路の出力と前記出力バッファ回路
の入力との間に接続されたセレクタ回路の一方の入力に
接続されたパラレル出力を持つデマルチプレクサの少な
くとも一方を備えたテスト回路装置において、 マルチプレクサ又はデマルチプレクサのコントロール入
力信号をシリアル入力／パラレル出力のシフトレジスタ
の出力信号としたことを特徴とするテスト回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320912A JPH05126908A (ja) | 1991-11-07 | 1991-11-07 | テスト回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3320912A JPH05126908A (ja) | 1991-11-07 | 1991-11-07 | テスト回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05126908A true JPH05126908A (ja) | 1993-05-25 |
Family
ID=18126658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3320912A Pending JPH05126908A (ja) | 1991-11-07 | 1991-11-07 | テスト回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05126908A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2016059041A (ja) * | 2014-09-05 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置、ドライバｉｃ、表示装置、および電子機器 |
-
1991
- 1991-11-07 JP JP3320912A patent/JPH05126908A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006118995A (ja) * | 2004-10-21 | 2006-05-11 | Oki Electric Ind Co Ltd | 半導体集積回路 |
| JP2016059041A (ja) * | 2014-09-05 | 2016-04-21 | 株式会社半導体エネルギー研究所 | 半導体装置、ドライバｉｃ、表示装置、および電子機器 |
| JP2020154331A (ja) * | 2014-09-05 | 2020-09-24 | 株式会社半導体エネルギー研究所 | 発光装置 |
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