JPH06130135A - スキャンパステスト方式の半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 スキャンパステスト方式の半導体集積回路に
おいて、外部から入力されるテストパターン数を削減し
て、テストの工数を減らす。 【構成】 外部より入力されるテストパターンデータ
を、パラレル−シリアル変換器を通じてテスト回路にま
とめて入力し、出力データをシリアル−パラレル変換器
を通じて外部にまとめて出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スキャンパス方式のテ
スト回路を有する半導体集積回路に係り、特に、外部よ
り複数のテストデータ入力を必要とする半導体集積回路
に用いるのに好適な、外部から入力されるテストパター
ン数を削減することが可能なスキャンパステスト方式の
半導体集積回路に関するものである。

【０００２】

【従来の技術】従来から、半導体集積回路のテストを容
易化するために、スキャンパス方式と呼ばれる方式がよ
く用いられている。これは、回路の中の全てのフリップ
フロップを、テスト時に通常の回路接続から切り離し
て、１つの長大なシフトレジスタに切替えるもので、こ
の方法によれば、全てのフリップフロップが１つのシフ
トレジスタになっているため、そのシフトレジスタにシ
リアルなテストパターンを入力すれば、極めて短いパタ
ーンでテストを完了することができる。

【０００３】一般に、論理回路は、フリップフロップや
カウンタなどの順序回路と、ゲートなどの組合せ回路に
分けることができる。スキャンパステスト法では、回路
をこの２つに分けてテストする。

【０００４】ゲートを使用した組合せ回路は、入力が決
まれば出力が直ちに決まる。このときの出力は、ゲート
の組合せ方によって決まり、論理式で表わすことができ
る。従って、組合せ回路は、この論理式を使って簡単に
テストすることができる。

【０００５】一方、フリップフロップなどを使用した順
序回路は、フリップフロップ同士、あるいはフリップフ
ロップと組合せ回路が複雑に繋がっているため、出力の
状態を単純な論理式で表わすことができず、テストが非
常に困難である。

【０００６】そこで、スキャンパステスト法では、回路
中の全てのフリップフロップの入力部分にセレクタを追
加して、このセレクタを「通常モード」と「テストモー
ド」に切替えることによってテストを行う。通常は、こ
のセレクタを通常モードにしておき、テスト時にはテス
トモードに切替えて、全てのフリップフロップを１つの
シフトレジスタにする。このように、セレクタの切替え
によって、図１に示す如く、主回路１０を、組合せ回路
１２と、全てのフリップフロップ（図ではＦ１、Ｆ２・
・・Ｆs ）が接続されてなる１つのシフトレジスタに分
割することができる。

【０００７】ここで、端子Ｘ１〜Ｘn-1 は通常の入力端
子、Ｘn はテスト時にのみ使用されるテスト用入力端
子、Ｚ１〜Ｚm-1 は通常の出力端子、Ｚm はテスト時に
のみ使用されるテスト用出力端子、Ｔはテストモード時
に１とされるモード切替端子、１４はマルチプレクサ
（ＭＵＸ）である。

【０００８】主回路１０中の代表的双安定素子であるフ
リップフロップ（以下ＦＦと略す）Ｆ１〜Ｆs におい
て、通常動作時は、データＷ１−Ｗs が、組合せ回路１
２より与えられ、出力Ｙ１〜Ｙs が再び組合せ回路１２
に与えられる。

【０００９】一方、テストモードにおいては、主回路１
０中のＦＦが相互に接続されてスキャンパス回路が形成
され、シフトレジスタ構造となっているため、次のよう
にして回路をテストすることができる。

【００１０】具体的には、まず、組合せ回路１２をテス
トするために、モード切替端子Ｔの入力を「１」（テス
トモード）に設定し、テストパターンのＹi （i ＝１〜
s ）値を、テスト用入力端子Ｘn からシリアル形式で順
次入力して、組合せ回路１２にテストパターンを設定す
る。次いで、モード切替端子Ｔを「０」にして、テスト
用通常動作モードとし、回路が安定した後、出力Ｚ１〜
Ｚm をチェックする。

【００１１】次いで、クロック端子ＣＫにクロック信号
を与えた後、モード切替端子Ｔを再び「１」としてテス
トモードに戻し、テスト用出力端子Ｚm から、フリップ
フロップＦ１〜Ｆs の内容を、順次読み出す。

【００１２】同様の動作を繰り返すことによって、組合
せ回路１２の動作をテストできる。

【００１３】次に、フリップフロップＦ１〜Ｆs をテス
トするため、テスト用入力端子Ｘnからシリアルなテス
トパターンを順次入力し、テスト用出力端子Ｚm の出力
をチェックする。

【００１４】ここで、各フリップフロップは、図２に示
す如く、クロック信号ＣＫの立上りでテスト用入力端子
Ｘn から入力されたデータＸn を取り込み、出力Ｑに出
力を発生する。

【００１５】前記テスト用出力端子Ｚm から、入力した
データと同じ出力が得られれば、各フリップフロップＦ
１〜Ｆs の動作は正常と判断できる。

【００１６】

【発明が解決しようとする課題】このようなスキャンパ
ス方式によれば、全てのフリップフロップが１つのシフ
トレジスタになっているため、短いテストパターンでテ
ストを完了することができる。

【００１７】しかしながら、通常の回路には、非常に多
くのフリップフロップが存在し、これらフリップフロッ
プをテストするためには、長大なテストパターンを必要
とする。従って、それに対応する試験装置が高価になる
と共に、スキャン装置内にテストパターンを格納するの
に時間がかかるという問題点を有していた。

【００１８】本発明は、前記従来の問題点を解消するべ
く成されたもので、外部から入力するテストパターン数
を大幅に削減して、迅速にテストを行うことが可能なス
キャンパステスト方式の半導体集積回路を提供すること
を目的とする。

【００１９】

【課題を解決するための手段】本発明は、スキャンパス
方式のテスト回路を有する半導体集積回路において、外
部からテストパターンデータがパラレルに入力される、
複数のテストデータ入力端子と、該テストデータ入力端
子に入力されたテストパターンデータをシリアル形式に
変換するパラレル−シリアル変換器と、該パラレル−シ
リアル変換器を介してテストデータが入力される、スキ
ャンパス方式のテスト回路を形成可能な主回路と、該テ
スト回路からの出力データをパラレル形式に変換するシ
リアル−パラレル変換器と、該シリアル−パラレル変換
器の出力をパラレル形式で外部に出力するための、複数
のテストデータ出力端子とを備えることにより、前記目
的を達成したものである。

【００２０】

【作用】本発明においては、半導体集積回路内に、テス
トデータ入力端子にパラレル形式で入力されたテストパ
ターンデータを、主回路のテストに適したシリアル形式
に変換するパラレル−シリアル変換器と、テスト回路か
ら出力されるシリアル形式の出力データをパラレル形式
に変換するシリアル−パラレル変換器を内蔵したので、
テストパターンをパラレル形式でまとめて入力すること
ができ、テストパターン数を大幅に削減することができ
る。又、テスト結果が、パラレル形式でまとめて出力さ
れるので、テスト結果を迅速にチェックすることができ
る。

【００２１】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００２２】本実施例は、図３に示す如く、従来と同様
の、組合せ回路１２、フリップフロップＦ１、Ｆ２・・
・Ｆs 、マルチプレクサ１４を含み、モード切替端子Ｔ
に入力される信号によってテスト回路を形成可能な主回
路１０を備えた半導体集積回路において、更に、外部か
らテストパターンデータをパラレルに入力するための、
複数（図では４個）のテストデータ入力端子Ｔin１〜Ｔ
in４と、該テストデータ入力端子Ｔin１〜Ｔin４に入力
されたテストパターンデータ（例えば０１００）を、従
来と同様のシリアル形式のテスト信号Ｘn に変換して、
前記主回路１０に入力するパラレル−シリアル変換器２
０と、前記主回路１０のマルチプレクサ１４から出力さ
れるテスト結果出力信号Ｚn を、パラレル形式に変換す
るシリアル−パラレル変換器２２と、該シリアル−パラ
レル変換器２２の出力をパラレル形式で外部に出力する
ための、例えば４個のテストデータ出力端子Ｔout １〜
Ｔout ４とを備えたものである。

【００２３】前記パラレル−シリアル変換器２０は、例
えば図４に示す如く構成される。又、前記シリアル−パ
ラレル変換器２２は、例えば図５に示す如く構成され
る。

【００２４】以下、実施例の作用を説明する。

【００２５】フリップフロップのテストに際して、本実
施例では、テストデータ入力端子Ｔin１〜Ｔin４から、
パラレル形式でテストパターンを入力する。例えば、テ
ストデータ入力端子Ｔin１〜Ｔin４から入力されるテス
トパターンが０１００であったとすると、これら４ビッ
トのデータは、パラレルに外部より入力され、半導体集
積回路内のパラレル−シリアル変換器２０に入る。前記
テストパターンは、パラレル−シリアル変換器２０にお
いて、続く４クロックサイクルで順次シリアルに０、
１、０、０と出力され、従来のテスト用入力端子Ｘn に
入力されていたテスト用入力信号と同じシリアル形式と
なって、主回路部１０に入力される。

【００２６】主回路１０は、図１に示したものと同じで
あるので、従来例と同様にして、主回路１０内のフリッ
プフロップＦ１〜Ｆs をテストすることができる。

【００２７】従来と同様にシリアル形式で出力されるテ
スト結果出力信号Ｚm は、シリアル−パラレル変換器２
２に入力され、テストデータ入力時と逆に、シリアルデ
ータがパラレルデータに変換された後、テストデータ出
力端子Ｔout １〜Ｔout ４を通じて、外部に出力され
る。

【００２８】

【発明の効果】本発明によれば、半導体集積回路内部に
パラレル−シリアル変換器とシリアル−パラレル変換器
を内蔵したので、外部から入力するテストパターン数を
大幅に削減して、テスト時の工数を削減することができ
る。例えば、テストデータ入力端子及びテストデータ出
力端子の数がn である場合、従来は、n 個のパターンを
各１つのテスト用入力端子Ｘn 及びテスト用出力端子Ｚ
m から入出力する必要があったのに対し、本発明によれ
ば、n 個のパターンを同時にテストデータ入力端子及び
テストデータ出力端子からまとめて入出力可能となり、
従来はテスト用入力端子Ｘn 及びテスト用出力端子Ｚm
からいちいち入出力していたデータの数が、１／n とな
るため、少ないテスト端子数でも十分な効果が期待でき
る。又、テストすべきフリップフロップの数が多いとき
は、テストデータ入力端子及びテストデータ出力端子の
数毎にパターンを分けて入力することもできる。

【図面の簡単な説明】

【図１】従来のスキャンパステスト方式の半導体集積回
路の主回路の構成を示すブロック線図

【図２】前記従来例におけるクロック信号ＣＫと、テス
ト用入力信号Ｘn と、フリップフロップ出力Ｑのタイミ
ングの例を示すタイミングチャート

【図３】本発明に係る半導体集積回路の実施例の構成を
示すブロック線図

【図４】前記実施例で用いられているパラレル−シリア
ル変換器の構成例を示す回路図

【図５】同じくシリアル−パラレル変換器の構成例を示
す回路図

【符号の説明】

１０…主回路 １２…組合せ回路 Ｆ１・・・Ｆs …フリップフロップ（ＦＦ） Ｘ１〜Ｘn-1 …入力端子 Ｚ１〜Ｚm-1 …出力端子 Ｔ…モード切替端子 １４…マルチプレクサ（ＭＵＸ） Ｔin１〜Ｔin４…テストデータ入力端子 ２０…パラレル−シリアル変換器 Ｘn …テスト用入力信号 Ｚm …テスト結果出力信号 ２２…シリアル−パラレル変換器 Ｔout １〜Ｔout ４…テストデータ出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】スキャンパス方式のテスト回路を有する半
   導体集積回路において、 外部からテストパターンデータがパラレルに入力され
   る、複数のテストデータ入力端子と、 該テストデータ入力端子に入力されたテストパターンデ
   ータをシリアル形式に変換するパラレル−シリアル変換
   器と、 該パラレル−シリアル変換器を介してテストデータが入
   力される、スキャンパス方式のテスト回路を形成可能な
   主回路と、 該テスト回路からの出力データをパラレル形式に変換す
   るシリアル−パラレル変換器と、 該シリアル−パラレル変換器の出力をパラレル形式で外
   部に出力するための、複数のテストデータ出力端子と、 を備えたことを特徴とするスキャンパステスト方式の半
   導体集積回路。