JPH026772A

JPH026772A - 集積回路

Info

Publication number: JPH026772A
Application number: JP63156250A
Authority: JP
Inventors: Yasunori Ouchi; 大内　康憲
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-24
Filing date: 1988-06-24
Publication date: 1990-01-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は集積回路に関し、特にデータの入力及び出力に
使用される複数の入力端子及び出力端子を有する論理回
路を含んで構成される集積回路に関する。

従来技術従来この種の集積回路は、その集積度の向上とともに外
部端子の数が増加し、数百ピンのデバイスも出現してき
た。このような多ピンのデ゛バイスを試験するためのテ
スタは入手が困難であり、仮に入手できたとしても非常
に高価な装置となってしまっていた。

そこで、この種の多ピンのデバイスを試験する方法とし
てピンの種類ごとに分割テストする方法があったが、分
割そのものが繁雑であるという欠点があった。

また、分割テス１−のたびに試験用治具やプログラムを
入れかえる等の処置が必要となり、試験時間も多くかか
るという欠点もあった。

発明の目的本発明の目的は、試験が容易にでき、試験時間も少なく
て済む集積回路を提供することである。

発明の構成本発明の集積回路は、データの入力及び出力に使用され
る複数の入力端子及び出力端子を有する論理回路を含ん
で構成される集積回路であって、各入力端子に対応して
設けられ、該入力端子に入力すべきデータを記憶する記
憶素子と、各出力端子に対応して設けられ、該出力端子
から出力されたデータを記憶する記憶素子とを有し、こ
れら記憶素子によりシフトレジスタを構成してなること
を特徴とする。

実施例以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による集積回路の一実施例の構成を示す
系統図である。図において本発明の一実施例による集積
回路は、シフｌ−レジスタ５と、バッファ２１及び３１
〜３３と、３−ステートバッファ２２〜２４と、論理回
路部１とを含んで構成されている。なお、４１〜４３及
び６１〜６６は外部端子、７１はインバータ、７２はア
ンド回路である。

論理回路部１からの出力信号１１は、バッファ２１を介
して外部端子（Ｔｌ）４１に出力されている。外部端子
（Ｔ２）４２からの入力信号はバッファ３２を介して論
理回路部１に入力信号１２として入力されている。

また、論理回路部１からの出力信−リ１３は３ステー１
〜バツフア２３を介して外部端子（Ｔ３）４３に出力さ
れ、外部端子４３からの入力信号はバッファ３３を介し
て論理回路部１に人力信号１４として入力されている。

論理回路部１の出力信号１５は３−ステーｌ−バッファ
２３のコントロール信号である。この出力１８号１５か
論理値「１」のとき出力信号１３はイネーブル状態にな
り、論理値ＥＯ］のとさ３−ステー１〜バツフγ２３の
出力はハイインピーダンス状態となる。ずなわち、出力
信号１５が論理値「１」のとき外部端子４３は出力状態
となり、論理値「０」のとき外部端子４３は入力状態と
なる。

シフトレジスタ５は、フリップフロップ（Ｆ／Ｆ）５１
〜５３がシリアルに接続されて構成されており、各フリ
ップフロップは外部端子４１〜４３に対応して設けられ
ている。このシフトレジスタ５は外部端子（ＳＦＴ）６
２に与えられるシフトコントロール信号の論理値がｒｌ
Ｊのとき外部端子（ＣＬＫ）６１に与えられるクロック
パルスに応じて外部端子６２に与えられる信号を５１→
５２→５３と順次シフトするものであり、外部端子（Ｓ
ＯＴ）６４にシフトデータを送出するものである。

反対に外部端子６２に与えられるシフトコントロール信
号の論理値がｒＱＪのとき、外部端子６１に与えられる
タロツクパルスに応じて外部端子４１の信号がバッファ
３１を介してフリップフロップ５１にセットされる。同
様に外部端子４２及び４３の信号が夫々バッファ３２及
び３３を介してフリップフロップ５２及び５３にセット
される。

また、フリップフロップ５２の出力は３−ステートバッ
ファ２２を介して外部端子４２と接続されており、フリ
ップフロップ５３の出力は３−ステートバッファ２４を
介して外部端子４３と接続されている。

３−ステートバッファ２２には外部端子（］゛ＥＳＴ）
６５からコントロール信号が与えられる。

この外＃端子６５からのコントロール信号はインバータ
７１による出力信号１５の反対極性の信号とアンド回路
７２によって論理和がとられる。そして、アンド回１？
４ｔ７２の出力はコントロール信号として３−ステート
バッファ２４に与えられる。

かかる構成からなる集積回路は、外部端子６５の論理値
が「１」のときに試験時の動作となり、論理値が「０」
のときに通常時の動作となるものである。

試験時の動作の場合、外部端子６５の論理値を「１」と
する。そして、外部端子６２の論理値を「１」として、
シフト動作により必要な入力データを外部端子（ＳＩＮ
）６３から入力し、論理回路部１の各入力信号及び各出
力信号に対応する位置のフリップフロップに保持させる
。

次に、外部端子６２を論理値「０」とすると、論理回路
部１の出力信号１１はバッファ２１及びバッファ３１を
介してフリップフロップ５１に保持される。また、フリ
ップフロップ５２の出力はバッファ２２及びバッファ３
２を介して論理回路部１に入力信号１２として与えられ
るとともにフリップフロップ５２に入力されて保持され
る。

一方、外部端子４３が出力状態の場合には論理回路部１
の出力信号１３はバッファ２３及びバッファ３３を介し
てフリップフロップ５３に入力されて保持される。また
、外部端子４３か入力状態の場合には、フリップフロッ
プ５３の出力はバッファ２４及びバッファ３３を介して
論理回路部１に入力信号１４として与えられるとともに
、フリップフロップ５３に入力されて保持される。

最後に再び外部端子６２を論理値「１」にするとフリッ
プフロップ５３．５２及び５１の内容が順次シフトデー
タとして外部端子６４から送出される。このシフ１〜デ
ータを解析することにより、集積回路の試験を行うこと
ができるのである。

つまり、本発明においては、試験に必要な入力データを
シフト動作によって各入力信号及び各出力信号に対応す
る位置のフリップフロップに保持させた後、その入力デ
ータを論理回路部に入力するとともに論理回路部からの
出力をフリップフロップの保持させる。そして、そのフ
リップフロップに保持されているデータをシフト動作に
よって順に読出すことによって集積回路の試験を行って
いるのである。

したがって、本発明によれは外部端子４１，４２及び４
３に信号を与えることなく、シフトレジスタのシフト入
力及びシフト出力で集積回路の試験を行うことかできる
のである。

また、各フリップフロップの出力は各外部端子４］、、
４２又は４３からも送出されるため、各バッファ２１〜
２４及び３１〜３３の動作を確認することもできるので
ある。

発明の詳細な説明したように本発明は、外部端子の数に関係なくシ
フトレジスタと、このシフ１〜レジスタの制御端子を設
けることにより、集積回路の試験が容易にできるため、
高価なテスタ等は不要となるとともに試験に要する時間
も短くなるという効果かある。

また、本発明によれば、バッファの動作も確認でき、信
頼度の高い試験を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例による集積回路の構成を示す系
統図である。主要部分の符号の説明１・・・・・・論理回路部５・・・・・・シフトレジスタ

Claims

【特許請求の範囲】

（１）データの入力及び出力に使用される複数の入力端
子及び出力端子を有する論理回路を含んで構成される集
積回路であって、各入力端子に対応して設けられ、該入
力端子に入力すべきデータを記憶する記憶素子と、各出
力端子に対応して設けられ、該出力端子から出力された
データを記憶する記憶素子とを有し、これら記憶素子に
よりシフトレジスタを構成してなることを特徴とする集
積回路。