JPH06131209A - 擬似エラー発生方式 - Google Patents
擬似エラー発生方式Info
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- JPH06131209A JPH06131209A JP4281343A JP28134392A JPH06131209A JP H06131209 A JPH06131209 A JP H06131209A JP 4281343 A JP4281343 A JP 4281343A JP 28134392 A JP28134392 A JP 28134392A JP H06131209 A JPH06131209 A JP H06131209A
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Abstract
(57)【要約】
【目的】 ファームウエアのデバッグにおいて、プログ
ラムの制御に非同期に擬似エラーを発生させる事が出来
ると共に、プログラムそのものは変更せずに擬似エラー
を起こせる擬似エラー発生回路を得る。 【構成】 制御装置１内で発生するエラーを検出するエ
ラー検出回路３と、このエラー検出回路からの信号を受
けてエラー処理を行なうマイクロプロセッサ２と、この
マイクロプロセッサ２から設定可能な擬似エラー生成回
路５とを有し、エラー検出回路３の信号と擬似エラー生
成回路５からのエラー信号の論理和をマイクロプロセッ
サ２へ通知する制御装置において、マイクロプロセッサ
２から設定可能なダウンカウンタ７を設け、擬似エラー
生成回路からのエラー信号は、このダウンカウンタがゼ
ロになると出力するようにした。 【効果】 ダウンカウンタにセットする値によって、任
意なタイミングで擬似エラーを発生させることができ
る。
ラムの制御に非同期に擬似エラーを発生させる事が出来
ると共に、プログラムそのものは変更せずに擬似エラー
を起こせる擬似エラー発生回路を得る。 【構成】 制御装置１内で発生するエラーを検出するエ
ラー検出回路３と、このエラー検出回路からの信号を受
けてエラー処理を行なうマイクロプロセッサ２と、この
マイクロプロセッサ２から設定可能な擬似エラー生成回
路５とを有し、エラー検出回路３の信号と擬似エラー生
成回路５からのエラー信号の論理和をマイクロプロセッ
サ２へ通知する制御装置において、マイクロプロセッサ
２から設定可能なダウンカウンタ７を設け、擬似エラー
生成回路からのエラー信号は、このダウンカウンタがゼ
ロになると出力するようにした。 【効果】 ダウンカウンタにセットする値によって、任
意なタイミングで擬似エラーを発生させることができ
る。
Description
【０００１】
【産業上の利用分野】この発明は、擬似エラー発生に関
し、例えば制御装置のファームウエアのデバッグを支援
する擬似エラー発生方式に関するものである。
し、例えば制御装置のファームウエアのデバッグを支援
する擬似エラー発生方式に関するものである。
【０００２】
【従来の技術】今日、安価で高性能なマイクロプロセッ
サが増えている事に伴い、それを使用した制御装置等の
ファームウエア量も増大してきている。この種のファー
ムウエアの検証にはＩＣＥ等が用いられプログラムの正
当性を確認している。ファームウエアはハードウエアを
直接制御するためにその検証はむずかしく、特にエラー
処理を検証させるためには、正常なハードウエアにエラ
ーを発生させる必要がある。ファームウエア量の増大に
伴いエラー処理の量も増大しているため、検証を早期に
完了させるためにはハードウエアのエラーを任意にしか
も簡単に発生させることが重要になっている。そのた
め、ハードウエアは正常でも擬似的にエラーを発生させ
る手段が考えられている。従来、この種の擬似エラー発
生回路として、例えば、特開昭６０−２５４２４９号公
報に記載されている”擬似故障発生方式”がある。該公
報に開示されている発明は、データ処理装置内にエラー
登録機構を設け、複数のエラーインディケータプリップ
フロップ（以下ＥＩＦＰ）からの入力を該エラー登録機
構の１ビットで論理和をとり、エラー登録機構内のエラ
ー内容を表示するビットをオンにする擬似故障内容登録
回路を設ける事により、擬似エラーを発生させるもので
あり、また、擬似故障挿入命令なるものを設け、該命令
実行後に擬似故障発生タイミングを命令数およびそのサ
イクル数で指定できるものである。
サが増えている事に伴い、それを使用した制御装置等の
ファームウエア量も増大してきている。この種のファー
ムウエアの検証にはＩＣＥ等が用いられプログラムの正
当性を確認している。ファームウエアはハードウエアを
直接制御するためにその検証はむずかしく、特にエラー
処理を検証させるためには、正常なハードウエアにエラ
ーを発生させる必要がある。ファームウエア量の増大に
伴いエラー処理の量も増大しているため、検証を早期に
完了させるためにはハードウエアのエラーを任意にしか
も簡単に発生させることが重要になっている。そのた
め、ハードウエアは正常でも擬似的にエラーを発生させ
る手段が考えられている。従来、この種の擬似エラー発
生回路として、例えば、特開昭６０−２５４２４９号公
報に記載されている”擬似故障発生方式”がある。該公
報に開示されている発明は、データ処理装置内にエラー
登録機構を設け、複数のエラーインディケータプリップ
フロップ（以下ＥＩＦＰ）からの入力を該エラー登録機
構の１ビットで論理和をとり、エラー登録機構内のエラ
ー内容を表示するビットをオンにする擬似故障内容登録
回路を設ける事により、擬似エラーを発生させるもので
あり、また、擬似故障挿入命令なるものを設け、該命令
実行後に擬似故障発生タイミングを命令数およびそのサ
イクル数で指定できるものである。
【０００３】
【発明が解決しようとする課題】従来の擬似故障発生方
式は以上のように構成されているので、擬似故障発生の
タイミングがプログラムの制御に依存してしまい、本来
ハードウエアとして非同期に発生する障害を処理するプ
ログラムをデバッグするためには、不十分であり、ま
た、プログラムそのものに変更を加えなければならない
等の問題点があった。
式は以上のように構成されているので、擬似故障発生の
タイミングがプログラムの制御に依存してしまい、本来
ハードウエアとして非同期に発生する障害を処理するプ
ログラムをデバッグするためには、不十分であり、ま
た、プログラムそのものに変更を加えなければならない
等の問題点があった。
【０００４】この発明は上記のような問題点を解消する
ためになされたものであり、プログラムの制御に非同期
に擬似エラーを発生させる事が出来ると共に、プログラ
ムそのものは変更せずに擬似エラーを起こす擬似エラー
発生方式を得ることを目的としたものである。
ためになされたものであり、プログラムの制御に非同期
に擬似エラーを発生させる事が出来ると共に、プログラ
ムそのものは変更せずに擬似エラーを起こす擬似エラー
発生方式を得ることを目的としたものである。
【０００５】
【課題を解決するための手段】第１の発明に係る擬似エ
ラー発生方式は、例えば制御装置内で発生するエラーを
検出するエラー検出回路と、該エラー検出回路からの信
号を受けて所定のエラー処理を行なうマイクロプロセッ
サと該マイクロプロセッサから設定可能な擬似エラー生
成回路とを有し、またマイクロプロセッサから設定可能
なカウンタを有し、該擬似エラー生成回路からのエラー
信号は、該カウンタが所定の値になることにより出力さ
れ該エラー検出回路の信号と該擬似エラー生成回路から
のエラー信号の論理和を該マイクロプロセッサへ通知
し、エラー処理を行なうものであり、以下の要素を有す
るものである。 ａ） エラーの発生を認識し、エラー処理を行なうマイ
クロプロセッサ、 ｂ） エラーを発生させるタイミングを任意に設定でき
るエラー発生タイミング生成手段、 ｃ） 上記エラー発生タイミング生成手段によって設定
されたタイミングに擬似エラーを発生させる擬似エラー
生成手段。
ラー発生方式は、例えば制御装置内で発生するエラーを
検出するエラー検出回路と、該エラー検出回路からの信
号を受けて所定のエラー処理を行なうマイクロプロセッ
サと該マイクロプロセッサから設定可能な擬似エラー生
成回路とを有し、またマイクロプロセッサから設定可能
なカウンタを有し、該擬似エラー生成回路からのエラー
信号は、該カウンタが所定の値になることにより出力さ
れ該エラー検出回路の信号と該擬似エラー生成回路から
のエラー信号の論理和を該マイクロプロセッサへ通知
し、エラー処理を行なうものであり、以下の要素を有す
るものである。 ａ） エラーの発生を認識し、エラー処理を行なうマイ
クロプロセッサ、 ｂ） エラーを発生させるタイミングを任意に設定でき
るエラー発生タイミング生成手段、 ｃ） 上記エラー発生タイミング生成手段によって設定
されたタイミングに擬似エラーを発生させる擬似エラー
生成手段。
【０００６】また第２の発明における擬似エラー発生方
式は、マイクロプロセッサから任意の値を設定できるカ
ウンタと発振手段を有し、例えば、カウンタに値がセッ
トされると、発振手段に同期してカウンタの値を変更
し、ある値になった時点で、エラー処理を行なうように
擬似エラーを擬似エラー生成手段により発生させマイク
ロプロセッサがエラーを認識し制御する方式である。
式は、マイクロプロセッサから任意の値を設定できるカ
ウンタと発振手段を有し、例えば、カウンタに値がセッ
トされると、発振手段に同期してカウンタの値を変更
し、ある値になった時点で、エラー処理を行なうように
擬似エラーを擬似エラー生成手段により発生させマイク
ロプロセッサがエラーを認識し制御する方式である。
【０００７】第３の発明に係る擬似エラー発生方式は、
外部へメモリ要求するメモリアクセス制御回路を有し、
カウンタのカウントはメモリアクセス制御装置の外部へ
のメモリ要求信号を用いて行なうことを特徴とする。
外部へメモリ要求するメモリアクセス制御回路を有し、
カウンタのカウントはメモリアクセス制御装置の外部へ
のメモリ要求信号を用いて行なうことを特徴とする。
【０００８】第４の発明に係る擬似エラー発生方式は、
擬似エラー生成手段からのエラー信号はパルスで出力す
ることを特徴とする。
擬似エラー生成手段からのエラー信号はパルスで出力す
ることを特徴とする。
【０００９】第５の発明に係る擬似エラー発生方式は擬
似エラー生成手段からのエラー信号はレベルで出力する
ことを特徴とする。
似エラー生成手段からのエラー信号はレベルで出力する
ことを特徴とする。
【００１０】
【作用】この発明の擬似エラー発生方式は、エラー発生
タイミング生成手段から生成されるエラー発生のタイミ
ングを任意に設定できるので、非同期に障害を発生させ
ることができ、またプログラムに変更を加える必要がな
い為、より有効なエラー検証ができる。
タイミング生成手段から生成されるエラー発生のタイミ
ングを任意に設定できるので、非同期に障害を発生させ
ることができ、またプログラムに変更を加える必要がな
い為、より有効なエラー検証ができる。
【００１１】
実施例１．以下、この発明の一実施例を図について説明
する。図１において、１は制御装置、２は制御装置１に
搭載され全体を制御するマイクロプロセッサ、３は制御
装置１内で発生するエラーを検知するエラー検出回路、
４はエラー検出回路から出力されるエラー検出信号、５
はマイクロプロセッサ２から任意に設定可能な擬似エラ
ー生成回路、６は擬似エラー生成回路から出力される擬
似エラー信号、７はマイクロプロセッサ２から任意な値
を設定可能なダウンカウンタ、８はダウンカウンタ７が
所定の値に達すると出力する擬似エラーエネーブル信
号、９は擬似エラー信号６と擬似エラーエネーブル信号
の論理積で出力される擬似エラー発生信号、１０はエラ
ー検出信号４と擬似エラー発生信号９との論理和で出力
されエラー発生をマイクロプロセッサ２へ通知するエラ
ー発生信号、１１はダウンカウンタ７へのフリーランク
ロックを生成する発振器である。また、１００は、擬似
エラー生成手段、１０１は、エラー発生タイミング生成
手段である。
する。図１において、１は制御装置、２は制御装置１に
搭載され全体を制御するマイクロプロセッサ、３は制御
装置１内で発生するエラーを検知するエラー検出回路、
４はエラー検出回路から出力されるエラー検出信号、５
はマイクロプロセッサ２から任意に設定可能な擬似エラ
ー生成回路、６は擬似エラー生成回路から出力される擬
似エラー信号、７はマイクロプロセッサ２から任意な値
を設定可能なダウンカウンタ、８はダウンカウンタ７が
所定の値に達すると出力する擬似エラーエネーブル信
号、９は擬似エラー信号６と擬似エラーエネーブル信号
の論理積で出力される擬似エラー発生信号、１０はエラ
ー検出信号４と擬似エラー発生信号９との論理和で出力
されエラー発生をマイクロプロセッサ２へ通知するエラ
ー発生信号、１１はダウンカウンタ７へのフリーランク
ロックを生成する発振器である。また、１００は、擬似
エラー生成手段、１０１は、エラー発生タイミング生成
手段である。
【００１２】次に擬似的にエラーを発生させる動作につ
いて説明する。まず、ＩＣＥ等を用いてマイクロプロセ
ッサ１から所望のエラーを擬似エラー生成回路５へセッ
トする。次にダウンカウンタ７へある値をセットする。
設定する値は、設定後からエラー発生までの所望時間を
発振器１１の周期時間で除算した値をセットする。その
後は、ＩＣＥからの操作は止めて制御装置１本来の動作
をさせる。ダウンカウンタ７へある値がセットされる
と、発振器１１からのクロックに同期してその値が減算
されていく。そして、その値がゼロになった時に擬似エ
ラーエネーブル信号８が出力される。すると、今までデ
ィセーブルされていた擬似エラー信号６がエネーブルさ
れ、この論理積である擬似エラー発生信号９が出力され
る。そして、これがエラー発生信号１０としてマイクロ
プロセッサ２へ伝わる。マイクロプロセッサ２として
は、これがエラー発生と認識し、エラー処理を行なう。
以上のように実施例１の擬似エラー発生方式によればフ
リーランクロックで擬似エラー発生のタイミングを設定
できるので、所望の時間後にエラーを発生させる事がで
き、ファームウエアの検証において様々なエラータイミ
ングを発生させることができる。
いて説明する。まず、ＩＣＥ等を用いてマイクロプロセ
ッサ１から所望のエラーを擬似エラー生成回路５へセッ
トする。次にダウンカウンタ７へある値をセットする。
設定する値は、設定後からエラー発生までの所望時間を
発振器１１の周期時間で除算した値をセットする。その
後は、ＩＣＥからの操作は止めて制御装置１本来の動作
をさせる。ダウンカウンタ７へある値がセットされる
と、発振器１１からのクロックに同期してその値が減算
されていく。そして、その値がゼロになった時に擬似エ
ラーエネーブル信号８が出力される。すると、今までデ
ィセーブルされていた擬似エラー信号６がエネーブルさ
れ、この論理積である擬似エラー発生信号９が出力され
る。そして、これがエラー発生信号１０としてマイクロ
プロセッサ２へ伝わる。マイクロプロセッサ２として
は、これがエラー発生と認識し、エラー処理を行なう。
以上のように実施例１の擬似エラー発生方式によればフ
リーランクロックで擬似エラー発生のタイミングを設定
できるので、所望の時間後にエラーを発生させる事がで
き、ファームウエアの検証において様々なエラータイミ
ングを発生させることができる。
【００１３】実施例２．次に請求項３に係る発明の実施
例について説明する。図２において、１は制御装置、２
は制御装置１に搭載され全体を制御するマイクロプロセ
ッサ、３は制御装置１内で発生するエラーを検知するエ
ラー検出回路、４はエラー検出回路から出力されるエラ
ー検出信号、５はマイクロプロセッサ２から任意に設定
可能な擬似エラー生成回路、６は擬似エラー生成回路か
ら出力される擬似エラー信号、７はマイクロプロセッサ
２から任意な値を設定可能なダウンカウンタ、８はダウ
ンカウンタ７が所定の値に達すると出力する擬似エラー
エネーブル信号、９は擬似エラー信号６と擬似エラーエ
ネーブル信号の論理積で出力される擬似エラー発生信
号、１０はエラー検出信号４と擬似エラー発生信号９と
の論理和で出力されエラー発生をマイクロプロセッサ２
へ通知するエラー発生信号、１２は制御装置１が接続し
ているメモリバス、１３はメモリバス１２へのアクセス
を制御するメモリアクセス制御回路、１４はメモリアク
セス制御回路１３からメモリバス１２へのメモリ要求信
号、１５はこのメモリ要求信号と同一のタイミングで出
力するアクセスクロック信号である。
例について説明する。図２において、１は制御装置、２
は制御装置１に搭載され全体を制御するマイクロプロセ
ッサ、３は制御装置１内で発生するエラーを検知するエ
ラー検出回路、４はエラー検出回路から出力されるエラ
ー検出信号、５はマイクロプロセッサ２から任意に設定
可能な擬似エラー生成回路、６は擬似エラー生成回路か
ら出力される擬似エラー信号、７はマイクロプロセッサ
２から任意な値を設定可能なダウンカウンタ、８はダウ
ンカウンタ７が所定の値に達すると出力する擬似エラー
エネーブル信号、９は擬似エラー信号６と擬似エラーエ
ネーブル信号の論理積で出力される擬似エラー発生信
号、１０はエラー検出信号４と擬似エラー発生信号９と
の論理和で出力されエラー発生をマイクロプロセッサ２
へ通知するエラー発生信号、１２は制御装置１が接続し
ているメモリバス、１３はメモリバス１２へのアクセス
を制御するメモリアクセス制御回路、１４はメモリアク
セス制御回路１３からメモリバス１２へのメモリ要求信
号、１５はこのメモリ要求信号と同一のタイミングで出
力するアクセスクロック信号である。
【００１４】次に擬似的にエラーを発生させる動作につ
いて説明する。まず、ＩＣＥ等を用いてマイクロプロセ
ッサ１から所望のエラーを擬似エラー生成回路５へセッ
トする。次にダウンカウンタ７へある値をセットする。
設定する値は、設定後からエラー発生までの所望のメモ
リアクセス回数をセットする。その後は、ＩＣＥからの
操作は止めて制御装置１本来の動作をさせる。制御装置
１がメモリバス１２へメモリアクセス制御回路１３から
メモリ要求信号１４を送出する度にアクセスクロック信
号１５が発生する。このアクセスクロック信号１５に同
期してダウンカウンタ７にセットした値が減算されてい
く。そして、その値がゼロになった時に擬似エラーエネ
ーブル信号８が出力される。すると、今までディセーブ
ルされていた擬似エラー信号６がエネーブルされ、この
論理積である擬似エラー発生信号９が出力される。そし
て、これがエラー発生信号１０としてマイクロプロセッ
サ２へ伝わる。マイクロプロセッサ２としては、これが
エラー発生と認識し、エラー処理を行なう。以上実施例
２によれば、カウンタのカウントをメモリ要求信号を用
いて行なうため、制御装置のハードウエア量が少なくて
すむ。また、メモリ要求信号で擬似エラー発生のタイミ
ングを設定できるので、所望のメモリアクセス後にエラ
ーを発生させる事ができ、ファームウエアの検証におい
て様々なメモリアクセス時のエラーを発生させることが
できる。
いて説明する。まず、ＩＣＥ等を用いてマイクロプロセ
ッサ１から所望のエラーを擬似エラー生成回路５へセッ
トする。次にダウンカウンタ７へある値をセットする。
設定する値は、設定後からエラー発生までの所望のメモ
リアクセス回数をセットする。その後は、ＩＣＥからの
操作は止めて制御装置１本来の動作をさせる。制御装置
１がメモリバス１２へメモリアクセス制御回路１３から
メモリ要求信号１４を送出する度にアクセスクロック信
号１５が発生する。このアクセスクロック信号１５に同
期してダウンカウンタ７にセットした値が減算されてい
く。そして、その値がゼロになった時に擬似エラーエネ
ーブル信号８が出力される。すると、今までディセーブ
ルされていた擬似エラー信号６がエネーブルされ、この
論理積である擬似エラー発生信号９が出力される。そし
て、これがエラー発生信号１０としてマイクロプロセッ
サ２へ伝わる。マイクロプロセッサ２としては、これが
エラー発生と認識し、エラー処理を行なう。以上実施例
２によれば、カウンタのカウントをメモリ要求信号を用
いて行なうため、制御装置のハードウエア量が少なくて
すむ。また、メモリ要求信号で擬似エラー発生のタイミ
ングを設定できるので、所望のメモリアクセス後にエラ
ーを発生させる事ができ、ファームウエアの検証におい
て様々なメモリアクセス時のエラーを発生させることが
できる。
【００１５】実施例３．図３はダウンカウンタ７からの
擬似エラー発生信号８をパルス出力するようにした時
の、擬似エラー発生を表したタイミングチャートであ
る。図において、擬似エラー発生信号がパルス上に出力
されるので、マイクロプロセッサ２にはエラーが瞬時的
に発生したように認識される。その後は、再度ダウンカ
ウンタ７へ値をセットしない限り、擬似エラーは発生し
ない。このように、実施例３によれば、擬似エラー生成
手段からのエラー信号をパルスで出力するため、瞬時的
に起こるエラーのデバッグに有効である。
擬似エラー発生信号８をパルス出力するようにした時
の、擬似エラー発生を表したタイミングチャートであ
る。図において、擬似エラー発生信号がパルス上に出力
されるので、マイクロプロセッサ２にはエラーが瞬時的
に発生したように認識される。その後は、再度ダウンカ
ウンタ７へ値をセットしない限り、擬似エラーは発生し
ない。このように、実施例３によれば、擬似エラー生成
手段からのエラー信号をパルスで出力するため、瞬時的
に起こるエラーのデバッグに有効である。
【００１６】実施例４．図４はダウンカウンタ７からの
擬似エラー発生信号８をレベル出力するようにした時
の、擬似エラー発生を表したタイミングチャートであ
る。図において、擬似エラー発生信号がレベル上に出力
されるので、マイクロプロセッサ２にはエラーが発生し
続けているように認識される。そのため、エラー処理実
行後もマイクロプロセッサにはエラーが発生しているよ
うに認識される。擬似エラーの状態は、擬似エラー生成
回路５の設定を解除するまで継続する。このように実施
例４によれば、擬似エラー生成手段からの擬似エラー発
生信号をレベルで出力できるので、エラー発生を連続的
に起こすことができ、固定故障のエラー処理検証を容易
に行なうことができる。
擬似エラー発生信号８をレベル出力するようにした時
の、擬似エラー発生を表したタイミングチャートであ
る。図において、擬似エラー発生信号がレベル上に出力
されるので、マイクロプロセッサ２にはエラーが発生し
続けているように認識される。そのため、エラー処理実
行後もマイクロプロセッサにはエラーが発生しているよ
うに認識される。擬似エラーの状態は、擬似エラー生成
回路５の設定を解除するまで継続する。このように実施
例４によれば、擬似エラー生成手段からの擬似エラー発
生信号をレベルで出力できるので、エラー発生を連続的
に起こすことができ、固定故障のエラー処理検証を容易
に行なうことができる。
【００１７】実施例５．図５において１は、制御装置で
あり、この制御装置は、７ａのカウンタＡ、７ｂのカウ
ンタＢ、７ｃのカウンタＣの３つのカウンタと、これら
カウンタを制御する論理和回路を有している。その他の
部分は、実施例１に示した制御装置と同じものである。
実施例１同様所望のエラーを擬似エラー生成回路へセッ
トする。次にダウンカウンタＡ〜Ｃへ設定後からエラー
発生までの所望時間を発振器の周期時間で除算した値を
それぞれ発生させたいタイミングに応じてセットする。
以後、制御装置を動作させ、カウンタから出力される擬
似エラーエネーブル信号を論理和回路を通して出力す
る。この様な設計にすれば、複合的に発生するエラーに
対する検証に対して有効である。図６はこの時発生する
擬似エラーを表したタイミングチャートの一例である。
この場合、擬似エラー発生信号はパルスで出力するもの
とする。図６のようにカウンタＡにより生成されたエラ
ータイミングをｔ１、カウンタＢによるタイミングをｔ
２、カウンタＣによるタイミングをｔ３とすると、それ
ぞれのタイミングで、擬似エラーエネーブル信号、擬似
エラー発生信号が、出力され、それに応じてマイクロプ
ロセッサのエラー処理が、行なわれる。この様な設計に
すれば、複合的に発生するエラーに対する検証に対して
有効である。また、カウンタはこの例に限らず、任意の
数設置してもよいし、出力する信号は、論理和回路に限
らず排他的論理和など場合に応じて設計すればよい。
あり、この制御装置は、７ａのカウンタＡ、７ｂのカウ
ンタＢ、７ｃのカウンタＣの３つのカウンタと、これら
カウンタを制御する論理和回路を有している。その他の
部分は、実施例１に示した制御装置と同じものである。
実施例１同様所望のエラーを擬似エラー生成回路へセッ
トする。次にダウンカウンタＡ〜Ｃへ設定後からエラー
発生までの所望時間を発振器の周期時間で除算した値を
それぞれ発生させたいタイミングに応じてセットする。
以後、制御装置を動作させ、カウンタから出力される擬
似エラーエネーブル信号を論理和回路を通して出力す
る。この様な設計にすれば、複合的に発生するエラーに
対する検証に対して有効である。図６はこの時発生する
擬似エラーを表したタイミングチャートの一例である。
この場合、擬似エラー発生信号はパルスで出力するもの
とする。図６のようにカウンタＡにより生成されたエラ
ータイミングをｔ１、カウンタＢによるタイミングをｔ
２、カウンタＣによるタイミングをｔ３とすると、それ
ぞれのタイミングで、擬似エラーエネーブル信号、擬似
エラー発生信号が、出力され、それに応じてマイクロプ
ロセッサのエラー処理が、行なわれる。この様な設計に
すれば、複合的に発生するエラーに対する検証に対して
有効である。また、カウンタはこの例に限らず、任意の
数設置してもよいし、出力する信号は、論理和回路に限
らず排他的論理和など場合に応じて設計すればよい。
【００１８】実施例６．図７は、この発明の一実施例を
表わす図である。この実施例の制御装置では、エラー発
生タイミング生成手段に、実施例１に示した発振器と実
施例２に示した、メモリアクセス制御回路のいずれかを
選べる方法をとっている。この例によれば、メモリ要求
信号と同期するエラーを生成する場合は、メモリアクセ
ス制御回路を用い、その他の場合は、発振器を用いるな
ど使い分けによって、より広いエラー発生のタイミング
を生成することができる。
表わす図である。この実施例の制御装置では、エラー発
生タイミング生成手段に、実施例１に示した発振器と実
施例２に示した、メモリアクセス制御回路のいずれかを
選べる方法をとっている。この例によれば、メモリ要求
信号と同期するエラーを生成する場合は、メモリアクセ
ス制御回路を用い、その他の場合は、発振器を用いるな
ど使い分けによって、より広いエラー発生のタイミング
を生成することができる。
【００１９】実施例７．図８は、この発明の擬似エラー
発生方式のうちの擬似エラー生成手段の別の構成を表わ
した図である。この例では、実施例３と実施例４に示し
た擬似エラー生成手段からのエラー信号の出力をパルス
とレベルの２つから選択出来るスイッチを有する構成に
なっている。また擬似エラー生成回路に設定するエラー
の種類とスイッチの切替えは、マイクロプロセッサより
任意に設定できる。この例によれば、より多くの場合の
エラー検証を容易に行なうことができる。
発生方式のうちの擬似エラー生成手段の別の構成を表わ
した図である。この例では、実施例３と実施例４に示し
た擬似エラー生成手段からのエラー信号の出力をパルス
とレベルの２つから選択出来るスイッチを有する構成に
なっている。また擬似エラー生成回路に設定するエラー
の種類とスイッチの切替えは、マイクロプロセッサより
任意に設定できる。この例によれば、より多くの場合の
エラー検証を容易に行なうことができる。
【００２０】実施例８．図９は、この発明の擬似エラー
発生方式の別の構成を表わす図である。この実施例で
は、エラー発生タイミング手段として、計算機に通常備
えられているタイマと、マイクロプロセッサから、設定
できる日時分秒レジスタとを備え、この２つを比較し一
致した時に擬似エラーエネーブル信号８を出力する方式
をとっている。この例によれば、擬似エラーを時刻で発
生させ、コンピュータと同期をとってエラーの検証をす
る際などに有効である。
発生方式の別の構成を表わす図である。この実施例で
は、エラー発生タイミング手段として、計算機に通常備
えられているタイマと、マイクロプロセッサから、設定
できる日時分秒レジスタとを備え、この２つを比較し一
致した時に擬似エラーエネーブル信号８を出力する方式
をとっている。この例によれば、擬似エラーを時刻で発
生させ、コンピュータと同期をとってエラーの検証をす
る際などに有効である。
【００２１】
【発明の効果】以上のように、この発明の擬似エラー発
生方式によれば、擬似エラーを発生させるタイミングを
任意にプログラムの制御と非同期にプログラムを変更す
ることなく発生させることができるので、様々のエラー
に対応したエラーの検証に有効である。
生方式によれば、擬似エラーを発生させるタイミングを
任意にプログラムの制御と非同期にプログラムを変更す
ることなく発生させることができるので、様々のエラー
に対応したエラーの検証に有効である。
【図１】この発明の一実施例による擬似エラー発生方式
を示す全体構成図である。
を示す全体構成図である。
【図２】この発明の他の実施例による擬似エラー発生方
式を示す全体構成図である。
式を示す全体構成図である。
【図３】この発明の一実施例による擬似エラー発生時を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図４】この発明の他の実施例による擬似エラー発生時
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図５】この発明の実施例５による擬似エラー発生方式
を示す全体構成図である。
を示す全体構成図である。
【図６】この発明の実施例５による擬似エラー発生時を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図７】この発明の実施例６による擬似エラー発生方式
を示す全体構成図である。
を示す全体構成図である。
【図８】この発明の実施例７による擬似エラー発生方式
の擬似エラー生成手段を示す図である。
の擬似エラー生成手段を示す図である。
【図９】この発明の実施例８による擬似エラー発生方式
を示す全体構成図である。
を示す全体構成図である。
１ 制御装置 ２ マイクロプロセッサ ３ エラー検出回路 ４ エラー検出信号 ５ 擬似エラー生成回路 ６ 擬似エラー信号 ７ ダウンカウンタ ８ エラーエネーブル信号 ９ 擬似エラー信号 １０ エラー検出信号 １１ 発振器 １００ 擬似エラー生成手段 １０１ エラー発生タイミング生成手段
Claims (5)
- 【請求項１】 以下の要素を有する擬似エラー発生方式 ａ） エラーの発生を認識し、エラー処理を行なうマイ
クロプロセッサ、 ｂ） エラーを発生させるタイミングを任意に設定でき
るエラー発生タイミング生成手段、 ｃ） 上記エラー発生タイミング生成手段によって設定
されたタイミングに擬似エラーを発生させる擬似エラー
生成手段。 - 【請求項２】 上記エラータイミング生成手段は、任意
の値を設定できるカウンタと発振手段を備え、発振手段
を用いてカウンタの値を変更することにより動作するこ
とを特徴とする請求項１記載の擬似エラー発生方式。 - 【請求項３】 上記エラータイミング生成手段は、任意
の値を設定できるカウンタと外部へメモリ要求するメモ
リアクセス制御回路を有し、メモリアクセス制御回路か
ら出力されるメモリ要求信号を用いてカウンタの値を変
更することによりエラー発生タイミングを生成すること
を特徴とする請求項１記載の擬似エラー発生方式。 - 【請求項４】 上記擬似エラー生成手段より発生される
エラーをパルスで出力することを特徴とする請求項１記
載の擬似エラー発生方式。 - 【請求項５】 上記擬似エラー生成手段より発生される
エラーをレベルで出力することを特徴とする請求項１記
載の擬似エラー発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281343A JPH06131209A (ja) | 1992-10-20 | 1992-10-20 | 擬似エラー発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4281343A JPH06131209A (ja) | 1992-10-20 | 1992-10-20 | 擬似エラー発生方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06131209A true JPH06131209A (ja) | 1994-05-13 |
Family
ID=17637789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4281343A Pending JPH06131209A (ja) | 1992-10-20 | 1992-10-20 | 擬似エラー発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06131209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010211344A (ja) * | 2009-03-09 | 2010-09-24 | Nec Corp | 疑似障害発生装置 |
-
1992
- 1992-10-20 JP JP4281343A patent/JPH06131209A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010211344A (ja) * | 2009-03-09 | 2010-09-24 | Nec Corp | 疑似障害発生装置 |
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