JPS58107932A - 共通バス障害チエツク方式 - Google Patents
共通バス障害チエツク方式Info
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- JPS58107932A JPS58107932A JP56207886A JP20788681A JPS58107932A JP S58107932 A JPS58107932 A JP S58107932A JP 56207886 A JP56207886 A JP 56207886A JP 20788681 A JP20788681 A JP 20788681A JP S58107932 A JPS58107932 A JP S58107932A
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- Japan
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- bus
- common bus
- time
- monitoring
- common
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
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- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は複数の入出力装置を備えた情報処理装置などに
おいて、共通バスの占有制御動作上生じ得る障害に対す
るチェック方式に関する。
おいて、共通バスの占有制御動作上生じ得る障害に対す
るチェック方式に関する。
（１■）技術の背景
近年、情報処理装置はますます多数の入出力装置を伴う
傾向にある。これに伴い、頻繁にデ タ転送が行われる
ようになり、必然的にその動作の制御は複雑になってき
ている。というのは、このようなデータ転送には多くの
場合ただ一つの母線を時分割で共同利用するいわゆる共
通バス方式が行われるためである。
傾向にある。これに伴い、頻繁にデ タ転送が行われる
ようになり、必然的にその動作の制御は複雑になってき
ている。というのは、このようなデータ転送には多くの
場合ただ一つの母線を時分割で共同利用するいわゆる共
通バス方式が行われるためである。
更に、この場合には、１台の入出力装置の動作障害が他
の多数の入出力装置およびプロセッサにも影響を及ぼし
得る。すなわち、１台の入出力装置が共通バスを占有し
きった状態のままになるような障害が起り得るが、これ
に対しては仮りに強制的にリセットを行ったとしても同
一の障害が再γｉｇｌ：仕オス酊鮨姓Ｈ士も？−鈷品檜
輻１萄紘暦仝体の処理の停滞を招来し兼ねない。
の多数の入出力装置およびプロセッサにも影響を及ぼし
得る。すなわち、１台の入出力装置が共通バスを占有し
きった状態のままになるような障害が起り得るが、これ
に対しては仮りに強制的にリセットを行ったとしても同
一の障害が再γｉｇｌ：仕オス酊鮨姓Ｈ士も？−鈷品檜
輻１萄紘暦仝体の処理の停滞を招来し兼ねない。
（１■）従来技術と問題点
そこで、従来、かかる障害を早期に検出するため次のよ
うガチェック方式がとられている。
うガチェック方式がとられている。
第１は、共通バスの獲得要求発生後それが受入れられる
ことなく次の獲得要求が発生した場合にエラーとして検
出するものである。
ことなく次の獲得要求が発生した場合にエラーとして検
出するものである。
第２は、共通バスの占有者（入出力装置）の切換えが生
じる周期を監視し、不当な長期間にわたり占有状態の交
替がない場合にエラーとして検出するものである。
じる周期を監視し、不当な長期間にわたり占有状態の交
替がない場合にエラーとして検出するものである。
しかしながら、第１のチェック方式では自らの障害のた
めに共通バスの占有権の獲得が行われなかったのか、そ
れとも他の入出力装置の障害のために同獲得が阻害され
たのかいずれとも判別することができない。また、第２
のチェック方式も同様である。従って、これらの従来方
式にあっては、障害を伴う入出力装置に対する修理、切
離し、新品との交換等の抜本的な障害復旧処置を迅速に
行うことが困難であるという欠点がある。
めに共通バスの占有権の獲得が行われなかったのか、そ
れとも他の入出力装置の障害のために同獲得が阻害され
たのかいずれとも判別することができない。また、第２
のチェック方式も同様である。従って、これらの従来方
式にあっては、障害を伴う入出力装置に対する修理、切
離し、新品との交換等の抜本的な障害復旧処置を迅速に
行うことが困難であるという欠点がある。
（［Ｖ）発明の目的
本発明は前記従来の欠点に鑑み、障害の所在を明確にす
ることができる共通バスのチェック方式を提供すること
を目的とするものである。
ることができる共通バスのチェック方式を提供すること
を目的とするものである。
Ｍ 発明の構成
そして、この目的は本発明によれば共通バスと、この共
通バスに対する占有権の獲得を要求すると共にこの要求
が受入れられた場合に前記共通バスを占有してデータ転
送を行う複数のバスマスタとを含む情報処理装置の共通
バス障害チェック方式において、前記パスマスタ個々に
、各自が発生した前記獲得要求の継続中および共通バス
の占有中の少なくとも一方の条件が成立する期間中計時
動作を行う計数手段と、この計数手段の出力により前記
獲得要求発生時点から共通バスの占有開始までの時間長
を監視する第１の監視手段と、前記計数手段の出力によ
り前記獲得要求発生時点から共通バスの占有終了までの
時間長を監視する第２の監視手段とを設け、複数のバス
マスタからの前記第１および第２の監視手段の出力に基
いて障害の３− 発生およびその所在を検出可能としたことを特徴とする
共通バス障害チェック方式によって達成される。
通バスに対する占有権の獲得を要求すると共にこの要求
が受入れられた場合に前記共通バスを占有してデータ転
送を行う複数のバスマスタとを含む情報処理装置の共通
バス障害チェック方式において、前記パスマスタ個々に
、各自が発生した前記獲得要求の継続中および共通バス
の占有中の少なくとも一方の条件が成立する期間中計時
動作を行う計数手段と、この計数手段の出力により前記
獲得要求発生時点から共通バスの占有開始までの時間長
を監視する第１の監視手段と、前記計数手段の出力によ
り前記獲得要求発生時点から共通バスの占有終了までの
時間長を監視する第２の監視手段とを設け、複数のバス
マスタからの前記第１および第２の監視手段の出力に基
いて障害の３− 発生およびその所在を検出可能としたことを特徴とする
共通バス障害チェック方式によって達成される。
（資）発明の実施例
以下本発明の実施例を図面に従って詳細に説明する。
第１図は本発明に係るチェック回路のうち各入出力装置
１台に対応して設けられる部分を例示した図 第２図は
第１図に示す回路の動作タイミングチャート、第３図は
第１図に示す回路が適用された情報処理装置の１構成例
を示す図である。尚、信号および当該信号を転送する信
号線には同一符号を付している。
１台に対応して設けられる部分を例示した図 第２図は
第１図に示す回路の動作タイミングチャート、第３図は
第１図に示す回路が適用された情報処理装置の１構成例
を示す図である。尚、信号および当該信号を転送する信
号線には同一符号を付している。
図面において、Ｃはカウンタ、ＣＬＯｃＫはこのカウン
タＣに入力されるクロック信号およびその信号線、来Ｂ
ＳＲＱは共通バスの占有権の獲得要求を負論理で表示す
る（論理″０”のとき要求の存在を表示する）バスリク
エスト信号およびその信号線。
タＣに入力されるクロック信号およびその信号線、来Ｂ
ＳＲＱは共通バスの占有権の獲得要求を負論理で表示す
る（論理″０”のとき要求の存在を表示する）バスリク
エスト信号およびその信号線。
米ＢＳＰＲは共通バスの占有が確定したことを負論４一
定したことを表示する）バスプライオリティ信号および
その信号線、 ＮＡ、 Ｇ１． Ｇｔはナントゲート回
路、Ｉｔ、 Ｉｓはインバータ回路、ＳｌはカウンタＣ
の出力をデコードＬ第１の規定時間Ｔ１を検出する第１
時間検出回路、 Ｓｔは同じくカウンタＣの出力をデコ
ードし第２の規定時間Ｔ、を検出する第２時間検出回路
、ｋ ＬＭはナントゲート回路Ｑｔ 、Ｇ、の出力を保
持する機能をもった第１．第２エラー検出保持回路、Ｍ
ＰＵはプロセッサ、Ｉ１０＃ｌ・・・■１０ｗｎは入出
力装置、ＭＥＭはメモリ、ＢＵＳけ共通バスである。
その信号線、 ＮＡ、 Ｇ１． Ｇｔはナントゲート回
路、Ｉｔ、 Ｉｓはインバータ回路、ＳｌはカウンタＣ
の出力をデコードＬ第１の規定時間Ｔ１を検出する第１
時間検出回路、 Ｓｔは同じくカウンタＣの出力をデコ
ードし第２の規定時間Ｔ、を検出する第２時間検出回路
、ｋ ＬＭはナントゲート回路Ｑｔ 、Ｇ、の出力を保
持する機能をもった第１．第２エラー検出保持回路、Ｍ
ＰＵはプロセッサ、Ｉ１０＃ｌ・・・■１０ｗｎは入出
力装置、ＭＥＭはメモリ、ＢＵＳけ共通バスである。
前記第２の規定時間Ｔ、は、例えば第３図に示すような
情報処理装置において、１０単位時間（Ｕ秒程度）中に
１単位時間未満のバス占有時間ｆ、１回だけ与えられる
ように設計したとすれば、９台の入出力装置と１台のプ
ロセッサが共通バスＢＵＳを公平に使用できるようにな
るが、こうした場合における最悪条件下のバス占有の機
会に応じて定められる。すなわち、この例の場合最低９
単位時定時間Ｔｔは両者の合計より少し長い時間として
１０単位時間が与えられることに力る。また、優先順位
を使って制御する場合には、優先順位の高い順により短
い時間が与えられるようにしてもよい。
情報処理装置において、１０単位時間（Ｕ秒程度）中に
１単位時間未満のバス占有時間ｆ、１回だけ与えられる
ように設計したとすれば、９台の入出力装置と１台のプ
ロセッサが共通バスＢＵＳを公平に使用できるようにな
るが、こうした場合における最悪条件下のバス占有の機
会に応じて定められる。すなわち、この例の場合最低９
単位時定時間Ｔｔは両者の合計より少し長い時間として
１０単位時間が与えられることに力る。また、優先順位
を使って制御する場合には、優先順位の高い順により短
い時間が与えられるようにしてもよい。
一方、前記第１の規定時間はこの第２の規定時間から１
回当りのバス占有時間を差し引いた値とほぼ等しく定め
られる。
回当りのバス占有時間を差し引いた値とほぼ等しく定め
られる。
本チェック方式を適用するに当って、このようにバス占
有の機会が最悪条件のもとてどの位待てばよいのか定め
られていること、およびバスの占有時間の上限が定めら
れている入出力装置を少なくとも１台金まれていること
が必要である。しかし、例外的な９機器構成での動作中
においてはチェック結果を無効にするなど限定的な利用
をすることも可能である。
有の機会が最悪条件のもとてどの位待てばよいのか定め
られていること、およびバスの占有時間の上限が定めら
れている入出力装置を少なくとも１台金まれていること
が必要である。しかし、例外的な９機器構成での動作中
においてはチェック結果を無効にするなど限定的な利用
をすることも可能である。
次に動作を具体的に説明する。まず、共通バスの利用に
先立って、バスリクエスト信号帯ＢＳＲＱが送出され、
これによりカウンタＣはそのリセット入力がオフとなる
ので計数動作を開始する。これは第２図の時刻１＋にお
ける動作に対応する。次にこのバスリクエスト信号帯Ｂ
Ｓ Ｒ（ＳＥ受付けられるとパスプライオリティ信号
帯ＢＳＰＲが送出されてくる。従って、ナントゲート回
路Ｇ、は、バスリクエスト信号帯ＢＳＲＱの送出開始か
らパスプライオリティ信号帯ＢＳＰＲの送出までの期間
とは逆に、論理Ｎ０１１がアンドゲートＡより加えられ
る。このため、バスリクエスト信号帯Ｂ８ＲＱの送出開
始から規定時間Ｔ１以内にパスプライオリティ信号帯Ｂ
ＳＰＲが到来してしまえば、もはや第１時間検出路別の
出力はナントゲートＧ１に遮断されエラー検出回路り、
に通知されることはない。
先立って、バスリクエスト信号帯ＢＳＲＱが送出され、
これによりカウンタＣはそのリセット入力がオフとなる
ので計数動作を開始する。これは第２図の時刻１＋にお
ける動作に対応する。次にこのバスリクエスト信号帯Ｂ
Ｓ Ｒ（ＳＥ受付けられるとパスプライオリティ信号
帯ＢＳＰＲが送出されてくる。従って、ナントゲート回
路Ｇ、は、バスリクエスト信号帯ＢＳＲＱの送出開始か
らパスプライオリティ信号帯ＢＳＰＲの送出までの期間
とは逆に、論理Ｎ０１１がアンドゲートＡより加えられ
る。このため、バスリクエスト信号帯Ｂ８ＲＱの送出開
始から規定時間Ｔ１以内にパスプライオリティ信号帯Ｂ
ＳＰＲが到来してしまえば、もはや第１時間検出路別の
出力はナントゲートＧ１に遮断されエラー検出回路り、
に通知されることはない。
これに対して、バスプライオリティ信号帯ＢＳＰＲの到
来が遅れ、第１の規定時間Ｔ、を超過した場合には、第
２図破線で示すように、規定時間Ｔ１を検出した＄１時
間検出回路ＳＩの出力がナントゲートＧ、を経て第１エ
ラー検出回路り、に通知され、第１バスエラー信号米Ｂ
ＳＥＲＩを発生させる。パスプライオリティ信号帯ＢＳ
ＰＲの到来が全くない場合も同様である。
来が遅れ、第１の規定時間Ｔ、を超過した場合には、第
２図破線で示すように、規定時間Ｔ１を検出した＄１時
間検出回路ＳＩの出力がナントゲートＧ、を経て第１エ
ラー検出回路り、に通知され、第１バスエラー信号米Ｂ
ＳＥＲＩを発生させる。パスプライオリティ信号帯ＢＳ
ＰＲの到来が全くない場合も同様である。
また、第２の時間検出回路Ｓ、の出力は、パスリ７−
クエスト信号米ＢＳＲＱ送出開始から規定時間Ｔ會経過
時において、バスプライオリティ−信号帯ＢＳＱＲが継
続している場合に、ナンドゲー）Ｇ２を通して第２エラ
ー検出回路り、に通知される。すなわち、第２図におい
ては、正常動作の場合実線で示すように時刻ｔ、でプラ
イオリティ−信号帯ＢＳＰＲの反転信号ＢＳＰＲが立下
るが、異常動作の場合にはこれが残るため破線で示すよ
うに第２規定時間経過後、第２パスエ２−信号帯ＢＳＥ
Ｒ。
時において、バスプライオリティ−信号帯ＢＳＱＲが継
続している場合に、ナンドゲー）Ｇ２を通して第２エラ
ー検出回路り、に通知される。すなわち、第２図におい
ては、正常動作の場合実線で示すように時刻ｔ、でプラ
イオリティ−信号帯ＢＳＰＲの反転信号ＢＳＰＲが立下
るが、異常動作の場合にはこれが残るため破線で示すよ
うに第２規定時間経過後、第２パスエ２−信号帯ＢＳＥ
Ｒ。
が送出されることになる。
こうして検出された第１．第２バスエラー信号帯ＢＳＥ
Ｒ１，米ＢＳＥＲ２は次のように障害の所在を明確にす
るために使われる。すなわち、複粒の入出力装置■１０
＃１・・Ｉ１０＃ｎの各々に設けられた第１図に示すチ
ェック回路から共通バスＢＵＳへその出力米ＢＳＥＲＩ
、米ＢＳＥＲ２がＩ１０アドレス指令指令釦応じて選択
的に送出され、また同時に全ての入出力装置についての
同出力米ＢＳＥＲＩ、米ＢＳＥＲ２の論理積（いずれか
の８− に通知される。この結果、バスニーｙ−Ｍ号体ＢｓＥＲ
，１又は帯ＢＳＥＲ２の少なくとも１方の通知を受けた
プロセッサＭＰＵは、共通バスＢＵＳを介して、順に入
出力装置Ｔ ／ ｏ＃１・・・Ｉ１０＃ｎをアクセスし
、通知されたバスエラー信号＊ＢＳＥＲ１、米ＢＳＥＲ
２がどの入出力装置から発せられたのかを検知する。
Ｒ１，米ＢＳＥＲ２は次のように障害の所在を明確にす
るために使われる。すなわち、複粒の入出力装置■１０
＃１・・Ｉ１０＃ｎの各々に設けられた第１図に示すチ
ェック回路から共通バスＢＵＳへその出力米ＢＳＥＲＩ
、米ＢＳＥＲ２がＩ１０アドレス指令指令釦応じて選択
的に送出され、また同時に全ての入出力装置についての
同出力米ＢＳＥＲＩ、米ＢＳＥＲ２の論理積（いずれか
の８− に通知される。この結果、バスニーｙ−Ｍ号体ＢｓＥＲ
，１又は帯ＢＳＥＲ２の少なくとも１方の通知を受けた
プロセッサＭＰＵは、共通バスＢＵＳを介して、順に入
出力装置Ｔ ／ ｏ＃１・・・Ｉ１０＃ｎをアクセスし
、通知されたバスエラー信号＊ＢＳＥＲ１、米ＢＳＥＲ
２がどの入出力装置から発せられたのかを検知する。
そして、次の２通りの場合に応じて障害の所在をつきと
める。
める。
（イ）バスエラー信号米ＢＳＦＲＩ、米ＢＳＥＲ２が同
時に通知された場合。
時に通知された場合。
第２バスエラー信号十ＢＳＥＲ２を発生した入出力装置
が規定時間以上バスを占有したために生ずる障害。
が規定時間以上バスを占有したために生ずる障害。
（ロ）いずれか１つのバスエラー信号＊ＢＳＥＲ１゜又
は米ＢＳＥＲ２が通知された場合。
は米ＢＳＥＲ２が通知された場合。
第１バスエラー信号米ＢＳＥＲＩを発生した入出力装置
内においてバス獲得制御回路に障害があるか、又は第２
バスエラー信号＊ＢＳＥＲ２を発障害がある。
内においてバス獲得制御回路に障害があるか、又は第２
バスエラー信号＊ＢＳＥＲ２を発障害がある。
（細 発明の詳細
な説明したように本発明によれば、共通バスの異常の発
生とその発生源の所在を容易に検知することができる。
生とその発生源の所在を容易に検知することができる。
また、カウンタおよび時間監視回路を各入出力装置毎に
個別に設けているので、優先順位の違い等により規定時
間を個々に設定することができ、線密な異常監視をする
ことができる。更に、同一のカウンタによって２種の時
間監視を行うので。
個別に設けているので、優先順位の違い等により規定時
間を個々に設定することができ、線密な異常監視をする
ことができる。更に、同一のカウンタによって２種の時
間監視を行うので。
その回路構成が簡素力ものとなっている。
第１図は本発明のチェック方式を適用する上で利用され
るチェック回路の一構成例を示す図、第２図は第２図に
示すチェック回路の動作説明用タイミングチャート、第
３図は本発明のチェック方式が適用された情報処理装置
の一構成例を示す図である。 Ｃ・・・・・カウンタ、ＮＡ、Ｇ＋、Ｇｔ・・・・ ナ
ントゲート回路。 Ｔ、、１．・・・・・インバータ回路、 Ａ・・・・
・・アンドゲート。 Ｓｌ・・・・・・第１時間監視回路、 Ｓ、・・・・・・第２時間監視回路、 Ｌｌ・・・・・・第１エラー検出回路、Ｌｌ・・・・・
第２エラー検出回路、 来ＢＳＲＱ・・・・・・バスリクエスト信号およびその
信号線、 米ＢＳＰＲ・・・・・バスプライオリティ信号およびそ
の信号線、 米ＢＳｇＲ１，米ＢＳＥＲ２・・・・・・バスエラー信
号およびその信号線、 ＭＰＵ・・・・・・プロセッサ。 工１０＃１〜Ｉ１０＃ｎ・・・・・・入出力装置、ＢＵ
Ｓ・・・・・・共通バス、 ＭＥＭ・・・・・・メモリ
。 １−
るチェック回路の一構成例を示す図、第２図は第２図に
示すチェック回路の動作説明用タイミングチャート、第
３図は本発明のチェック方式が適用された情報処理装置
の一構成例を示す図である。 Ｃ・・・・・カウンタ、ＮＡ、Ｇ＋、Ｇｔ・・・・ ナ
ントゲート回路。 Ｔ、、１．・・・・・インバータ回路、 Ａ・・・・
・・アンドゲート。 Ｓｌ・・・・・・第１時間監視回路、 Ｓ、・・・・・・第２時間監視回路、 Ｌｌ・・・・・・第１エラー検出回路、Ｌｌ・・・・・
第２エラー検出回路、 来ＢＳＲＱ・・・・・・バスリクエスト信号およびその
信号線、 米ＢＳＰＲ・・・・・バスプライオリティ信号およびそ
の信号線、 米ＢＳｇＲ１，米ＢＳＥＲ２・・・・・・バスエラー信
号およびその信号線、 ＭＰＵ・・・・・・プロセッサ。 工１０＃１〜Ｉ１０＃ｎ・・・・・・入出力装置、ＢＵ
Ｓ・・・・・・共通バス、 ＭＥＭ・・・・・・メモリ
。 １−
Claims (1)
- 共通バスと、この共通バスに対する占有権の獲得を要求
すると共にこの要求が受入れられた場合に前記共通バス
を占有してデータ転送を行う複数のバスマスタとを含む
情報処理装置の共通バス障害チェック方式において、前
記バスマスク個々に、各自が発生した前記獲得要求の継
続中および共通バスの占有中の少なくとも一方の条件が
成立する期間中計時動作を行う計数手段と、この計数手
段の出力により前記獲得要求発生時点から共通バスの占
有開始までの時間長を監視する第１の監視手段と、前記
計数手段の出力により前記獲得要求発生時点から共通バ
スの占有終了までの時間長を監視する第２の監視手段と
を設け、複数のバスマスタからの前記第１および第２の
監視手段の出力に基いて障害の発生およびその所在を検
出可能としたことを特徴とする共通バス障害チェック方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207886A JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56207886A JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58107932A true JPS58107932A (ja) | 1983-06-27 |
| JPS6128146B2 JPS6128146B2 (ja) | 1986-06-28 |
Family
ID=16547186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56207886A Granted JPS58107932A (ja) | 1981-12-22 | 1981-12-22 | 共通バス障害チエツク方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621051A (ja) * | 1985-06-26 | 1987-01-07 | Oki Electric Ind Co Ltd | バス制御装置 |
| JPH02224051A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | マルチプロセサシステム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696311A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Bus centralized monitoring system |
| JPS5696310A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Centralized control system of bus |
-
1981
- 1981-12-22 JP JP56207886A patent/JPS58107932A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696311A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Bus centralized monitoring system |
| JPS5696310A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Centralized control system of bus |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS621051A (ja) * | 1985-06-26 | 1987-01-07 | Oki Electric Ind Co Ltd | バス制御装置 |
| JPH02224051A (ja) * | 1989-02-23 | 1990-09-06 | Nec Corp | マルチプロセサシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6128146B2 (ja) | 1986-06-28 |
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