JPH06131245A - 共有メモリの非同期アクセス方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は処理モジュールと共有メモリモジュ
ールとがシステムバスを介して接続された計算機システ
ムにおいて、処理モジュールがシステムバスを介して共
有メモリモジュールに読み出し命令のアクセスを要求す
る非同期アクセス方式に関し、内部バッファの容量を可
変にしてシステム性能を向上することを目的とする。 【構成】 計算機システムは一又は二以上の処理モジュ
ールと、一又は二以上の共有メモリモジュールとがシス
テムバス２０を介して接続されている。処理モジュール
内の接続ユニットは、内部バス制御回路４３、内部バッ
ファ制御回路４５、デュアルポートＲＡＭ４６などを少
なくとも有する。デュアルポートＲＡＭ４６は共有メモ
リモジュールから読み出された１ブロックのデータが格
納される。この１ブロックのワード数はレジスタ６２に
設定されるバッファ長指示信号Ｗ．ＲＢＵＦ．ＳＩＺＥ
で可変できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は共有メモリの非同期アク
セス方式に係り、特に処理モジュールと共有メモリモジ
ュールとがシステムバスを介して接続された計算機シス
テムにおいて、処理モジュールがシステムバスを介して
共有メモリモジュールに読み出し命令のアクセスを要求
する共有メモリの非同期アクセス方式に関する。

【０００２】少なくともメインメモリ、中央処理ユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の処理モジュールと、少なくとも共有メモリユニッ
ト及びシステムバスへの接続ユニットを備えた一又は二
以上の共有メモリモジュールとがシステムバスを介して
接続された計算機システムにおいて、処理モジュールが
自己の物理アドレス空間に存在する共有メモリモジュー
ルのアドレス空間をシステムバスを介して物理アドレス
により直接アクセスする同期アクセス方式を採用する
と、システムバスによるデータ転送は１アクセス命令に
同期して１ワード単位で行なわれる。

【０００３】従って、上記の共有メモリの同期アクセス
方式では多数の処理モジュールがシステムバスに接続さ
れる場合は、システムバスのアクセス頻度が増加するた
め、システム性能向上のためには共有メモリモジュール
のアクセスの高速化とシステムバスのオーバヘッド低減
を目的として、処理モジュールが共有メモリモジュール
を非同期でアクセスする共有メモリの非同期アクセス方
式が必要とされる。

【０００４】

【従来の技術】前記した計算機システムを対象とする共
有メモリの非同期アクセス方式として、本出願人は処理
モジュール内の接続ユニットに内部バッファを設け、接
続ユニットが中央処理ユニットによる共有メモリモジュ
ールへの読み出し命令を認識した際に、前記システムバ
スを介して前記共有メモリモジュールにブロック読み出
しを要求する非同期アクセス方式を提案した。

【０００５】この共有メモリの非同期アクセス方式によ
れば、処理モジュール内の接続ユニットからのブロック
読み出し要求を受信した共有メモリモジュールは、共有
メモリユニットからアクセスアドレスの１ワードを含む
連続した所定ワード数からなる１ブロック分のデータを
読み出し、システムバスを介して処理モジュールへ送信
する。

【０００６】処理モジュールはこの１ブロック分のデー
タを受信して接続ユニット内蔵の内部バッファに格納し
た後、その格納データのうち中央処理ユニットからの読
み出し命令に対応したデータを中央処理ユニットへ送出
する。更に、中央処理ユニットが共有メモリモジュール
の次のアドレスからの読み出しを行なったときは、接続
ユニットはシステムバスを介した共有メモリモジュール
のアクセスは行なわず、内部バッファから対応するデー
タを中央処理ユニットに送出した後読み出し完了応答を
返す。

【０００７】処理モジュール内の接続ユニットは、読み
出し要求を受けたアドレスが内部バッファの直前に読み
出したアドレスと連続しないアドレスである場合には、
内部バッファの内容を無効化し、新たに共有メモリモジ
ュールに対して前記ブロック読み出し要求を行なう。ま
た、複数存在する他の処理モジュールが共有メモリモジ
ュールに対して実行した書き込み等によって、内部バッ
ファに格納されたデータと共有メモリモジュールに格納
されたデータとが不一致となった場合は、誤ったデータ
を内部バッファから読み出さないよう、内部バッファの
内容の無効化を行なう。

【０００８】このように、中央処理ユニットが共有メモ
リモジュールの連続したアドレスからデータを読み出す
場合には、内部バッファに格納されたデータを読み出
し、システムバスを介したアクセスを行なわないため、
中央処理ユニットの高速動作が可能となる。

【０００９】

【発明が解決しようとする課題】しかるに、上記の本出
願人の提案になる非同期アクセス方式では、内部バッフ
ァに格納される１ブロック分のデータサイズが固定であ
るため、１ブロック分のバイト数より少ないバイト数の
データを共有メモリモジュールから読み出そうとする場
合でも１ブロック分のバイト数のデータを読み出す必要
があり、無駄なデータ読み出しにより結果的にシステム
バスの使用頻度が高くなり、システム性能の向上を妨げ
ている。

【００１０】また、内部バッファの容量が固定であるた
め、内部バッファの容量以上の大量のデータを共有メモ
リモジュールの連続したアドレスからブロック読み出し
を行なうことができず、この場合にはシステムバスを介
して共有メモリモジュールの読み出しアクセスが頻繁に
必要になり、内部バッファから読み出すことによって得
られる高速応答の効果が十分に発揮できない。

【００１１】本発明は以上の点に鑑みなされたもので、
内部バッファの容量とブロック読み出しするデータサイ
ズを可変することにより、上記の課題を解決した共有メ
モリの非同期アクセス方式を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、少なくともメインメモリ１１、中央
処理ユニット１２及びシステムバス２０への接続ユニッ
ト１３を備えた一又は二以上の処理モジュール１０と、
少なくとも共有メモリユニット及びシステムバス２０へ
の接続ユニットを備えた一又は二以上の共有メモリモジ
ュール３０とを有する計算機システムの、処理モジュー
ル１０内の接続ユニット１３が中央処理ユニット１２に
よる共有メモリモジュール３０への読み出しを認識した
際に、システムバス２０を介して共有メモリモジュール
３０にブロック読み出しを要求する非同期アクセス方式
であって、処理モジュール１０内の接続ユニット１３
は、少なくとも内部バッファ４１と検出手段４２とを有
する。

【００１３】内部バッファ４１は中央処理ユニット１２
からの読み出しアドレスを含む中央処理ユニット１２に
より指定された連続するアドレス領域の１ブロックのデ
ータが共有メモリモジュール３０から読み出されて格納
される。また、検出手段４２は中央処理ユニット１２か
ら通知された１ブロックのワード数のデータが内部バッ
ファ４１から読み出された時に読み出し終了を検出す
る。

【００１４】

【作用】本発明では、中央処理ユニット１２による共有
メモリモジュール３０への読み出しを接続ユニット１３
が認識した際に、接続ユニット１３がシステムバス２０
を介して共有メモリモジュール３０にブロック読み出し
を要求し、それを受けて共有メモリモジュール３０から
読み出されたブロック読み出しデータがシステムバス２
０を通して内部バッファ４１に格納される。

【００１５】ここで、共有メモリモジュール３０内の共
有メモリユニットに格納されているデータは、一又は二
以上の処理モジュール１０により共通に使用されるデー
タであり、一つの処理で必要とされるデータはある程度
連続したアドレス領域に格納されている。そのため、上
記のように中央処理ユニット１２からの読み出しアドレ
スを含む連続したアドレス領域の所定ワード数のデータ
を１ブロックのデータとして読み出して内部バッファ４
１に格納し、その後、接続ユニット１３が中央処理ユニ
ット１２からの次のアドレスの共有メモリユニットのデ
ータの読み出しを認識した場合、内部バッファ４１から
対応するデータを中央処理ユニット１２に送出すること
により、高速に応答することができる。

【００１６】ここで、上記の１ブロックのワード数はブ
ロック読み出しに先立ち、内部バッファ４１のバッファ
長を指示する中央処理ユニット１２からのバッファ長指
示信号により検出手段４２に設定される。その後接続ユ
ニット１３からバッファ長指示信号に対応するワード数
の共有メモリモジュール３０からのデータが内部バッフ
ァ４１に格納され、更にその内部バッファ４１からデー
タが上記１ブロック分読み出された時に検出手段４２に
より読み出し終了が検出される。従って、内部バッファ
４１に格納される１ブロックのデータ長を任意に変更す
ることができる。

【００１７】また、本発明では上記のバッファ長指示信
号が検出手段４２に設定される時に、内部バッファ４１
の内容を無効化するため、中央処理ユニット１２から内
部バッファ４１の内容の無効化のための新たな命令の発
行を不要にすることができる。更に、本発明では検出手
段４２内のレジスタを接続ユニット１３内の他のレジス
タと別ページのアドレスに割り付けるようにしたため、
仮想アドレス空間へのマッピングが可能である。

【００１８】

【実施例】図２は本発明が適用される計算機システムの
構成図を示す。計算機システムは複数の処理モジュール
１０と複数の共有メモリモジュール３０がシステムバス
ハンドラ２５によりアービトレーションの集中管理され
る共有システムバス２０を介して、相互に接続されるマ
ルチプロセッサシステム構成が採られる。なお、この図
ではシステムバス２０が一つとして示されているが、シ
ステムバス２０を複数備え、各々の処理モジュール１０
及び共有メモリモジュール３０が、独立した複数のシス
テムバスにより接続される構成としてもよい。

【００１９】図３は図２中の処理モジュール１０の構成
図を示す。処理モジュール１０は少なくともメインメモ
リ１１と、中央処理ユニット（ＣＰＵ）１２と、システ
ムバス２０への接続を処理するための接続ユニット（Ｓ
ＢＣ）１３と、これらを相互に接続する内部バス１６と
よりなる。処理モジュール１０は自らの備える中央処理
ユニット１２及びメインメモリ１１上で動作するソフト
ウェアが走行して、これらのソフトウェアが通信要求元
となりながら相互に協調して一連の動作を行なうよう構
成されている。ここで、処理モジュール１０内の中央処
理ユニット１２は、自モジュール内のメインメモリ１１
等からのみ命令コードをフェッチする。また、接続ユニ
ット（ＳＢＣ）１３は固有のユニット番号が割り付けら
れる。また、内部バス１６はアクセスアドレスを示すア
ドレスバスと、データを伝搬するデータバスと、複数の
制御信号で構成されている。

【００２０】図４は図２中の共有メモリモジュール３０
の構成図を示す。共有メモリモジュール３０は少なくと
も共有メモリユニット３１と、システムバス２０への接
続を処理するための接続ユニット３２と、これらユニッ
ト間を相互に接続する内部バス３３とよりなる。共有メ
モリユニット３１には図２に示した複数の処理モジュー
ル１０で共有化が必要なデータが格納される。

【００２１】図５は処理モジュール１０内の接続ユニッ
ト（ＳＢＣ）の一例の構成図を示す。同図中、図１乃至
図３と同一構成部分には同一符号を付してある。図５に
おいて、接続ユニット（ＳＢＣ）１３は、デュアルポー
トＲＡＭ（ランダム・アクセス・メモリ）４６と、シス
テムバス２０に接続されてデュアルポートＲＡＭ４６と
システムバス２０との間のデータの送受信等を行なうシ
ステムバス制御回路４３と、内部バス１６に接続された
内部バス制御回路４４と、デュアルポートＲＡＭ４６の
書き込み、読み出し制御等を行なう内部バッファ制御回
路４５とよりなる。デュアルポートＲＡＭ４６は前記し
た内部バッファ４１を構成している。

【００２２】図６は共有メモリモジュール３０内の接続
ユニット３２の一例の構成図を示す。同図中、図１，図
２，図４と同一構成部分には同一符号を付してある。図
６において、接続ユニット３２はデュアルポートＲＡＭ
５１と、システムバス２０に接続されてデュアルポート
ＲＡＭ５１とシステムバス２０との間のデータの送受信
等を行なうシステムバス制御回路５２と、内部バス３３
に接続されたダイレクト・メモリ・アクセス（ＤＭＡ）
制御回路５３とを有する。ＤＭＡ制御回路５３は内部バ
ス３３を制御する内部バス制御回路と、アドレス発生器
及びタイミング制御回路とを有している。

【００２３】処理モジュール１０と共有メモリモジュー
ル３０との間をシステムバス２０を介して接続する接続
ユニット１３，３２は、１回のアクセスを起動転送、応
答転送に分離して行うスプリット転送方式を採用してい
る。このスプリット転送方式のバス制御においては、各
モジュールごとにユニットＩＤを割り付け、ユニットＩ
Ｄをバス上のモジュール識別子とする。

【００２４】図７は接続ユニット１３，３２で使用する
起動転送コマンドＳＣと応答転送コマンドＥＣの例を示
す。図７の起動転送コマンドＳＣにおいて、ＤＩＤ（De
stination ID) は受信先モジュールのユニットＩＤであ
り、ＳＩＤ（Source ID)は送信元モジュールユニットＩ
Ｄである。またオペランドはアクセス種類を示す。アク
セス種類としては、共有メモリモジュール３０に対する
メモリアクセスの他に、共有メモリモジュール３０や他
の処理モジュール１０に対するホルト指示、或いはリセ
ット指示などの制御レジスタのアクセス等がある。更に
ＢＣＴ（Byte Count) は、共有メモリモジュール３０の
アクセスにおけるデータ容量を示す。

【００２５】一方、応答転送コマンドＥＣにおけるＤＩ
Ｄ、ＳＩＤは起動転送コマンドＳＣと同じであるが、終
結コードはアクセス先における終結状態、すなわち正常
終結と異常終結のいずれかをコード化したものである。

【００２６】図８は共有メモリモジュール３０から処理
モジュール１０にデータを読み出す読み出しアクセス
（フェッチアクセス）の動作説明図である。まず、アク
セス元の処理モジュール１０の接続ユニット１３は、起
動転送コマンドＳＣを作成する。すなわち、自己のユニ
ットＩＤを示す発信元ＩＤコードＳＩＤ、アクセス先の
共有メモリモジュール３０のユニットＩＤを示す相手先
ＩＤコードＤＩＤ、メモリ読み出しアクセスの種類を示
すオペランド、アクセスデータ容量を示すＢＣＴで構成
される起動転送コマンドＳＣを作成する。システムバス
２０上には起動転送コマンドＳＣに続いて、アクセス先
の共有メモリモジュール３０上のアクセスアドレスＡを
送信する。

【００２７】一方、受信側の共有メモリモジュール３０
内の接続ユニット３２はシステムバス２０上を監視し、
起動転送コマンドＳＣに含まれる受信先を示すＤＩＤと
自己のユニットＩＤを比較し、一致した場合に受信動作
を行なう。受信動作を行なった共有メモリモジュール３
０は、共有メモリモジュール３０内の共有メモリユニッ
ト３１（図４参照）に読み出しアクセスを行ない、読み
出しアクセスの終結コードを含め、転送方向が起動転送
と応答転送では逆のためＤＩＤとＳＩＤを交換した応答
転送コマンドＥＣ及び読み出しデータＤをアクセス元の
処理モジュール１０に対して送信する。

【００２８】アクセス元の処理モジュール１０は、シス
テムバス２０上を監視し、応答転送コマンドＥＣ中の相
手先を示すＤＩＤが自己のユニットＩＤと一致した場合
に受信動作を行い、１回の読み出しアクセスが終了す
る。この読み出しアクセスには、プログラムモードとＤ
ＭＡモードの２モードがあり、いずれのアクセスにおい
てもシステムバス２０上での動作は同じである。

【００２９】ここで、プログラムモードはソフトウェア
に基づく中央処理ユニット１２の命令により物理アドレ
スで直接アクセスするモードである。また、ＤＭＡモー
ドはアクセスすべき共有メモリモジュール３０を選択
し、アクセスアドレスと転送長とを指定して処理モジュ
ール１０と共有メモリモジュール３０との間のデータ転
送を起動するモードである。

【００３０】すなわち、本実施例では各処理モジュール
１０の物理アドレス空間は共有メモリモジュール空間
と、処理モジュール固有空間とに大別され、共有メモリ
モジュール空間が各処理モジュール１０の物理アドレス
空間に直接マップされている。上記の共有メモリモジュ
ール空間はすべての処理モジュール１０に共通なアドレ
ス空間で、複数の共有メモリモジュール３０によって構
成され、各処理モジュール１０の物理アドレスによって
直接アクセスすることができる。従って、共有メモリモ
ジュール３０には、すべての処理モジュール１０で共通
に必要なデータのみが格納される。

【００３１】一方、処理モジュール固有空間は各処理モ
ジュール１０のハードウェアリソース固有の空間であ
り、各処理モジュール１０の搭載台数分の多重アドレス
空間であり、その一部には各処理モジュール１０が必要
とするオペランドや各処理モジュール１０に固有のデー
タなどが格納される。

【００３２】前記プログラムモードには、１アクセス命
令につき１ワード単位で行なう同期アクセス方式と、１
アクセス命令につき複数ワードからなるブロック単位で
行なう非同期アクセス方式とがある。

【００３３】本実施例では前記した本出願人の先の提案
方式と同様に非同期アクセス方式により共有メモリモジ
ュール３０の読み出しを行なうものである。本実施例の
非同期アクセス方式による共有メモリモジュール３０の
読み出し手順について図９と共に説明する。まず、処理
モジュール１０内の中央処理ユニット１２からアドレス
ｎの１ワードの共有メモリモジュール３０に対する読み
出し要求と、１ブロック長が（ｘ＋１）ワードよりなる
ことを示すバッファ長指示信号とが発行されると、接続
ユニット１３はシステムバス２０を介して共有メモリモ
ジュール３０に対して（ｘ＋１）ワードのブロック読み
出しを行なうと共に、検出手段４２内のレジスタ４８に
バッファ長（ｘ＋１）を格納する。

【００３４】このブロック読み出し要求を受信した共有
メモリモジュール３０は、共有メモリユニット３１のア
ドレスｎ，ｎ＋１，…，ｎ＋ｘからｘ＋１ワードのデー
タを読み出し、システムバス２０を介して処理モジュー
ル１０へ送信する。この共有メモリモジュール３０から
の１ブロックのデータは処理モジュール１０の接続ユニ
ット１３で受信されて接続ユニット１３内のデュアルポ
ートＲＡＭ４６に格納され、そのうち中央処理ユニット
１２へ共有メモリモジュール３０の読み出し要求開始ア
ドレスｎに対応したデータが送出される。

【００３５】引き続き、中央処理ユニット１２から次の
アドレスｎ＋１の１ワードの共有メモリモジュール３０
に対する読み出し要求が発行されると、この読み出し要
求を認識した接続ユニット１３が既にデュアルポートＲ
ＡＭ４６に格納されている、読み出し要求アドレスｎ＋
１に対応したデータを読み出して中央処理ユニット１２
へ返送する。

【００３６】以下、上記と同様にして中央処理ユニット
１２からアドレスｎ＋２，…，ｎ＋ｘと連続して読み出
し要求があると、接続ユニット１３は共有メモリモジュ
ール３０に対してシステムバス２０を介した読み出し要
求を行ない、それにより共有メモリモジュール３０から
の読み出しデータを受信するという一連の動作を行なう
のではなく、既にデュアルポートＲＡＭ４６に格納され
ている、読み出し要求アドレスｎ＋２〜ｎ＋ｘに対応し
たデータを順次に読み出して中央処理ユニット１２へ送
出するため、高速応答を行なうことができる。

【００３７】また、上記の内部バッファ４１（デュアル
ポートＲＡＭ４６）から読み出されるデータワード数を
接続ユニット１３内の検出手段４２がチェックしてお
り、バッファ長の（ｘ＋１）ワード、すなわち１ブロッ
ク長のデータがすべて読み出され終った時に、中央処理
ユニット１２へ読み出し終了通知が発行される。

【００３８】図１０は上記の読み出し動作を実現する接
続ユニット１３の要部の一実施例の構成図を示す。同図
中、図５と同一構成部分には同一符号を付し、その説明
を省略する。図１０において、内部バッファ制御回路４
５は少なくとも内部バッファ制御部６１、レジスタ６
２、バイトカウントレジスタ（ＢＣＴ）６３及び比較器
６４を有する。レジスタ６２は前記図９に示したレジス
タ４８に相当し、またレジスタ６２、ＢＣＴ６３及び比
較器６４は前記検出手段４２を構成している。

【００３９】レジスタ６２は中央処理ユニット（図３の
１２）からのバッファ長指示信号Ｗ．ＲＢＵＦ．ＳＩＺ
Ｅに基づきバッファ長を保持する。ＢＣＴ６３は内部バ
ッファ制御部６１からの１ワード読み出し通知毎にイン
クリメントされるレジスタである。比較器６４はレジス
タ６２とＢＣＴ６３の両出力値が一致したときに一致信
号を出力する。

【００４０】また、システムバス制御回路４３は送信回
路（ＳＮＤＣ）６５及び受信回路（ＲＣＶＣ）６６を少
なくとも有している。共有メモリモジュール３０へのデ
ータ書き込み時には中央処理ユニット（図３の１２）か
らのデータが内部バス（図３，図５中の１６）の一部を
構成するデータバス１６１、デュアルポートＲＡＭ４６
及び上記内部バスの一部を構成するデータバス１６２を
夫々介してＳＮＤＣ６５に入力され、更にこれよりシス
テムバス２０へ送出される。

【００４１】一方、共有メモリモジュール３０のデータ
読み出し時には、共有メモリモジュール３０から読み出
されたデータがシステムバス２０を介してＲＣＶＣ６６
に入力されてここで一旦受信保持された後、データバス
１６２を介してデュアルポートＲＡＭ４６に格納された
後、中央処理ユニット１２からのアクセスに応じて読み
出される。なお、内部バッファ制御部６１はデュアルポ
ートＲＡＭ４６に対するアドレス（共有メモリモジュー
ル３０へのデータ書き込み時にはＡＤＲ１、共有メモリ
モジュール３０からのデータ読み出し時にはＡＤＲ２）
を生成する。

【００４２】次に本実施例の動作について説明する。中
央処理ユニットト１２が共有メモリモジュール３０の読
み出し命令と、読み出したいブロック長（バッファ長）
を示すバッファ長指示信号とを発行すると、内部バス制
御回路４４を通して内部バッファ制御部６１に読み出し
命令が入力され、バッファ長指示信号Ｗ．ＲＢＵＦ．Ｓ
ＩＺＥが示すバッファ長（すなわち、１ブロックのワー
ド数）がレジスタ６２に格納される。また、上記バッフ
ァ長指示信号Ｗ．ＲＢＵＦ．ＳＩＺＥは内部バッファ制
御部６１にも入力される。

【００４３】内部バッファ制御部６１は上記読み出し命
令を認識すると、デュアルポートＲＡＭ４６のコマンド
領域にコマンドを格納し、アドレス領域には中央処理ユ
ニットが指定した読み出しアドレスを含み、指示された
ワード数からなる連続したアドレス領域を１ブロックと
して読み出すように変換したアクセスアドレスを格納し
た後、共有メモリモジュールに対しブロック読み出しを
要求するためのブロック読み出し要求信号ＢＲ．ＲＥＱ
をＳＮＤＣ６５及びＲＣＶＣ６６に夫々供給する。ま
た、内部バッファ制御部６１はバッファ長指示信号Ｗ．
ＲＢＵＦ．ＳＩＺＥの入力により、デュアルポートＲＡ
Ｍ４６を書き込み可能な状態、すなわち内容の無効化
（パージ）を行なう。

【００４４】ブロック読み出し要求信号ＢＲ．ＲＥＱを
受けたＳＮＤＣ６５は、共有メモリモジュール３０に対
してブロック読み出しコマンドをシステムバス２０上へ
出力する。一方、同じくブロック読み出し要求信号Ｂ
Ｒ．ＲＥＱを受けたＲＣＶＣ６６は共有メモリモジュー
ル３０からのデータ受信のための待機状態に入る。

【００４５】システムバス２０上のコマンドを認識した
共有メモリモジュール３０は、共有メモリユニット３１
から図９と共に説明したように指示された１ブロック分
のデータを読み出し、システムバス２０へ送出する。処
理モジュール１０の接続ユニット１３内のＲＣＶＣ６６
はこの共有メモリモジュール３０からのデータを受信す
ると、受信データをデータバス１６２を介してデュアル
ポートＲＡＭ４６へ出力してデュアルポートＲＡＭ４６
に格納すると共に、１ブロック分のデータ出力後に読み
出し完了信号ＲＣＶＣ．ＥＮＤを出力する。

【００４６】この読み出し完了信号ＲＣＶＣ．ＥＮＤを
入力信号として受けた内部バッファ制御部６１は、中央
処理ユニット１２に対し、読み出し要求された最初のア
ドレスのデータをデュアルポートＲＡＭ４６から出力す
ると共に、読み出し完了の応答を返す。更に連続したア
ドレスの読み出しが中央処理ユニット１２から要求され
た場合は、内部バッファ制御部６１はデュアルポートＲ
ＡＭ４６の対応するアドレスからデータを読み出してデ
ータバス１６１を介して中央処理ユニット１２へ送出す
る。

【００４７】一方、内部バッファ制御部６１はデュアル
ポートＲＡＭ４６に対して読み出しアドレスを設定する
毎に（１ワード読み出す毎に）、ＢＣＴ６３に１ワード
分加算された値を設定する。従って、デュアルポートＲ
ＡＭ４６から１ブロック分のワード数のデータが連続す
るアドレスからすべて読み出され終ると、ＢＣＴ６３の
値が、レジスタ６２に読み出し開始の際に予め格納され
ていたバッファ長（１ブロック長）の値と一致し、この
時に一致信号が比較器６４から読み出し終了信号ＲＢＵ
Ｆ．ＦＵＬＬとして内部バッファ制御部６１に出力され
る。

【００４８】ところで、共有メモリモジュール３０から
のブロック読み出しに際して、バッファ長を変更可能な
ようにすると、例えば図１１に示す如く、ルーチンＡで
は共有メモリモジュール３０に対するブロック読み出し
がＡ１〜Ａ４の連続する４ワードで行なわれ、ルーチン
Ｂではブロック読み出しがＢ１〜Ｂ８の連続する８ワー
ドで行なわれ、かつ、ルーチンＡとＢとが交互に繰り返
されるようにすることができる。

【００４９】この場合、通常は共有メモリモジュール３
０への読み出しに先立ち、中央処理ユニットが接続ユニ
ット内のデュアルポートＲＡＭ４６の内容を無効化（パ
ージ）するパージ命令を出力した後、バッファ長設定
（変更）命令を出力してからルーチンＡ又はＢのブロッ
ク読み出しを実行させることとなる。しかし、この場合
はルーチンＡとＢを各２回ずつ計４回実行するのに全部
で３２命令かかる。

【００５０】これに対して、本実施例ではバッファ長指
示信号Ｗ．ＲＢＵＦ．ＳＩＺＥとパージ命令とを同一の
レジスタ６２に割り付け、バッファ長変更と内部バッフ
ァ制御部６１へのバッファパージ命令とが同時に実行で
きるようにしたため、図１２に模式的に示す如く、上記
と同様にルーチンＡとＢを各２回ずつ計４回実行するの
に、計２８命令で済み、命令実行数が通常よりも低減さ
れている。従って、中央処理ユニット１２の負荷が軽減
し、システム性能の向上に効果がある。なお、中央処理
ユニット１２がレジスタ６２の読み出しを行なった場合
には、デュアルポートＲＡＭ４６の内容のパージのみ実
行される。

【００５１】なお、デュアルポートＲＡＭ４６の内容の
無効化（パージ）は、中央処理ユニット１２からレジス
タ６２へのアクセスを認識した上記の場合以外にも、
中央処理ユニット１２から共有メモリモジュール読み出
し命令以外の他種の命令（例えば、共有メモリモジュー
ル３０に対する書き込み命令、共有メモリモジュール３
０に対する制御命令など）を接続ユニット１３が認識し
た場合、共有メモリモジュール３０からの読み出しが
連続したアドレスで行なわれなかった場合にも行なわれ
る。

【００５２】前記したように、共有メモリユニット３１
に格納されているデータは同じ計算機システムの各処理
モジュールに共通に使用されるデータであり、一つの処
理に必要とされるデータはある程度連続したアドレス領
域に格納されているから、上記のように中央処理ユニ
ット１２から共有メモリユニット３１のデータを読み出
すアクセスアドレスが不連続となった場合、中央処理ユ
ニット１２の一連のデータ処理は終了したものとしてデ
ュアルポートＲＡＭ４６のパージを行ない、デュアルポ
ートＲＡＭ４６を新たなアクセスの受付けが可能な状態
とするのである。また、上記のの場合も一連の読み出
し処理が終了したものと判断できるため、デュアルポー
トＲＡＭ４６のパージを行なう。

【００５３】次に本実施例のバッファ長設定命令の割り
付けアドレスについて説明する。処理モジュール１０内
の中央処理ユニット１２及びメインメモリ１１上で走行
するオペレーティングシステム（ＯＳ）は一般に階層構
造をとっており、図１３に示す如く物理レジスタにアク
セスする下位層７１は中位層７２からアクセスされる。
また上位層７３は中位層７２のみアクセスされる。従っ
て、接続ユニット１３内に存在するバッファ長設定レジ
スタ６２等の物理レジスタは、中位層７２や上位層７３
からのアクセスは許されていない。しかし、本実施例に
おいて、中央処理ユニット１２によりバッファ長の設定
を動的に行なうためには、中位層７２又は上位層７３か
らバッファ長設定レジスタ６２への書き込みを許さなく
てはならない。

【００５４】そこで、本実施例ではバッファ長設定レジ
スタ６２に書き込まれるバッファ長指示信号（バッファ
長設定命令）のアドレスを、接続ユニット１３内のバッ
ファ長設定レジスタ６２以外の他の制御レジスタへの命
令とは異なるページに割り付けることにより、仮想アド
レス空間にマッピングすることを可能としている。

【００５５】これにより、本実施例では図１４に示す如
く、バッファ長設定レジスタ６２は下位層８１のみから
アクセスされる接続ユニット１３内の他の制御レジスタ
とは異なり、中位層８２（又は上位層８３）から直接ア
クセスすることができ、このことからバッファ長をデー
タの転送容量に応じて適切に変更設定できる。

【００５６】

【発明の効果】上述の如く、本発明によれば、内部バッ
ファに格納される１ブロックのデータ長を任意に変更す
ることができるため、システムバスの負荷を低減するこ
とができる。また、本発明ではバッファ長指示信号によ
り内部バッファの内容の無効化も同時に行なうことによ
り、内部バッファの内容の無効化のための新たな命令の
発行を不要にしたため、中央処理ユニットの命令実行回
数を低減でき、更にバッファ長設定レジスタを他のレジ
スタと別ページのアドレスに割り付けることにより、仮
想アドレス空間へのマッピングを可能としたため、ＯＳ
の中位層又は上位層からの直接アクセスにより、バッフ
ァ長の変更を動的に行なうことができる等の特長を有す
るものである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明が適用される計算機システムの構成図で
ある。

【図３】処理モジュールの構成図である。

【図４】共有メモリモジュールの構成図である。

【図５】接続ユニットの一例の構成図である。

【図６】共有メモリモジュール内の接続ユニットの一例
の構成図である。

【図７】接続ユニットで使用するコマンドのフォーマッ
ト説明図である。

【図８】共有メモリの読み出しアクセスの動作説明図で
ある。

【図９】非同期アクセスによる共有メモリモジュールの
読み出し動作説明図である。

【図１０】本発明の要部の一実施例の構成図である。

【図１１】デュアルポートＲＡＭのパージとブロック読
み出しとの一般的な例の説明図である。

【図１２】本発明の一実施例におけるデュアルポートＲ
ＡＭのパージとブロック読み出し動作説明図である。

【図１３】物理レジスタアクセスの一般的な例を示す図
である。

【図１４】本発明の一実施例におけるバッファ長設定レ
ジスタのアクセス説明図である。

【符号の説明】

１０ 処理モジュール １１ メインメモリ １２ 中央処理ユニット（ＣＰＵ） １３ 接続ユニット（ＳＢＣ） １６，３３ 内部バス ２０ システムバス ３０ 共有メモリモジュール（ＳＳＭ） ３１ 共有メモリユニット ３２ 接続ユニット ４１ 内部バッファ ４２ 検出手段 ４３ システムバス制御回路 ４４ 内部バス制御回路 ４５ 内部バッファ制御回路 ４６，５１ デュアルポートＲＡＭ ４８ レジスタ ６１ 内部バッファ制御部 ６２ バッファ長設定レジスタ ６３ バイトカウントレジスタ（ＢＣＴ） ６４ 比較器 ６５ 送信回路（ＳＮＤＣ） ６６ 受信回路（ＲＣＶＣ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 肇 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 船木 淳 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくともメインメモリ（１１）、中央
   処理ユニット（１２）及びシステムバス（２０）への接
   続ユニット（１３）を備えた一又は二以上の処理モジュ
   ール（１０）と、少なくとも共有メモリユニット（３
   １）及び前記システムバス（２０）への接続ユニット
   （３２）を備えた一又は二以上の共有メモリモジュール
   （３０）とを有する計算機システムの、前記処理モジュ
   ール（１０）内の接続ユニット（１３）が前記中央処理
   ユニット（１２）による前記共有メモリモジュール（３
   ０）への読み出しを認識した際に、前記システムバス
   （２０）を介して前記共有メモリモジュール（３０）に
   ブロック読み出しを要求する非同期アクセス方式であっ
   て、 前記処理モジュール（１０）内の接続ユニット（１３）
   は、少なくとも前記中央処理ユニット（１２）からの読
   み出しアドレスを含む中央処理ユニット（１２）により
   指定された連続するアドレス領域の１ブロックのデータ
   が、前記共有メモリモジュール（３０）から読み出され
   て格納される内部バッファ（４１）と、 前記中央処理ユニット（１２）から通知された１ブロッ
   クのワード数のデータが前記内部バッファ（４１）から
   読み出された時に読み出し終了を検出する検出手段（４
   ２）とを有することを特徴とする共有メモリの非同期ア
   クセス方式。
2. 【請求項２】 前記検出手段（４２）は、前記中央処理
   ユニット（１２）からの前記内部バッファ（４１）のバ
   ッファ長指示信号を格納するレジスタ（６２）と、前記
   内部バッファ（４１）から読み出されたワード数を計数
   するカウンタ（６３）と、該レジスタ及びカウンタ（６
   ２，６３）の両記憶値が一致したとき読み出し終了信号
   を出力する比較器（６４）とよりなることを特徴とする
   請求項１記載の共有メモリの非同期アクセス方式。
3. 【請求項３】 前記レジスタ（６２）は前記バッファ長
   指示信号の格納時に、前記内部バッファ（４１）の無効
   化を行なうことを特徴とする請求項２記載の共有メモリ
   の非同期アクセス方式。
4. 【請求項４】 前記レジスタ（６２）は前記カウンタ
   （６３）とは別ページのアドレスに割り付けられている
   ことを特徴とする請求項２記載の共有メモリの非同期ア
   クセス方式。