JPH0613203A - 半導体セラミック素子の製造方法 - Google Patents
半導体セラミック素子の製造方法Info
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- JPH0613203A JPH0613203A JP19313292A JP19313292A JPH0613203A JP H0613203 A JPH0613203 A JP H0613203A JP 19313292 A JP19313292 A JP 19313292A JP 19313292 A JP19313292 A JP 19313292A JP H0613203 A JPH0613203 A JP H0613203A
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- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 半導体磁器と電極との界面に形成されるバリ
アを確実に除去でき、抵抗値を低減できる半導体セラミ
ック素子の製造方法を提供する。 【構成】 半導体磁器に導電性電極を形成して正の抵抗
温度特性を有する半導体セラミック素子を製造する場合
に、上記電極と半導体磁器との間に100V以上のパルス電
圧を印加する。
アを確実に除去でき、抵抗値を低減できる半導体セラミ
ック素子の製造方法を提供する。 【構成】 半導体磁器に導電性電極を形成して正の抵抗
温度特性を有する半導体セラミック素子を製造する場合
に、上記電極と半導体磁器との間に100V以上のパルス電
圧を印加する。
Description
【０００１】
【産業上の利用分野】本発明は、正の抵抗温度特性を有
する半導体セラミック素子の製造方法に関し、特に半導
体磁器と導電性電極との界面のバリアを確実に除去で
き、ひいては低抵抗化を可能にできるようにした方法に
関する。
する半導体セラミック素子の製造方法に関し、特に半導
体磁器と導電性電極との界面のバリアを確実に除去で
き、ひいては低抵抗化を可能にできるようにした方法に
関する。
【０００２】
【従来の技術】一般に電気抵抗値が温度によって変化す
る正の抵抗温度特性を有するＢａＴｉＯ3 系半導体セラ
ミック素子は、キュリー点以上で抵抗値が急激に変化す
る特性を有しており、例えば電気回路の過電流保護素子
として、あるいはテレビのブラウン管枠の消磁素子とし
て、多くの分野で使用されている。このようなＢａＴｉ
Ｏ3 系半導体セラミック素子では、半導体磁器と電極と
の界面に存在するバリアを除去することにより、室温で
の比抵抗を小さくするようにしている。このバリアを除
去するために、従来、例えばオーミック性電極に採用さ
れるＡｇ等にＺｎやＳｎ等の還元性金属を添加する方法
が提案されている。
る正の抵抗温度特性を有するＢａＴｉＯ3 系半導体セラ
ミック素子は、キュリー点以上で抵抗値が急激に変化す
る特性を有しており、例えば電気回路の過電流保護素子
として、あるいはテレビのブラウン管枠の消磁素子とし
て、多くの分野で使用されている。このようなＢａＴｉ
Ｏ3 系半導体セラミック素子では、半導体磁器と電極と
の界面に存在するバリアを除去することにより、室温で
の比抵抗を小さくするようにしている。このバリアを除
去するために、従来、例えばオーミック性電極に採用さ
れるＡｇ等にＺｎやＳｎ等の還元性金属を添加する方法
が提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記電
極に還元性金属を添加してバリアを除去する従来の半導
体セラミック素子の製造方法では、バリア除去のための
熱処理条件が極めて難しいことからバリアが残存し易
く、その結果抵抗値を低くすることが困難であるという
問題がある。
極に還元性金属を添加してバリアを除去する従来の半導
体セラミック素子の製造方法では、バリア除去のための
熱処理条件が極めて難しいことからバリアが残存し易
く、その結果抵抗値を低くすることが困難であるという
問題がある。
【０００４】本発明は上記従来の状況に鑑みてなされた
もので、簡単な方法でバリアを確実に除去でき、ひいて
は低抵抗化を可能にできる半導体セラミック素子を提供
することを目的としている。
もので、簡単な方法でバリアを確実に除去でき、ひいて
は低抵抗化を可能にできる半導体セラミック素子を提供
することを目的としている。
【０００５】
【課題を解決するための手段】そこで本発明は、半導体
磁器に導電性電極を形成してなる正の抵抗温度特性を有
する半導体セラミック素子の製造方法において、上記電
極と半導体磁器との間に100V以上のパルス電圧を印加す
ることを特徴としている。
磁器に導電性電極を形成してなる正の抵抗温度特性を有
する半導体セラミック素子の製造方法において、上記電
極と半導体磁器との間に100V以上のパルス電圧を印加す
ることを特徴としている。
【０００６】ここで、上記印加電圧を100V以上としたの
は、これより電圧を低くするとバリアを確実に除去でき
ず、抵抗値の低減効果が得られないからである。また、
上記印加電圧の上限については、セラミックの特性に依
存して変化することから一概に決められないが、例えば
100KV を越えるパルス電圧を印加した場合、セラミック
内部の粒界障壁まで破壊されるおそれがあることから、
これ以上は好ましくない。さらに、電圧の印加時間の長
さについては特に限定されるものではないが、0.1 秒よ
り長くするとセラミックが発熱し易く、その結果熱歪に
よって破壊される場合があることから、これ以下にする
のが好ましい。
は、これより電圧を低くするとバリアを確実に除去でき
ず、抵抗値の低減効果が得られないからである。また、
上記印加電圧の上限については、セラミックの特性に依
存して変化することから一概に決められないが、例えば
100KV を越えるパルス電圧を印加した場合、セラミック
内部の粒界障壁まで破壊されるおそれがあることから、
これ以上は好ましくない。さらに、電圧の印加時間の長
さについては特に限定されるものではないが、0.1 秒よ
り長くするとセラミックが発熱し易く、その結果熱歪に
よって破壊される場合があることから、これ以下にする
のが好ましい。
【０００７】
【作用】本発明に係る半導体セラミック素子の製造方法
によれば、電極と半導体磁器との間に100V以上のパルス
電圧を印加したので、これにより半導体磁器と電極との
界面に形成されるバリアを簡単な方法で、かつ確実に除
去できることから、抵抗値を大幅に低減でき、品質に対
する信頼性を向上できる。
によれば、電極と半導体磁器との間に100V以上のパルス
電圧を印加したので、これにより半導体磁器と電極との
界面に形成されるバリアを簡単な方法で、かつ確実に除
去できることから、抵抗値を大幅に低減でき、品質に対
する信頼性を向上できる。
【０００８】
【実施例】以下、本発明の実施例を説明する。本実施例
では、本発明の半導体セラミック素子を製造し、これに
より得られた素子の効果を確認するために行った試験に
ついて説明する。まず、本実施例の半導体セラミック素
子の一製造方法について説明する。原料として、ＢａＣ
Ｏ3 ，ＣａＣＯ3 ，ＴｉＯ2 ，Ｙ2 Ｏ3 ，ＳｉＯ2 ，Ｍ
ｎＣＯ3 を用い、これらが以下の組成となるように調合
する。 （Ｂａ0.876 Ｃａ0.12Ｙ0.004 ）ＴｉＯ3 ＋0.0008Ｍｎ
＋0.01ＳｉＯ2 上記原料を、純水及びジルコニアボールとともにポリエ
チレン製ポットに入れて５時間粉砕混合した後、乾燥さ
せて1100℃で２時間仮焼成する。
では、本発明の半導体セラミック素子を製造し、これに
より得られた素子の効果を確認するために行った試験に
ついて説明する。まず、本実施例の半導体セラミック素
子の一製造方法について説明する。原料として、ＢａＣ
Ｏ3 ，ＣａＣＯ3 ，ＴｉＯ2 ，Ｙ2 Ｏ3 ，ＳｉＯ2 ，Ｍ
ｎＣＯ3 を用い、これらが以下の組成となるように調合
する。 （Ｂａ0.876 Ｃａ0.12Ｙ0.004 ）ＴｉＯ3 ＋0.0008Ｍｎ
＋0.01ＳｉＯ2 上記原料を、純水及びジルコニアボールとともにポリエ
チレン製ポットに入れて５時間粉砕混合した後、乾燥さ
せて1100℃で２時間仮焼成する。
【０００９】次いで、この仮焼成体を粉砕して仮焼成粉
を形成し、この仮焼成粉に有機バインダを混合してスラ
リーを形成する。このスラリーをプレスで加圧し、これ
により直径10mmφ×厚さ0.6mmtの成形体を形成する。
を形成し、この仮焼成粉に有機バインダを混合してスラ
リーを形成する。このスラリーをプレスで加圧し、これ
により直径10mmφ×厚さ0.6mmtの成形体を形成する。
【００１０】上記成形体を、大気中にて1350℃で２時間
焼成し、半導体磁器を得る。そして、この半導体磁器の
両面に、ＡｇペーストにＺｎを添加してなる電極ペース
トを印刷し、これを800 ℃で２時間焼き付けてオーミッ
ク性電極を形成する。これにより本実施例の半導体セラ
ミック素子が製造される。
焼成し、半導体磁器を得る。そして、この半導体磁器の
両面に、ＡｇペーストにＺｎを添加してなる電極ペース
トを印刷し、これを800 ℃で２時間焼き付けてオーミッ
ク性電極を形成する。これにより本実施例の半導体セラ
ミック素子が製造される。
【００１１】
【表１】
【００１２】次に、上記方法により得られた半導体セラ
ミック素子の試験について説明する。この試験は、表１
に示すように、上記電極ペーストのＺｎ添加量を０〜５
mol％の範囲で変化させて各試料を作成した。そして各
試料に10KVのパルス電圧を印加し、このパルス印加前と
印加後の室温での抵抗値（比抵抗）と抵抗温度係数とを
測定した。この抵抗温度係数は、次式により算出した。 抵抗温度係数＝(2.303／Ｔ２−Ｔ１）×100 Ｔ１：抵抗が室温抵抗の10倍になる温度 Ｔ２：抵抗が室温抵抗の100 倍になる温度 また、比較するために、バリアを形成しないＩｎ−Ｇａ
合金を電極として採用し、これについても同様の測定を
行った。
ミック素子の試験について説明する。この試験は、表１
に示すように、上記電極ペーストのＺｎ添加量を０〜５
mol％の範囲で変化させて各試料を作成した。そして各
試料に10KVのパルス電圧を印加し、このパルス印加前と
印加後の室温での抵抗値（比抵抗）と抵抗温度係数とを
測定した。この抵抗温度係数は、次式により算出した。 抵抗温度係数＝(2.303／Ｔ２−Ｔ１）×100 Ｔ１：抵抗が室温抵抗の10倍になる温度 Ｔ２：抵抗が室温抵抗の100 倍になる温度 また、比較するために、バリアを形成しないＩｎ−Ｇａ
合金を電極として採用し、これについても同様の測定を
行った。
【００１３】表１からも明らかなように、Ｚｎの添加量
を増やすほど抵抗値（比抵抗、以下同じ）は50〜17Ω・
cmと低くなるものの、Ｉｎ−Ｇａ電極の抵抗値までは下
がらない。これに対して、パルス電圧を印加するといず
れの試料もＺｎの添加量に係わらず抵抗値が15Ω・cmと
大幅に低下しており、Ｉｎ−Ｇａ電極と同等の値が得ら
れている。このことからバリアが確実に除去されている
ことがわかる。しかも抵抗温度係数では、パルス印加後
においても印加前と同等の値が得られている。
を増やすほど抵抗値（比抵抗、以下同じ）は50〜17Ω・
cmと低くなるものの、Ｉｎ−Ｇａ電極の抵抗値までは下
がらない。これに対して、パルス電圧を印加するといず
れの試料もＺｎの添加量に係わらず抵抗値が15Ω・cmと
大幅に低下しており、Ｉｎ−Ｇａ電極と同等の値が得ら
れている。このことからバリアが確実に除去されている
ことがわかる。しかも抵抗温度係数では、パルス印加後
においても印加前と同等の値が得られている。
【００１４】
【表２】
【００１５】この試験は、表２に示すように、Ｚｎの添
加量を０とした試料を作成し、各試料に印加するパルス
電圧を０〜100KV の範囲で変化させた場合の、室温抵抗
値と抵抗温度係数を測定した。
加量を０とした試料を作成し、各試料に印加するパルス
電圧を０〜100KV の範囲で変化させた場合の、室温抵抗
値と抵抗温度係数を測定した。
【００１６】表２からも明らかなように、パルス電圧が
100V以下の各試料では、抵抗値が30Ω・cmとバリアが完
全に除去されていない。これに対して、印加電圧が100V
以上の各試料では、いずれも抵抗値は19〜15Ω・cmと低
減しており、顕著な抵抗低減効果が得られていることが
わかる。
100V以下の各試料では、抵抗値が30Ω・cmとバリアが完
全に除去されていない。これに対して、印加電圧が100V
以上の各試料では、いずれも抵抗値は19〜15Ω・cmと低
減しており、顕著な抵抗低減効果が得られていることが
わかる。
【００１７】なお、上記実施例では、電極にＡｇを採用
した場合を例にとって説明したが、本発明によれば、電
極としてＰｔ，Ｐｄ，Ｃｕを用いた場合も同様の効果が
得られる。
した場合を例にとって説明したが、本発明によれば、電
極としてＰｔ，Ｐｄ，Ｃｕを用いた場合も同様の効果が
得られる。
【００１８】
【発明の効果】以上のように本発明に係る半導体セラミ
ック素子の製造方法によれば、電極と半導体磁器との間
に100V以上のパルス電圧を印加したので、バリアを確実
に除去でき、抵抗値を大幅に小さくできる効果がある。
ック素子の製造方法によれば、電極と半導体磁器との間
に100V以上のパルス電圧を印加したので、バリアを確実
に除去でき、抵抗値を大幅に小さくできる効果がある。
Claims (2)
- 【請求項１】 半導体磁器に導電性電極を形成してなる
正の抵抗温度特性を有する半導体セラミック素子の製造
方法において、上記電極と半導体磁器との間に100V以上
のパルス電圧を印加することを特徴とする半導体セラミ
ック素子の製造方法。 - 【請求項２】 請求項１において、上記電極が、Ｐｔ，
Ａｇ，Ｐｄ，Ｃｕのうちいずれかを主成分としているこ
とを特徴とする半導体セラミック素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19313292A JPH0613203A (ja) | 1992-06-25 | 1992-06-25 | 半導体セラミック素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19313292A JPH0613203A (ja) | 1992-06-25 | 1992-06-25 | 半導体セラミック素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613203A true JPH0613203A (ja) | 1994-01-21 |
Family
ID=16302809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19313292A Pending JPH0613203A (ja) | 1992-06-25 | 1992-06-25 | 半導体セラミック素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613203A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994024680A1 (fr) * | 1993-04-14 | 1994-10-27 | Kabushiki Kaisha Komatsu Seisakusho | Thermistance a caracteristique positive |
| JP2004342658A (ja) * | 2003-05-13 | 2004-12-02 | Nichicon Corp | 正特性サーミスタ素子の製造方法 |
-
1992
- 1992-06-25 JP JP19313292A patent/JPH0613203A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994024680A1 (fr) * | 1993-04-14 | 1994-10-27 | Kabushiki Kaisha Komatsu Seisakusho | Thermistance a caracteristique positive |
| JP2004342658A (ja) * | 2003-05-13 | 2004-12-02 | Nichicon Corp | 正特性サーミスタ素子の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011106 |