JPH06132243A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH06132243A JPH06132243A JP27872892A JP27872892A JPH06132243A JP H06132243 A JPH06132243 A JP H06132243A JP 27872892 A JP27872892 A JP 27872892A JP 27872892 A JP27872892 A JP 27872892A JP H06132243 A JPH06132243 A JP H06132243A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 本発明は、半導体素子において金属珪化物層
（サリサイド）を形成する方法に関するもので、基板表
面に生じた残留汚染物が基板中に取り込まれて、集積回
路性能が悪化することを防ぐことを目的とするものであ
る。 【構成】 前記目的のため本発明は、自然酸化膜８を除
去する工程の前に、表面残留汚染物１１を不活性ガス中
でのランプ加熱により放出するようにしたものである。
（サリサイド）を形成する方法に関するもので、基板表
面に生じた残留汚染物が基板中に取り込まれて、集積回
路性能が悪化することを防ぐことを目的とするものであ
る。 【構成】 前記目的のため本発明は、自然酸化膜８を除
去する工程の前に、表面残留汚染物１１を不活性ガス中
でのランプ加熱により放出するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型半導体素子
の製造方法、なかでもサリサイド法による金属珪化物の
生成に関するものである。
の製造方法、なかでもサリサイド法による金属珪化物の
生成に関するものである。
【０００２】
【従来の技術】ＭＯＳ型半導体素子は高集積化が進むに
つれ、基板上に形成するＭＯＳＦＥＴ（ＭＯＳ型電界効
果トランジスタ）の加工寸法が縮小されて来た。加工寸
法がサブミクロンレベルになると、ＭＯＳＦＥＴのゲー
ト電極及びソース・ドレインの寄生抵抗がＭＯＳ型集積
回路の高速化の障害となって来た。かかる寄生抵抗低減
のため、高融点金属を蒸着し、熱反応により、ゲート電
極、ソース・ドレイン上に自己整合的に低抵抗金属珪化
物を生成させる方法（サリサイド法）が開発されて来
た。
つれ、基板上に形成するＭＯＳＦＥＴ（ＭＯＳ型電界効
果トランジスタ）の加工寸法が縮小されて来た。加工寸
法がサブミクロンレベルになると、ＭＯＳＦＥＴのゲー
ト電極及びソース・ドレインの寄生抵抗がＭＯＳ型集積
回路の高速化の障害となって来た。かかる寄生抵抗低減
のため、高融点金属を蒸着し、熱反応により、ゲート電
極、ソース・ドレイン上に自己整合的に低抵抗金属珪化
物を生成させる方法（サリサイド法）が開発されて来
た。
【０００３】図６に現在一般的に使用されているサリサ
イド法によるＭＯＳＦＥＴの製造工程の一部を示し、以
下工程順に説明する。
イド法によるＭＯＳＦＥＴの製造工程の一部を示し、以
下工程順に説明する。
【０００４】図６（ａ）Ｐ型シリコン基板１に通常方法
により、Ｐｗｅｌｌ（ウェル）２を形成し、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法によりフィールド酸化膜３を形成する。その
後、ゲート酸化膜４、ポリシリコン電極（ゲート電極）
５を成膜、パターニングする。さらにゲート側壁膜（サ
イドウォール）６を形成した後、ソース・ドレイン部７
をイオン注入、活性化アニールにより形成する。
により、Ｐｗｅｌｌ（ウェル）２を形成し、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ）法によりフィールド酸化膜３を形成する。その
後、ゲート酸化膜４、ポリシリコン電極（ゲート電極）
５を成膜、パターニングする。さらにゲート側壁膜（サ
イドウォール）６を形成した後、ソース・ドレイン部７
をイオン注入、活性化アニールにより形成する。
【０００５】図６（ｂ）次に、ゲート電極５、ソース・
ドレイン部７上の自然酸化膜８をＡｒ+ イオンプラズマ
中でスパッタエッチングする。
ドレイン部７上の自然酸化膜８をＡｒ+ イオンプラズマ
中でスパッタエッチングする。
【０００６】図６（ｃ）次にシリコン基板を別のチャン
バーに移して、高融点金属９を蒸着し、図６（ｄ）のよ
うに、熱反応により、ゲート電極５、ソース・ドレイン
７上に金属珪化物１０を生成させる。この後、中間絶縁
膜形成、コンタクトホール開孔、アルミ等による配線層
形成を行う。
バーに移して、高融点金属９を蒸着し、図６（ｄ）のよ
うに、熱反応により、ゲート電極５、ソース・ドレイン
７上に金属珪化物１０を生成させる。この後、中間絶縁
膜形成、コンタクトホール開孔、アルミ等による配線層
形成を行う。
【０００７】
【発明が解決しようとする課題】以上述べた製造方法で
は、金属珪化物生成面上の自然酸化膜除去のためのＡｒ
+ イオンスパッタエッチングの際に、シリコン基板表面
の残留汚染物１１が、基板中に取り込まれるおそれがあ
り、この残留汚染物によるシリサイド化反応の不均一
性、生成される金属珪化物の熱処理による凝集等が起こ
り、ゲート電極、ソース・ドレイン部の層抵抗のばらつ
き、接合リーク電流の増大、ゲート耐圧の劣化等を引き
起こし、ＭＯＳ型集積回路性能の悪化を引き起こす原因
となっている。
は、金属珪化物生成面上の自然酸化膜除去のためのＡｒ
+ イオンスパッタエッチングの際に、シリコン基板表面
の残留汚染物１１が、基板中に取り込まれるおそれがあ
り、この残留汚染物によるシリサイド化反応の不均一
性、生成される金属珪化物の熱処理による凝集等が起こ
り、ゲート電極、ソース・ドレイン部の層抵抗のばらつ
き、接合リーク電流の増大、ゲート耐圧の劣化等を引き
起こし、ＭＯＳ型集積回路性能の悪化を引き起こす原因
となっている。
【０００８】この発明は、以上述べた、ゲート電極、ソ
ース・ドレイン部の層抵抗のばらつき、接合リーク電流
の増大、ゲート耐圧の劣化等を防ぎ、安定で良好な高速
ＭＯＳ型集積回路性能を実現するため、Ａｒ+ イオンス
パッタエッチングの前に、シリコン基板表面の残留汚染
物を除き、均一な金属珪化物生成反応をもたらすと同時
に、熱的に安定な金属珪化物層を生成することを目的と
するものである。
ース・ドレイン部の層抵抗のばらつき、接合リーク電流
の増大、ゲート耐圧の劣化等を防ぎ、安定で良好な高速
ＭＯＳ型集積回路性能を実現するため、Ａｒ+ イオンス
パッタエッチングの前に、シリコン基板表面の残留汚染
物を除き、均一な金属珪化物生成反応をもたらすと同時
に、熱的に安定な金属珪化物層を生成することを目的と
するものである。
【０００９】
【課題を解決するための手段】この発明は前記目的のた
め、金属珪化物層を形成する表面上の残留汚染物を、加
熱チャンバー内において、不活性ガス雰囲気中でランプ
加熱を行うことにより放出させ、しかる後に、真空を保
持したまま、シリコン基板をエッチングチャンバーに送
り、不活性ガスイオンプラズマ中において、スパッタエ
ッチングを行うようにしたものである。
め、金属珪化物層を形成する表面上の残留汚染物を、加
熱チャンバー内において、不活性ガス雰囲気中でランプ
加熱を行うことにより放出させ、しかる後に、真空を保
持したまま、シリコン基板をエッチングチャンバーに送
り、不活性ガスイオンプラズマ中において、スパッタエ
ッチングを行うようにしたものである。
【００１０】
【作用】前述のように、この発明の製造方法に依れば、
金属珪化物生成表面の自然酸化膜除去工程であるＡｒ+
イオンによるスパッタエッチングの前に、当該表面残留
汚染物を、ランプ加熱により放出したことにより、自然
酸化膜除去工程中に、残留不純物がシリコン基板中に取
り込まれることを防ぎ、安定した金属珪化物層の形成が
可能となり、当該表面層抵抗のばらつきを抑えられる。
従って、Ｎ+ ／Ｐ型接合上においては、逆方向接合リー
ク電流の低減をもたらし、安定で高速なＭＯＳ型集積回
路性能の実現が可能となる。
金属珪化物生成表面の自然酸化膜除去工程であるＡｒ+
イオンによるスパッタエッチングの前に、当該表面残留
汚染物を、ランプ加熱により放出したことにより、自然
酸化膜除去工程中に、残留不純物がシリコン基板中に取
り込まれることを防ぎ、安定した金属珪化物層の形成が
可能となり、当該表面層抵抗のばらつきを抑えられる。
従って、Ｎ+ ／Ｐ型接合上においては、逆方向接合リー
ク電流の低減をもたらし、安定で高速なＭＯＳ型集積回
路性能の実現が可能となる。
【００１１】
【実施例】図１は、本発明の第１の実施例による、サリ
サイド法によるＭＯＳＦＥＴの製造工程の主要部分であ
る。以下、工程順に説明する。なお、本例は金属として
チタニウムを使用した例である。
サイド法によるＭＯＳＦＥＴの製造工程の主要部分であ
る。以下、工程順に説明する。なお、本例は金属として
チタニウムを使用した例である。
【００１２】図１（ａ）Ｐ型シリコン基板１に従来同
様、通常方法によりＰｗｅｌｌ２を形成し、ＬＯＣＯＳ
法によりフィールド酸化膜３を形成する。その後シリコ
ン基板の熱酸化により、ゲート酸化膜４を形成する。さ
らにＬＰＣＶＤ（減圧化学的気相成長）法によりポリシ
リコンを堆積し、ＰＯＣｌ3 により、ポリシリコン中に
燐を拡散する。次に通常のフォトリソグラフィー・エッ
チング工程により、ゲート電極５をパターニングして形
成する。全面にＣＶＤ法により酸化膜を堆積し、異方性
エッチングにより、ゲート側壁に側壁膜６を形成する。
その後、ソース・ドレイン部７をＮ+ 型イオン注入（Ａ
ｓ+ イオン、加速電圧４０ｋｅＶ、ドーズ量５×１０15
ｃｍ-2）し、活性化アニール（９００℃、１時間、窒素
雰囲気中）により形成する。
様、通常方法によりＰｗｅｌｌ２を形成し、ＬＯＣＯＳ
法によりフィールド酸化膜３を形成する。その後シリコ
ン基板の熱酸化により、ゲート酸化膜４を形成する。さ
らにＬＰＣＶＤ（減圧化学的気相成長）法によりポリシ
リコンを堆積し、ＰＯＣｌ3 により、ポリシリコン中に
燐を拡散する。次に通常のフォトリソグラフィー・エッ
チング工程により、ゲート電極５をパターニングして形
成する。全面にＣＶＤ法により酸化膜を堆積し、異方性
エッチングにより、ゲート側壁に側壁膜６を形成する。
その後、ソース・ドレイン部７をＮ+ 型イオン注入（Ａ
ｓ+ イオン、加速電圧４０ｋｅＶ、ドーズ量５×１０15
ｃｍ-2）し、活性化アニール（９００℃、１時間、窒素
雰囲気中）により形成する。
【００１３】図１（ｂ）次に、希弗酸系で薬液による洗
浄し、スピン乾燥の後、加熱チャンバー内で、不活性ガ
スであるＡｒ雰囲気中、２００℃、１分間程度のランプ
加熱により、残留汚染物１１を放出させる。
浄し、スピン乾燥の後、加熱チャンバー内で、不活性ガ
スであるＡｒ雰囲気中、２００℃、１分間程度のランプ
加熱により、残留汚染物１１を放出させる。
【００１４】図１（ｃ）この後、真空を破らずに、エッ
チングチャンバーに基板を送り、酸化膜８０Å換算のス
パッタエッチングをＡｒ+ イオンプラズマ中で行い、ゲ
ート電極５およびソース・ドレイン部７上の自然酸化膜
８を除去する。
チングチャンバーに基板を送り、酸化膜８０Å換算のス
パッタエッチングをＡｒ+ イオンプラズマ中で行い、ゲ
ート電極５およびソース・ドレイン部７上の自然酸化膜
８を除去する。
【００１５】図１（ｄ）同じく真空を破らず、蒸着チャ
ンバーに基板を送り、チタニウム１２を４００Å蒸着堆
積させる。
ンバーに基板を送り、チタニウム１２を４００Å蒸着堆
積させる。
【００１６】図１（ｅ）その後、通常の２段階ランプ加
熱法により、ゲート電極５、ソース・ドレイン７上にチ
タニウム珪化物１３を自己整合的に生成させる。この
後、図示しないが、中間絶縁膜形成、Ａｌ等による配線
形成、最終保護膜形成等を行い完成させる。
熱法により、ゲート電極５、ソース・ドレイン７上にチ
タニウム珪化物１３を自己整合的に生成させる。この
後、図示しないが、中間絶縁膜形成、Ａｌ等による配線
形成、最終保護膜形成等を行い完成させる。
【００１７】図２に、本実施例による製造方法で形成し
た、ソース・ドレイン部（面積２０μｍ×０．６μｍ）
の層抵抗分布を示す。従来方法では、層抵抗が１０Ω／
□以上が６０％を占めており、極めて、不均一なシリサ
イド層しか得られていなかったのに対し、本実施例によ
れば、８５％が１０Ω／□以下と極めて均一な層抵抗分
布を示している。また、図３に、本実施例による製造方
法により形成したＮ＋／Ｐ型接合の逆方向接合リーク電
流分布図を示す（接合面積が０．０４ｍｍ２ 、周辺長
が２４ｍｍ、印加電圧５Ｖ）。やはり、従来方法に比
べ、接合リーク耐性の向上が図られている。
た、ソース・ドレイン部（面積２０μｍ×０．６μｍ）
の層抵抗分布を示す。従来方法では、層抵抗が１０Ω／
□以上が６０％を占めており、極めて、不均一なシリサ
イド層しか得られていなかったのに対し、本実施例によ
れば、８５％が１０Ω／□以下と極めて均一な層抵抗分
布を示している。また、図３に、本実施例による製造方
法により形成したＮ＋／Ｐ型接合の逆方向接合リーク電
流分布図を示す（接合面積が０．０４ｍｍ２ 、周辺長
が２４ｍｍ、印加電圧５Ｖ）。やはり、従来方法に比
べ、接合リーク耐性の向上が図られている。
【００１８】図４は、本発明の第２の実施例であり、以
下工程順に説明する。
下工程順に説明する。
【００１９】図４（ａ）Ｐ型シリコン基板１にＰｗｅｌ
ｌ２を形成し、ＬＯＣＯＳ法により、フィールド酸化膜
３を形成する。その後シリコン基板の熱酸化によりゲー
ト酸化膜４を形成する。さらにＬＰＣＶＤ法によりポリ
シリコンを堆積し、ＰＯＣｌ3 によりポリシリコン中に
燐を拡散する。次にフォトリソグラフィー・エッチング
工程によりゲート電極５をパターニングして形成する。
全面にＣＶＤ法により酸化膜を堆積し、異方性エッチン
グによりゲート側壁に側壁膜６を形成する。次に、弗酸
系の薬液による洗浄、スピン乾燥の後、加熱チャンバー
内で、Ａｒ雰囲気中、２００℃、１分程度のランプ加熱
により、残留汚染物１１を放出させる。
ｌ２を形成し、ＬＯＣＯＳ法により、フィールド酸化膜
３を形成する。その後シリコン基板の熱酸化によりゲー
ト酸化膜４を形成する。さらにＬＰＣＶＤ法によりポリ
シリコンを堆積し、ＰＯＣｌ3 によりポリシリコン中に
燐を拡散する。次にフォトリソグラフィー・エッチング
工程によりゲート電極５をパターニングして形成する。
全面にＣＶＤ法により酸化膜を堆積し、異方性エッチン
グによりゲート側壁に側壁膜６を形成する。次に、弗酸
系の薬液による洗浄、スピン乾燥の後、加熱チャンバー
内で、Ａｒ雰囲気中、２００℃、１分程度のランプ加熱
により、残留汚染物１１を放出させる。
【００２０】図４（ｂ）この後、真空を保持したままエ
ッチングチャンバーにシリコン基板を送り酸化膜８０Å
換算のスパッタエッチングをＡｒ+ イオンプラズマ中で
行い、ゲート電極５及び素子形成領域１４の自然酸化膜
８を除去する。
ッチングチャンバーにシリコン基板を送り酸化膜８０Å
換算のスパッタエッチングをＡｒ+ イオンプラズマ中で
行い、ゲート電極５及び素子形成領域１４の自然酸化膜
８を除去する。
【００２１】図４（ｃ）続いて、真空を保持したまま、
蒸着チャンバーにシリコン基板を送り、チタニウム１２
を４００Å程度蒸着堆積させる。
蒸着チャンバーにシリコン基板を送り、チタニウム１２
を４００Å程度蒸着堆積させる。
【００２２】図４（ｄ）その後、通常の２段階ランプ加
熱法により、ゲート電極５、素子形成領域１４上にチタ
ニウム珪化物１３を自己整合的に生成させる。
熱法により、ゲート電極５、素子形成領域１４上にチタ
ニウム珪化物１３を自己整合的に生成させる。
【００２３】図４（ｅ）続いて、Ｎ+ 型イオン注入、及
び活性化アニールにより、素子形成領域１４に、ソース
・ドレイン部７を形成する。この後、図示しないが、中
間絶縁膜形成、Ａｌ等による配線形成、最終保護膜形成
等を行う。
び活性化アニールにより、素子形成領域１４に、ソース
・ドレイン部７を形成する。この後、図示しないが、中
間絶縁膜形成、Ａｌ等による配線形成、最終保護膜形成
等を行う。
【００２４】以上第１、第２の実施例は、ＮＭＯＳ型Ｆ
ＥＴの製造方法について述べたが、いずれもＮｗｅｌｌ
形成、Ｐ+ 型イオン注入を行えば、ＰＭＯＳ型ＦＥＴの
製造方法についても同様である。
ＥＴの製造方法について述べたが、いずれもＮｗｅｌｌ
形成、Ｐ+ 型イオン注入を行えば、ＰＭＯＳ型ＦＥＴの
製造方法についても同様である。
【００２５】図５は、本発明の第３の実施例であり、以
下工程順に説明する。
下工程順に説明する。
【００２６】図５（ａ）通常のＭＯＳＦＥＴの製造方法
により、フィールド酸化膜３形成、ゲート酸化膜４、ポ
リシリコン電極５のパターニング、ゲート側壁膜６の形
成、ソース・ドレイン部７の形成を行った後、ＣＶＤ法
による中間絶縁膜１３を堆積し、所定部分にコンタクト
ホール１５を開孔した後、加熱チャンバー内で残留汚染
物１１の放出を行う。
により、フィールド酸化膜３形成、ゲート酸化膜４、ポ
リシリコン電極５のパターニング、ゲート側壁膜６の形
成、ソース・ドレイン部７の形成を行った後、ＣＶＤ法
による中間絶縁膜１３を堆積し、所定部分にコンタクト
ホール１５を開孔した後、加熱チャンバー内で残留汚染
物１１の放出を行う。
【００２７】図５（ｂ）次に、基板を、真空を保持した
ままエッチングチャンバーに送り、酸化膜８０Å換算の
スパッタエッチングをＡｒ+ イオンプラズマ中で行い、
コンタクトホール１５底部における自然酸化膜８を除去
する。
ままエッチングチャンバーに送り、酸化膜８０Å換算の
スパッタエッチングをＡｒ+ イオンプラズマ中で行い、
コンタクトホール１５底部における自然酸化膜８を除去
する。
【００２８】図５（ｃ）続いて、真空を保持したまま蒸
着チャンバーにシリコン基板を送り、チタニウム１２を
４００Å程度蒸着堆積させる。
着チャンバーにシリコン基板を送り、チタニウム１２を
４００Å程度蒸着堆積させる。
【００２９】図５（ｄ）その後、７６０℃、３０ｓ程度
のランプ加熱法により、コンタクトホール１５底部にチ
タニウム珪化物１３を自己整合的に生成させると同時
に、上層に、バリア金属層であるチタニウム窒化物１８
を生成させる。
のランプ加熱法により、コンタクトホール１５底部にチ
タニウム珪化物１３を自己整合的に生成させると同時
に、上層に、バリア金属層であるチタニウム窒化物１８
を生成させる。
【００３０】図５（ｅ）続いて、アルミニウム等の配線
金属１６を堆積させ、通常のフォトリソグラフィー・エ
ッチング工程により配線層の形成を行い、最終保護膜１
７を堆積させる。
金属１６を堆積させ、通常のフォトリソグラフィー・エ
ッチング工程により配線層の形成を行い、最終保護膜１
７を堆積させる。
【００３１】以上どの実施例でも、従来方法に比べて均
一で安定な金属珪化物層の生成が可能となり、良好なコ
ンタクト特性が得られ、ＭＯＳ型集積回路の性能向上に
寄与する。
一で安定な金属珪化物層の生成が可能となり、良好なコ
ンタクト特性が得られ、ＭＯＳ型集積回路の性能向上に
寄与する。
【００３２】
【発明の効果】以上のように、この発明の製造方法に依
れば、金属珪化物生成表面（ソース・ドレイン部及びゲ
ート電極、或いは、コンタクト底面）の自然酸化膜除去
工程であるＡｒ+ イオンによるスパッタエッチングの前
に、当該表面残留汚染物を、ランプ加熱により放出した
ことにより、自然酸化膜除去工程中に、残留不純物がシ
リコン基板中に取り込まれることを防ぎ、安定した金属
珪化物層の形成が可能となり、当該表面層抵抗のばらつ
きを抑え、Ｎ+ ／Ｐ型接合上においては、逆方向接合リ
ーク電流の低減をもたらし、安定で高速なＭＯＳ型集積
回路性能の実現をもたらすことが可能となる。
れば、金属珪化物生成表面（ソース・ドレイン部及びゲ
ート電極、或いは、コンタクト底面）の自然酸化膜除去
工程であるＡｒ+ イオンによるスパッタエッチングの前
に、当該表面残留汚染物を、ランプ加熱により放出した
ことにより、自然酸化膜除去工程中に、残留不純物がシ
リコン基板中に取り込まれることを防ぎ、安定した金属
珪化物層の形成が可能となり、当該表面層抵抗のばらつ
きを抑え、Ｎ+ ／Ｐ型接合上においては、逆方向接合リ
ーク電流の低減をもたらし、安定で高速なＭＯＳ型集積
回路性能の実現をもたらすことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例
【図２】ソース・ドレイン部の層抵抗分布図
【図３】Ｎ+ ／Ｐ型接合の逆方向接合リーク電流分布図
【図４】本発明の第２の実施例
【図５】本発明の第３の実施例
【図６】従来例
５ ゲート電極 ７ ソース・ドレイン部 ８ 自然酸化膜 １１ 残留汚染物 １２ チタニウム １３ チタニウム珪化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (1)
- 【請求項１】 半導体基板上に、金属珪化物層を形成す
る製造方法において、 （ａ）半導体基板上に、ゲート電極、ソース・ドレイン
層などの回路素子を形成した後、不活性ガス雰囲気中で
ランプ加熱して、前記回路素子を形成した際に生じた残
留汚染物を放出させる工程、 （ｂ）前記工程後、前記基板を大気にさらすことなく、
続いて不活性ガスイオンプラズマ中でスパッタエッチン
グにより、前記回路素子形成の際に形成された自然酸化
膜を除去する工程、 （ｃ）続いて、前記基板を大気にさらすことなく、高融
点金属を該基板上に堆積させ、金属珪化物層を形成する
工程、 以上の工程を含むことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27872892A JPH06132243A (ja) | 1992-10-16 | 1992-10-16 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27872892A JPH06132243A (ja) | 1992-10-16 | 1992-10-16 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132243A true JPH06132243A (ja) | 1994-05-13 |
Family
ID=17601376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27872892A Pending JPH06132243A (ja) | 1992-10-16 | 1992-10-16 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132243A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
| JPH08274047A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| JP2002198323A (ja) * | 2000-12-05 | 2002-07-12 | Lsi Logic Corp | シリコンサリサイドの形成方法 |
| EP1156510A3 (en) * | 2000-04-25 | 2002-10-23 | Sharp Kabushiki Kaisha | Ion implanter and its use for manufacturing a MOSFET |
| US6583059B2 (en) | 2000-12-11 | 2003-06-24 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
| KR100714039B1 (ko) * | 2006-05-10 | 2007-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN115411099A (zh) * | 2022-09-28 | 2022-11-29 | 桑德斯微电子器件（南京）有限公司 | 一种纯铂金势垒肖特基二极管的制备方法 |
-
1992
- 1992-10-16 JP JP27872892A patent/JPH06132243A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878361A (ja) * | 1994-07-05 | 1996-03-22 | Nec Corp | 半導体装置の製造方法 |
| JPH08274047A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体装置の製造方法 |
| US6107096A (en) * | 1995-03-30 | 2000-08-22 | Nec Corporation | Method of fabricating a salicide-structured MOS semiconductor device having a cobalt disilicied film |
| US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
| KR100440904B1 (ko) * | 2000-04-25 | 2004-07-19 | 샤프 가부시키가이샤 | 반도체장치의 제조방법 |
| EP1156510A3 (en) * | 2000-04-25 | 2002-10-23 | Sharp Kabushiki Kaisha | Ion implanter and its use for manufacturing a MOSFET |
| US6566257B2 (en) | 2000-04-25 | 2003-05-20 | Sharp Kabushiki Kaisha | Method for producing semiconductor device |
| JP2002198323A (ja) * | 2000-12-05 | 2002-07-12 | Lsi Logic Corp | シリコンサリサイドの形成方法 |
| US6583059B2 (en) | 2000-12-11 | 2003-06-24 | Sharp Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR100462667B1 (ko) * | 2000-12-11 | 2004-12-20 | 샤프 가부시키가이샤 | 반도체장치 및 그의 제조방법 |
| KR100714039B1 (ko) * | 2006-05-10 | 2007-05-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN115411099A (zh) * | 2022-09-28 | 2022-11-29 | 桑德斯微电子器件（南京）有限公司 | 一种纯铂金势垒肖特基二极管的制备方法 |
| CN115411099B (zh) * | 2022-09-28 | 2024-07-02 | 桑德斯微电子器件（南京）有限公司 | 一种纯铂金势垒肖特基二极管的制备方法 |
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