JPH06132474A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06132474A JPH06132474A JP4061636A JP6163692A JPH06132474A JP H06132474 A JPH06132474 A JP H06132474A JP 4061636 A JP4061636 A JP 4061636A JP 6163692 A JP6163692 A JP 6163692A JP H06132474 A JPH06132474 A JP H06132474A
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- Japan
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- semiconductor chip
- bump electrode
- chip
- semiconductor
- bonding pad
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01251—Changing the shapes of bumps
- H10W72/01255—Changing the shapes of bumps by using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 配線基板（回路基板）に、高密度かつ信頼性
の高い実装が可能に構成された半導体装置の提供を目的
とする。 【構成】 ボンデングパッド8a上に第１のバンプ電極6a
を有する第１の半導体チップ5aと、ボンデングパッド8b
上に前記第１の半導体チップ5aの厚および第１のバンプ
電極6aの高さの和よりも高い第２のバンプ電極6bを有
し、かつ第２のバンプ電極5bが形成された面上において
互いに能動素子領域7a，7b形成面を対向させて少なくと
も１個の第１の半導体チップ5aをフリップチップ実装し
た第２の半導体チップ5bと、ボンデングパッド8c上に前
記第２の半導体チップ5bの厚および第２のバンプ電極6b
の高さの和よりも高い第３のバンプ電極6cを有し、かつ
第３のバンプ電極6cが形成された面上において互いに能
動素子領域7b，7c形成面を対向させて少なくとも１個の
第２の半導体チップ5bをフリップ実装する第３の半導体
チップ5cとを具備してなることを特徴し、３層以上の多
層型に構成されている。
の高い実装が可能に構成された半導体装置の提供を目的
とする。 【構成】 ボンデングパッド8a上に第１のバンプ電極6a
を有する第１の半導体チップ5aと、ボンデングパッド8b
上に前記第１の半導体チップ5aの厚および第１のバンプ
電極6aの高さの和よりも高い第２のバンプ電極6bを有
し、かつ第２のバンプ電極5bが形成された面上において
互いに能動素子領域7a，7b形成面を対向させて少なくと
も１個の第１の半導体チップ5aをフリップチップ実装し
た第２の半導体チップ5bと、ボンデングパッド8c上に前
記第２の半導体チップ5bの厚および第２のバンプ電極6b
の高さの和よりも高い第３のバンプ電極6cを有し、かつ
第３のバンプ電極6cが形成された面上において互いに能
動素子領域7b，7c形成面を対向させて少なくとも１個の
第２の半導体チップ5bをフリップ実装する第３の半導体
チップ5cとを具備してなることを特徴し、３層以上の多
層型に構成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係り、特に
複数の半導体チップを高密度に配線基板面への実装を可
能に構成した半導体装置に関する。
複数の半導体チップを高密度に配線基板面への実装を可
能に構成した半導体装置に関する。
【０００２】
【従来の技術】半導体装置（半導体チップもしくは半導
体素子）は近年高集積化の方向にあり、またこの種の半
導体装置を高密度に配線基板へ実装する要求も高まって
いる。そして、半導体装置を配線基板面へ、高密度に実
装する手段として、様々な方法も提案されているが、最
近は主にフリップチップ実装方法が行われている。フリ
ップチップ実装は、ワイヤーボンデング実装や TAB実装
に比較して、半導体チップを高密度に実装できるからで
ある。すなわち、ワイヤーボンデング実装や TAB実装に
よって、半導体チップを実装した場合は、半導体チップ
から引き出されるリードの占める面積が、半導体チップ
の 2〜 3倍の面積を必要とする。一方、フリッブチップ
実装の場合、半導体チップの実装面積は半導体チップの
面積で足り、半導体チップを互いに隣接した上体で実装
し得る。したがって、フリップチップ実装に比較する
と、ワイヤーボンデング実装や TAB実装は半導体チップ
の実装面積が 1/2〜 1/3程度となり、高密度化の限界を
なしている。
体素子）は近年高集積化の方向にあり、またこの種の半
導体装置を高密度に配線基板へ実装する要求も高まって
いる。そして、半導体装置を配線基板面へ、高密度に実
装する手段として、様々な方法も提案されているが、最
近は主にフリップチップ実装方法が行われている。フリ
ップチップ実装は、ワイヤーボンデング実装や TAB実装
に比較して、半導体チップを高密度に実装できるからで
ある。すなわち、ワイヤーボンデング実装や TAB実装に
よって、半導体チップを実装した場合は、半導体チップ
から引き出されるリードの占める面積が、半導体チップ
の 2〜 3倍の面積を必要とする。一方、フリッブチップ
実装の場合、半導体チップの実装面積は半導体チップの
面積で足り、半導体チップを互いに隣接した上体で実装
し得る。したがって、フリップチップ実装に比較する
と、ワイヤーボンデング実装や TAB実装は半導体チップ
の実装面積が 1/2〜 1/3程度となり、高密度化の限界を
なしている。
【０００３】ところで、前記フリップチップ実装は、い
わゆる平面実装であるため、実装密度も配線基板面から
制約を受け、実装の高密度化にも限界がある。このよう
な問題に対して、たとえば IMC 90 Proceedingに記載さ
れているごとく、 TAB実装のテープキャリアを積層し
て、半導体チップを３次元に実装する手段、あるいはEP
＆P 1990 p76に記載されているように、半導体チップを
縦方向に並べて３次元的に実装する手段が提案されてい
る。
わゆる平面実装であるため、実装密度も配線基板面から
制約を受け、実装の高密度化にも限界がある。このよう
な問題に対して、たとえば IMC 90 Proceedingに記載さ
れているごとく、 TAB実装のテープキャリアを積層し
て、半導体チップを３次元に実装する手段、あるいはEP
＆P 1990 p76に記載されているように、半導体チップを
縦方向に並べて３次元的に実装する手段が提案されてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、前記３
次元（的）実装の場合は、たたとえばメモリチップのよ
うに実装する半導体チップのサイズが同一でなかった
り、あるいは形状が不均一であったりすると、目的に沿
った実装の高密度化を達成し得ないという問題がある。
次元（的）実装の場合は、たたとえばメモリチップのよ
うに実装する半導体チップのサイズが同一でなかった
り、あるいは形状が不均一であったりすると、目的に沿
った実装の高密度化を達成し得ないという問題がある。
【０００５】一方、サイズの異なる半導体チップを、図
６に断面的に示すごとく多段的に実装する構成も試みら
れている。すなわち、サイズの異なる各半導体チップ1
a，1b，1cについて、それぞれ能動素子領域面のボンデ
ングパッドから裏面側に配線を引き伸し、裏面に第２の
ボンデイングパッド2a，2b，2cを設け、これら第２のボ
ンデイングパッド2a，2b，2cを介して、配線基板３面に
各半導体チップ1a，1b，1cを多段的に実装した構成を採
っている。しかし、この構成においては、半導体チップ
1a，1b，1cの裏面に、第２のボンデイングパッド2a，2
b，2cを設けることが困難であり、また半導体チップ1
a，1b，1cに孔を穿設し、この孔を利用して第２のボン
デイングパッド2a，2b，2cを設けるとしても、前記孔の
穿設工程を要する。いずれにしても、この図６に図示し
た構成の場合は、コストアップとなるなど問題がある。
６に断面的に示すごとく多段的に実装する構成も試みら
れている。すなわち、サイズの異なる各半導体チップ1
a，1b，1cについて、それぞれ能動素子領域面のボンデ
ングパッドから裏面側に配線を引き伸し、裏面に第２の
ボンデイングパッド2a，2b，2cを設け、これら第２のボ
ンデイングパッド2a，2b，2cを介して、配線基板３面に
各半導体チップ1a，1b，1cを多段的に実装した構成を採
っている。しかし、この構成においては、半導体チップ
1a，1b，1cの裏面に、第２のボンデイングパッド2a，2
b，2cを設けることが困難であり、また半導体チップ1
a，1b，1cに孔を穿設し、この孔を利用して第２のボン
デイングパッド2a，2b，2cを設けるとしても、前記孔の
穿設工程を要する。いずれにしても、この図６に図示し
た構成の場合は、コストアップとなるなど問題がある。
【０００６】さらに、サイズの異なる半導体チップを、
図７に断面的に示すごとく多段的に積層・配置する構成
も試みられている。すなわち、サイズの異なる各半導体
チップ1a，1b，1cを、能動素子領域面を上面として所要
の配線基板３面に、順次積層的にマウントするととも
に、相互の間をワイヤボンデング４により電気的に接続
して実装した構成を採っている。しかし、この構成にお
いては、半導体チップ1a，1b，1cの発熱面をなす能動素
子領域面上に他の半導体チップがマウントされるため、
放熱が不十分となり易く機能面での信頼性が損なわれる
という問題がある。 本発明は以上の問題点に鑑みてな
されたもので、配線基板（回路基板）に、高密度かつ信
頼性の高い実装が可能に構成された半導体装置の提供を
目的とする。
図７に断面的に示すごとく多段的に積層・配置する構成
も試みられている。すなわち、サイズの異なる各半導体
チップ1a，1b，1cを、能動素子領域面を上面として所要
の配線基板３面に、順次積層的にマウントするととも
に、相互の間をワイヤボンデング４により電気的に接続
して実装した構成を採っている。しかし、この構成にお
いては、半導体チップ1a，1b，1cの発熱面をなす能動素
子領域面上に他の半導体チップがマウントされるため、
放熱が不十分となり易く機能面での信頼性が損なわれる
という問題がある。 本発明は以上の問題点に鑑みてな
されたもので、配線基板（回路基板）に、高密度かつ信
頼性の高い実装が可能に構成された半導体装置の提供を
目的とする。
【０００７】
【課題を解決するための手段】本発明に係る半導体装置
は、ボンデングパッド上に第１のバンプ電極を有する第
１の半導体チップと、ボンデングパッド上に前記第１の
半導体チップの厚および第１のバンプ電極の高さとの和
よりも高い第２のバンプ電極を有し、かつ第２のバンプ
電極が形成された面上において互いに能動素子領域形成
面を対向させて少なくとも１個の第１の半導体チップを
フリップチップ実装した第２の半導体チップと、ボンデ
ングパッド上に前記第２の半導体チップの厚および第２
のバンプ電極の高さとの和よりも高い第３のバンプ電極
を有し、かつ第３のバンプ電極が形成された面上におい
て互いに能動素子領域形成面を対向させて少なくとも１
個の第２の半導体チップをフリップチップ実装する第３
の半導体チップとを具備してなることを特徴とする。
は、ボンデングパッド上に第１のバンプ電極を有する第
１の半導体チップと、ボンデングパッド上に前記第１の
半導体チップの厚および第１のバンプ電極の高さとの和
よりも高い第２のバンプ電極を有し、かつ第２のバンプ
電極が形成された面上において互いに能動素子領域形成
面を対向させて少なくとも１個の第１の半導体チップを
フリップチップ実装した第２の半導体チップと、ボンデ
ングパッド上に前記第２の半導体チップの厚および第２
のバンプ電極の高さとの和よりも高い第３のバンプ電極
を有し、かつ第３のバンプ電極が形成された面上におい
て互いに能動素子領域形成面を対向させて少なくとも１
個の第２の半導体チップをフリップチップ実装する第３
の半導体チップとを具備してなることを特徴とする。
【０００８】前記半導体装置の構成においては、上記に
準じた構成を成す第３の半導体チップを第４の半導体チ
ップ面にフリップチップ実装し、同様に第４の半導体チ
ップを第５の半導体チップ面にフリップチップ実装ごと
く、さらに多層的な配置の構成も採り得る。そして、こ
の半導体装置を構成する半導体チップ面に、たとえばチ
ップ抵抗，チップコンデンサ，薄膜抵抗，薄膜コンデン
サなどの、少なくとも１種を付設しておくことも可能
で、こうしたことは回路構成のコンパクト化などの点か
ら好ましい。
準じた構成を成す第３の半導体チップを第４の半導体チ
ップ面にフリップチップ実装し、同様に第４の半導体チ
ップを第５の半導体チップ面にフリップチップ実装ごと
く、さらに多層的な配置の構成も採り得る。そして、こ
の半導体装置を構成する半導体チップ面に、たとえばチ
ップ抵抗，チップコンデンサ，薄膜抵抗，薄膜コンデン
サなどの、少なくとも１種を付設しておくことも可能
で、こうしたことは回路構成のコンパクト化などの点か
ら好ましい。
【０００９】
【作用】本発明に係る半導体装置によれば、半導体チッ
プを多段的ないし積層的にフリップチップ実装した構成
を採るため、通常行われているフリップチップ実装の場
合に比べて、実装回路装置の構成において高密度実装を
容易に達成し得る。すなわち、半導体装置の実装に要す
る配線基板面積は、前記半導体装置を形成する半導体チ
ップの平面的な全面積に比べて大幅に低減するため、高
密度実装化を実現できる。しかも、半導体チップの裏面
にボンデングパッドを設ける必要もないので、構成も簡
略化するばかりでなく、良好な放熱性を保持・発揮する
ので実装回路装置を構成したときも、信頼性の高い機能
を呈する。
プを多段的ないし積層的にフリップチップ実装した構成
を採るため、通常行われているフリップチップ実装の場
合に比べて、実装回路装置の構成において高密度実装を
容易に達成し得る。すなわち、半導体装置の実装に要す
る配線基板面積は、前記半導体装置を形成する半導体チ
ップの平面的な全面積に比べて大幅に低減するため、高
密度実装化を実現できる。しかも、半導体チップの裏面
にボンデングパッドを設ける必要もないので、構成も簡
略化するばかりでなく、良好な放熱性を保持・発揮する
ので実装回路装置を構成したときも、信頼性の高い機能
を呈する。
【００１０】
【実施例】以下、図１、図２(a) 〜(j) 、図３、図４お
よび図５を参照して本発明の実施例を説明する。
よび図５を参照して本発明の実施例を説明する。
【００１１】図１は本発明に係る半導体装置の要部構成
例の断面図である。この図１において、３は本発明に係
る半導体装置５を実装した配線基板で、前記半導体装置
５は、次のように構成されている。すなわち、ボンデン
グパッド上に第１のバンプ電極6aを有する第１の半導体
チップは5a、ボンデングパッド上に前記第１の半導体チ
ップ5aの厚および第１のバンプ電極6a高さの和よりも高
い第２のバンプ電極6bを有し、かつ第２のバンプ電極6b
が形成された面（面上）において互いに能動素子領域7
a，7b形成面を対向させて、前記第１の半導体チップ5a
をフリップチップ実装した第２の半導体チップ5b、ボン
デングパッド上に前記第２の半導体チップ5bの厚および
第２のバンプ電極6b高さの和よりも高い第３のバンプ電
極6cを有し、かつ第３のバンプ電極6cが形成された領域
内において互いに能動素子領域7b，7c形成面を対向させ
て、前記第２の半導体チップ5bをフリップチップ実装し
た第３の半導体チップ5cとを具備した構成を成してい
る。
例の断面図である。この図１において、３は本発明に係
る半導体装置５を実装した配線基板で、前記半導体装置
５は、次のように構成されている。すなわち、ボンデン
グパッド上に第１のバンプ電極6aを有する第１の半導体
チップは5a、ボンデングパッド上に前記第１の半導体チ
ップ5aの厚および第１のバンプ電極6a高さの和よりも高
い第２のバンプ電極6bを有し、かつ第２のバンプ電極6b
が形成された面（面上）において互いに能動素子領域7
a，7b形成面を対向させて、前記第１の半導体チップ5a
をフリップチップ実装した第２の半導体チップ5b、ボン
デングパッド上に前記第２の半導体チップ5bの厚および
第２のバンプ電極6b高さの和よりも高い第３のバンプ電
極6cを有し、かつ第３のバンプ電極6cが形成された領域
内において互いに能動素子領域7b，7c形成面を対向させ
て、前記第２の半導体チップ5bをフリップチップ実装し
た第３の半導体チップ5cとを具備した構成を成してい
る。
【００１２】そして、前記構成の半導体装置５は、次の
ような手段によって容易に製造し得る。図２(a) 〜(j)
は、半導体装置５を製造する実施態様例を模式的に示し
たもので、先ず、ボンデングパッド8bが、パッシベーシ
ョン膜の一部が除かれた領域に形成された第２の半導体
チップ5bを用意し、この第２の半導体チップ5bの、前記
ボンデングパッド8b形成面に、ボンデングパッド8b面を
露出させて、たとえばポリイミド樹脂層9bを設ける。こ
のポリイミド樹脂層9bの形成は、たとえばポリイミド前
駆体 UR-3140（東レ製，商品名）を全面にスピンコート
した後、露光し、現像液 DV505（東レ製，商品名）によ
り現像して、ボンデングパッド8b面を開口してから、 4
00℃程度の温度で加熱してポリイミド前駆体 UR-3140校
をポリイミド化させる（図２(a))。
ような手段によって容易に製造し得る。図２(a) 〜(j)
は、半導体装置５を製造する実施態様例を模式的に示し
たもので、先ず、ボンデングパッド8bが、パッシベーシ
ョン膜の一部が除かれた領域に形成された第２の半導体
チップ5bを用意し、この第２の半導体チップ5bの、前記
ボンデングパッド8b形成面に、ボンデングパッド8b面を
露出させて、たとえばポリイミド樹脂層9bを設ける。こ
のポリイミド樹脂層9bの形成は、たとえばポリイミド前
駆体 UR-3140（東レ製，商品名）を全面にスピンコート
した後、露光し、現像液 DV505（東レ製，商品名）によ
り現像して、ボンデングパッド8b面を開口してから、 4
00℃程度の温度で加熱してポリイミド前駆体 UR-3140校
をポリイミド化させる（図２(a))。
【００１３】次いで、前記で形成したポリイミド樹脂層
9b面上に、Al／Ti層を蒸着・形成した後、そのAl／Ti層
面上にエッチングレジスト OFPR-800 ( 東京応化社）ス
ピンコートし、プリベーク，露光，現像を順次行い前記
ボンデングパッド8bに接続するエッチングレジストパタ
ーンを形成する。このように、エッチングレジストパタ
ーンを形成した後、リン酸／酢酸／硝酸の混合液でAl
を、EDTA／NH3 ／ H2 O2 でTiをと順次選択エッチング
してから、前記エッチングレジストパターンを成す OFP
R-800 層を除去して、第２の配線パター 10bを形成する
（図２(b))。
9b面上に、Al／Ti層を蒸着・形成した後、そのAl／Ti層
面上にエッチングレジスト OFPR-800 ( 東京応化社）ス
ピンコートし、プリベーク，露光，現像を順次行い前記
ボンデングパッド8bに接続するエッチングレジストパタ
ーンを形成する。このように、エッチングレジストパタ
ーンを形成した後、リン酸／酢酸／硝酸の混合液でAl
を、EDTA／NH3 ／ H2 O2 でTiをと順次選択エッチング
してから、前記エッチングレジストパターンを成す OFP
R-800 層を除去して、第２の配線パター 10bを形成する
（図２(b))。
【００１４】前記第２の配線パターン 10bを形成した面
上に、ポリイミド樹脂層9cを前記の場合と同様にして、
第２のボンデングパッド 11aに相当する部分を除いて形
成する（図２(c))。前記ポリイミド樹脂層9cを形成した
面上に、たとえばTi／Cu層13を蒸着によって形成する
（図２(d))。次いで、前記形成したTi／Cu層12面上に、
厚膜レジスト AZ 4903（ヘキストジャパン社製）をスピ
ンコートして、膜厚 500μm 程度のレジスト層13を形成
し、露光，現像を順次行って 100μm □の開口を有する
ボンデングパッド9bよりも、一辺が20μm 小さい80μm
の開口部14を形成する（図２(e))。前記マスキングした
後、硫酸銅250g/l，硫酸（比重1.84） 50g/lから成る溶
液に浸漬して、浴温度25℃に設定し、前記Ti／Cu層12を
陰極，高純度銅を陽極として、電流密度 5A/dm2 を印加
して緩やかに攪拌しながら銅を 450μm メッキする。そ
の後、全スズ40 g/l，第１スズ35 g/l，鉛44 g/l，遊離
ホウ酸40 g/l，ホウ酸25 g/l，ニカワ3.0g/lから成るメ
ッキ浴を用い、前記Ti／Cu層12を陰極，40％スズをを陽
極として、電流密度 3.2A/dm2 を印加して緩やかに攪拌
しながらスズ／鉛＝40／60の合金を50μm 連続メッキ
（図２(f))して、第２のバンプ6bを形成する。
上に、ポリイミド樹脂層9cを前記の場合と同様にして、
第２のボンデングパッド 11aに相当する部分を除いて形
成する（図２(c))。前記ポリイミド樹脂層9cを形成した
面上に、たとえばTi／Cu層13を蒸着によって形成する
（図２(d))。次いで、前記形成したTi／Cu層12面上に、
厚膜レジスト AZ 4903（ヘキストジャパン社製）をスピ
ンコートして、膜厚 500μm 程度のレジスト層13を形成
し、露光，現像を順次行って 100μm □の開口を有する
ボンデングパッド9bよりも、一辺が20μm 小さい80μm
の開口部14を形成する（図２(e))。前記マスキングした
後、硫酸銅250g/l，硫酸（比重1.84） 50g/lから成る溶
液に浸漬して、浴温度25℃に設定し、前記Ti／Cu層12を
陰極，高純度銅を陽極として、電流密度 5A/dm2 を印加
して緩やかに攪拌しながら銅を 450μm メッキする。そ
の後、全スズ40 g/l，第１スズ35 g/l，鉛44 g/l，遊離
ホウ酸40 g/l，ホウ酸25 g/l，ニカワ3.0g/lから成るメ
ッキ浴を用い、前記Ti／Cu層12を陰極，40％スズをを陽
極として、電流密度 3.2A/dm2 を印加して緩やかに攪拌
しながらスズ／鉛＝40／60の合金を50μm 連続メッキ
（図２(f))して、第２のバンプ6bを形成する。
【００１５】前記により第２のバンプ6bを形成した後、
メッキレジスト膜を成していた厚膜レジスト AZ 4903層
13を、たとえばアセトンで溶解除去してから（図２
(g))、前記スズ／鉛（第２のバンプ）6bをエッチングマ
スクとして、過硫酸アンモニウム／硫酸／エタノールか
ら成る溶液で、露出した前記Cu層をエッチング後、さら
にEDTA，アンモニア，過酸化水素から成る溶液で、露出
した前記Ti層をエッチングして、その後レジストOFPR層
9cをアセトンで溶解除去する（図２(h))。
メッキレジスト膜を成していた厚膜レジスト AZ 4903層
13を、たとえばアセトンで溶解除去してから（図２
(g))、前記スズ／鉛（第２のバンプ）6bをエッチングマ
スクとして、過硫酸アンモニウム／硫酸／エタノールか
ら成る溶液で、露出した前記Cu層をエッチング後、さら
にEDTA，アンモニア，過酸化水素から成る溶液で、露出
した前記Ti層をエッチングして、その後レジストOFPR層
9cをアセトンで溶解除去する（図２(h))。
【００１６】一方、第１の半導体チップ5aも前記に準じ
た操作で構成される。すなわち、ボンデングパッド8a
が、パッシベーション膜の一部が除かれた領域に形成さ
れた第１の半導体チップ5aを用意する。ここで、第１の
半導体チップ5aとしては、その形状，大きさが前記第２
の半導体チップ5bのバンプ電極6b領域内に収納・配置し
得るものである。この第１の半導体チップ5aの、前記ボ
ンデングパッド8a形成面に、ボンデングパッド8a面を露
出させてポリイミド樹脂層9aを設け、このポリイミド樹
脂層9b面上に、Cu／Ti層を蒸着・形成する。その後、前
記Cu／Ti層面上に厚膜レジスト AZ 4903（ヘキストジャ
パン社製）をスピンコートして、膜厚50μm 程度のレジ
スト層を形成し、露光，現像を順次行い、前記ボンデン
グパッド8a面に対応した領域を、たとえばボンデングパ
ッド8aの大きさ80μm □よりも、一辺が20μm 小さい60
μm □に開口させる。このようにマスキングした後、硫
酸銅250g/l，硫酸（比重1.84） 50g/lから成る溶液に浸
漬して、浴温度25℃に設定し、前記Ti／Cu層を陰極，高
純度銅を陽極として、電流密度 5A/dm2 を印加して緩や
かに攪拌しながら銅を40μm メッキする。その後、全ス
ズ40 g/l，第１スズ35g/l，鉛44 g/l，遊離ホウ酸40 g/
l，ホウ酸25 g/l，ニカワ3.0g/lから成るメッキ浴を用
い、前記Ti／Cu層を陰極，40％スズをを陽極として、電
流密度 3.2A/dm2 を印加して緩やかに攪拌しながらスズ
／鉛＝40／60の合金を10μm 連続メッキして、所要のバ
ンプ電極6aを形成する。
た操作で構成される。すなわち、ボンデングパッド8a
が、パッシベーション膜の一部が除かれた領域に形成さ
れた第１の半導体チップ5aを用意する。ここで、第１の
半導体チップ5aとしては、その形状，大きさが前記第２
の半導体チップ5bのバンプ電極6b領域内に収納・配置し
得るものである。この第１の半導体チップ5aの、前記ボ
ンデングパッド8a形成面に、ボンデングパッド8a面を露
出させてポリイミド樹脂層9aを設け、このポリイミド樹
脂層9b面上に、Cu／Ti層を蒸着・形成する。その後、前
記Cu／Ti層面上に厚膜レジスト AZ 4903（ヘキストジャ
パン社製）をスピンコートして、膜厚50μm 程度のレジ
スト層を形成し、露光，現像を順次行い、前記ボンデン
グパッド8a面に対応した領域を、たとえばボンデングパ
ッド8aの大きさ80μm □よりも、一辺が20μm 小さい60
μm □に開口させる。このようにマスキングした後、硫
酸銅250g/l，硫酸（比重1.84） 50g/lから成る溶液に浸
漬して、浴温度25℃に設定し、前記Ti／Cu層を陰極，高
純度銅を陽極として、電流密度 5A/dm2 を印加して緩や
かに攪拌しながら銅を40μm メッキする。その後、全ス
ズ40 g/l，第１スズ35g/l，鉛44 g/l，遊離ホウ酸40 g/
l，ホウ酸25 g/l，ニカワ3.0g/lから成るメッキ浴を用
い、前記Ti／Cu層を陰極，40％スズをを陽極として、電
流密度 3.2A/dm2 を印加して緩やかに攪拌しながらスズ
／鉛＝40／60の合金を10μm 連続メッキして、所要のバ
ンプ電極6aを形成する。
【００１７】前記によりバンプ電極6aを形成した後、メ
ッキレジスト膜を成していた厚膜レジスト AZ 4903層
を、たとえばアセトンで溶解除去してから、前記スズ／
鉛（第１のバンプ）6aをエッチングマスクとして、過硫
酸アンモニウム／硫酸／エタノールから成る溶液で、露
出した前記Cu層をエッチング後、さらにEDTA，アンモニ
ア，過酸化水素から成る溶液で、露出した前記Ti層をエ
ッチングして、その後レジストOFPR層をアセトンで溶解
除去し、第１の半導体チップ5aを得る。
ッキレジスト膜を成していた厚膜レジスト AZ 4903層
を、たとえばアセトンで溶解除去してから、前記スズ／
鉛（第１のバンプ）6aをエッチングマスクとして、過硫
酸アンモニウム／硫酸／エタノールから成る溶液で、露
出した前記Cu層をエッチング後、さらにEDTA，アンモニ
ア，過酸化水素から成る溶液で、露出した前記Ti層をエ
ッチングして、その後レジストOFPR層をアセトンで溶解
除去し、第１の半導体チップ5aを得る。
【００１８】さらに、前記第１の半導体チップ5aおよび
第２の半導体チップ5bの製造工程に準じて、第３の半導
体チップ5cを製造する。この第３の半導体チップ5cの構
成においては、第３の半導体チップ5cとしてその形状，
大きさが、前記第２の半導体チップ5bを、突設するバン
プ電極6cの領域内に収納・配置し得るものであり、また
その能動素子領域7c面に、前記第２の半導体チップ5bの
バンプ電極6bが接続される第３のボンデングパッド11b
が形成される。さらに、前記突設するバンプ電極6cの高
さも、前記第２の半導体チップ5bをバンプ電極6cの領域
内に内装（内蔵）する形で収納・配置し得るような高
さ、すなわち第２の半導体チップ5bの厚さおよびそのバ
ンプ電極6bの高さとの和以上に設定される。
第２の半導体チップ5bの製造工程に準じて、第３の半導
体チップ5cを製造する。この第３の半導体チップ5cの構
成においては、第３の半導体チップ5cとしてその形状，
大きさが、前記第２の半導体チップ5bを、突設するバン
プ電極6cの領域内に収納・配置し得るものであり、また
その能動素子領域7c面に、前記第２の半導体チップ5bの
バンプ電極6bが接続される第３のボンデングパッド11b
が形成される。さらに、前記突設するバンプ電極6cの高
さも、前記第２の半導体チップ5bをバンプ電極6cの領域
内に内装（内蔵）する形で収納・配置し得るような高
さ、すなわち第２の半導体チップ5bの厚さおよびそのバ
ンプ電極6bの高さとの和以上に設定される。
【００１９】次に、前記能動素子領域7b上に所要のバン
プ電極6bおよび第２ボンデングパッド11a が設けられて
いる第２の半導体チップ5b上へ、この第２の半導体チッ
プ5bに対して、第１の半導体チップ5aをフェースダウン
の位置関係に保ちながら、第１の半導体チップ5aのバン
プ電極6aを、第２の半導体チップ5bの第２ボンデングパ
ッド11a にハーフミラーを用いて位置合わせし、これら
バンプ電極6aおよび第２ボンデングパッド11a に対接さ
せる。なお、この工程においては、前記バンプ電極6aお
よび第２ボンデングパッド11a が対接する面に、予め共
晶半田層を介在させてあり、また第１の半導体チップ5a
を加熱機構付けのコレットに保持して前記操作を行って
いる。そして、前記第１の半導体チップ5aのバンプ電極
6aと第２の半導体チップ5bの第２ボンデングパッド11a
とを対接させた状態で、たとえば窒素雰囲気中、 280℃
程度に加熱することによって両者を電気的に接続する
（図２(i))。
プ電極6bおよび第２ボンデングパッド11a が設けられて
いる第２の半導体チップ5b上へ、この第２の半導体チッ
プ5bに対して、第１の半導体チップ5aをフェースダウン
の位置関係に保ちながら、第１の半導体チップ5aのバン
プ電極6aを、第２の半導体チップ5bの第２ボンデングパ
ッド11a にハーフミラーを用いて位置合わせし、これら
バンプ電極6aおよび第２ボンデングパッド11a に対接さ
せる。なお、この工程においては、前記バンプ電極6aお
よび第２ボンデングパッド11a が対接する面に、予め共
晶半田層を介在させてあり、また第１の半導体チップ5a
を加熱機構付けのコレットに保持して前記操作を行って
いる。そして、前記第１の半導体チップ5aのバンプ電極
6aと第２の半導体チップ5bの第２ボンデングパッド11a
とを対接させた状態で、たとえば窒素雰囲気中、 280℃
程度に加熱することによって両者を電気的に接続する
（図２(i))。
【００２０】前記により第２の半導体チップ5bに、第１
の半導体チップ5aをフリップチップ実装した後、この第
１の半導体チップ5aを実装させた第２の半導体チップ5b
を、前記実装手段に準じて、さらに第３の半導体チップ
5cにフリップチップ実装する（図２(j))することによっ
て、本発明に係る半導体装置が構成される。
の半導体チップ5aをフリップチップ実装した後、この第
１の半導体チップ5aを実装させた第２の半導体チップ5b
を、前記実装手段に準じて、さらに第３の半導体チップ
5cにフリップチップ実装する（図２(j))することによっ
て、本発明に係る半導体装置が構成される。
【００２１】前記構成において、第１の半導体チップ5a
を 3mm□，第２の半導体チップ5bを4mm□，第１の半導
体チップ5cを 5mm□にそれぞれ設定して成る半導体装置
を、配線基板面に実装して実装回路装置を構成したとこ
ろ、従来のワイヤボンデング方式で構成した実装回路装
置の場合に比べて実装密度が 5倍、また TAB方式で構成
した実装回路装置の場合に比べて実装密度が 4倍にそれ
ぞれ向上していた。さらに、半導体装置の熱抵抗を評価
したところ、 5mm□のチップで自然冷却により20℃/Wで
あり、ワイヤボンデング方式で積層した構成の場合（図
７参照）の40℃/Wに対して 2倍の放熱特性を示した。ま
た、図１に示す構成にフリップチップ実装した実装回路
装置について、 -55℃(30 min)〜25℃( 5 min)〜 150℃
(30 min)〜25℃( 5 min)の温度サイクル試験（1000サイ
クル）を行成った結果、接続抵抗の増加は認められず、
機能面でも高い信頼性を示した。
を 3mm□，第２の半導体チップ5bを4mm□，第１の半導
体チップ5cを 5mm□にそれぞれ設定して成る半導体装置
を、配線基板面に実装して実装回路装置を構成したとこ
ろ、従来のワイヤボンデング方式で構成した実装回路装
置の場合に比べて実装密度が 5倍、また TAB方式で構成
した実装回路装置の場合に比べて実装密度が 4倍にそれ
ぞれ向上していた。さらに、半導体装置の熱抵抗を評価
したところ、 5mm□のチップで自然冷却により20℃/Wで
あり、ワイヤボンデング方式で積層した構成の場合（図
７参照）の40℃/Wに対して 2倍の放熱特性を示した。ま
た、図１に示す構成にフリップチップ実装した実装回路
装置について、 -55℃(30 min)〜25℃( 5 min)〜 150℃
(30 min)〜25℃( 5 min)の温度サイクル試験（1000サイ
クル）を行成った結果、接続抵抗の増加は認められず、
機能面でも高い信頼性を示した。
【００２２】図３は本発明に係る半導体装置の他の要部
構成例を断面的に示したもので、この構成においては、
配線基板の代わりにガラス基板３′面に、 CCDチップ 1
5aをドライバーIC 15bのバンプ電極 16bの領域内に内装
する形で、 CCDチップ 15aおよびドライバーIC 15bをそ
れぞれフリッブチップ実装した構成を採っている。この
半導体装置の場合は、ガラス基板３′を通して受光した
信号をドライバーIC15bで制御できるため、従来のたと
えばフレキシブル基板を用いた構成の場合に比べて、電
子機器のコンパクト化も可能となった。
構成例を断面的に示したもので、この構成においては、
配線基板の代わりにガラス基板３′面に、 CCDチップ 1
5aをドライバーIC 15bのバンプ電極 16bの領域内に内装
する形で、 CCDチップ 15aおよびドライバーIC 15bをそ
れぞれフリッブチップ実装した構成を採っている。この
半導体装置の場合は、ガラス基板３′を通して受光した
信号をドライバーIC15bで制御できるため、従来のたと
えばフレキシブル基板を用いた構成の場合に比べて、電
子機器のコンパクト化も可能となった。
【００２３】さらに、図４は本発明に係る半導体装置の
別の要部構成例を斜視的に示したもので、この構成例に
おいては、第３の半導体チップ5c面上に第１の半導体チ
ップ5aが複数個フリップチップ実装している。図４にお
いて、8cはその上面に第３のバンプ電極6cが設けられる
第３のボンデングパッド、11b は第２の半導体チップ5b
のバンプ電極6bなどが接続する第２のボンデングパッド
である。この構成の場合は、半導体装置における半導体
チップの高密度化が可能で、また第３の半導体チップ5c
面に、たとえばチップ抵抗，チップコンデンサ，薄膜抵
抗，薄膜コンデンサなども併せて実装し易い。
別の要部構成例を斜視的に示したもので、この構成例に
おいては、第３の半導体チップ5c面上に第１の半導体チ
ップ5aが複数個フリップチップ実装している。図４にお
いて、8cはその上面に第３のバンプ電極6cが設けられる
第３のボンデングパッド、11b は第２の半導体チップ5b
のバンプ電極6bなどが接続する第２のボンデングパッド
である。この構成の場合は、半導体装置における半導体
チップの高密度化が可能で、また第３の半導体チップ5c
面に、たとえばチップ抵抗，チップコンデンサ，薄膜抵
抗，薄膜コンデンサなども併せて実装し易い。
【００２４】さらにまた、図５は本発明に係る半導体装
置の異なる要部構成例を斜視的に示したもので、この構
成例においては、たとえば第３の半導体チップ5c面上
に、第１の半導体チップ5aを交差させた形でフリップチ
ップ実装している。つまり、本発明に係る半導体装置に
おいては、半導体チップ5a，5b，5cなどの形状に応じて
（半導体チップの形状が制約されることなく）、任意な
向きに（向きを揃えずに）フリップチップ実装した構成
を採り得る。
置の異なる要部構成例を斜視的に示したもので、この構
成例においては、たとえば第３の半導体チップ5c面上
に、第１の半導体チップ5aを交差させた形でフリップチ
ップ実装している。つまり、本発明に係る半導体装置に
おいては、半導体チップ5a，5b，5cなどの形状に応じて
（半導体チップの形状が制約されることなく）、任意な
向きに（向きを揃えずに）フリップチップ実装した構成
を採り得る。
【００２５】なお、本発明は前記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で変更して実施し
得る。たとえば、バンプ電極の形成はCuの他Au，Pd，P
t，Niなどで行ってもよく、またバンプ電極の形成時の
電気メッキで陰極を成す導電性層もCu／Tiに限定されな
いし、さらに多段的にフリップチップ実装する半導体チ
ップ数も、前記例示に限定されないことは勿論である。
のでなく、その要旨を逸脱しない範囲で変更して実施し
得る。たとえば、バンプ電極の形成はCuの他Au，Pd，P
t，Niなどで行ってもよく、またバンプ電極の形成時の
電気メッキで陰極を成す導電性層もCu／Tiに限定されな
いし、さらに多段的にフリップチップ実装する半導体チ
ップ数も、前記例示に限定されないことは勿論である。
【００２６】
【発明の効果】本発明に係る半導体装置よれば、従来の
フリップチップ実装によって半導体実装回路装置を構成
する場合に比べて、配線基板面を立体的に利用し得るた
め、高密度実装回路装置の実現が可能となる。しかも、
この高密度化達成に当たり、従来知られている方式に比
べて繁雑な作業なども要せずに、信頼性の高い電気的な
接続を達成し得るとともに、一方では良好な放熱性を呈
するので、信頼性の高い、かつ高密度実装回路装置の構
成を容易に図り得る。
フリップチップ実装によって半導体実装回路装置を構成
する場合に比べて、配線基板面を立体的に利用し得るた
め、高密度実装回路装置の実現が可能となる。しかも、
この高密度化達成に当たり、従来知られている方式に比
べて繁雑な作業なども要せずに、信頼性の高い電気的な
接続を達成し得るとともに、一方では良好な放熱性を呈
するので、信頼性の高い、かつ高密度実装回路装置の構
成を容易に図り得る。
【図１】本発明に係る半導体装置の要部構成例を示す断
面図。
面図。
【図２】本発明に係る半導体装置を製造する実施態様例
を模式的に示すもので、(a) は半導体チップ面に絶縁層
を形成した状態を示す断面図、(b) は絶縁層上に配線パ
ターンを形成した状態を示す断面図、(c) は第２のボン
デングパッドを形成した状態を示す断面図、(d) はメッ
キ用の導電層を形成した状態を示す断面図、(e)はメッ
キレジスト膜をパターンニングした状態を示す断面図、
(f) はバンプ電極をメッキ形成した状態を示す断面図、
(g) はメッキレジスト膜を除去した状態を示す断面図、
(h) は第２のボンデングパッドを形成した状態を示す断
面図、(i)は第２の半導体チップ面に第１の半導体チッ
プをフリッブチップ実装した状態を示す断面図、(j) は
半導体装置の断面図。
を模式的に示すもので、(a) は半導体チップ面に絶縁層
を形成した状態を示す断面図、(b) は絶縁層上に配線パ
ターンを形成した状態を示す断面図、(c) は第２のボン
デングパッドを形成した状態を示す断面図、(d) はメッ
キ用の導電層を形成した状態を示す断面図、(e)はメッ
キレジスト膜をパターンニングした状態を示す断面図、
(f) はバンプ電極をメッキ形成した状態を示す断面図、
(g) はメッキレジスト膜を除去した状態を示す断面図、
(h) は第２のボンデングパッドを形成した状態を示す断
面図、(i)は第２の半導体チップ面に第１の半導体チッ
プをフリッブチップ実装した状態を示す断面図、(j) は
半導体装置の断面図。
【図３】本発明に係る半導体装置の他の要部構成例を示
す断面図。
す断面図。
【図４】本発明に係る半導体装置の別の要部構成例を示
す断面図。
す断面図。
【図５】本発明に係る半導体装置の別の要部構成例を示
す断面図。
す断面図。
【図６】従来の半導体装置を配線基板面に実装した態様
を示す断面図。
を示す断面図。
【図７】従来の半導体装置を配線基板面に実装した他の
態様を示す断面図。
態様を示す断面図。
1a，1b，1c…半導体チップ 2a，2b，2c…ボンデング
パッド ３…配線基板 ３′…ガラス基板 ４…
ボンデングワイヤ ５…半導体装置 5a…第１の半
導体チップ 5b…第２の半導体チップ 5c…第３の
半導体チップ 6a…第１のバンプ電極 6b…第２のバンプ電極 6c
…第３のバンプ電極 7a，7b，7c…能動素子領域 8a，8b，8c…ボンデング
パッド 9a，9b，9c…ポリイミド樹脂層 10a …配
線パターン 11a,11b …第２のボンデングパッド
12…Ti／Cu層 13…レジスト層 14…開口部 15
a …CCD チップ 15b …ドライバーIC 16a …CCD チップのバンプ電極
16b …ドライバーICのバンプ電極
パッド ３…配線基板 ３′…ガラス基板 ４…
ボンデングワイヤ ５…半導体装置 5a…第１の半
導体チップ 5b…第２の半導体チップ 5c…第３の
半導体チップ 6a…第１のバンプ電極 6b…第２のバンプ電極 6c
…第３のバンプ電極 7a，7b，7c…能動素子領域 8a，8b，8c…ボンデング
パッド 9a，9b，9c…ポリイミド樹脂層 10a …配
線パターン 11a,11b …第２のボンデングパッド
12…Ti／Cu層 13…レジスト層 14…開口部 15
a …CCD チップ 15b …ドライバーIC 16a …CCD チップのバンプ電極
16b …ドライバーICのバンプ電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１０月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (1)
- 【請求項１】 ボンデングパッド上に第１のバンプ電極
を有する第１の半導体チップと、ボンデングパッド上に
前記第１の半導体チップの厚および第１のバンプ電極の
高さとの和よりも高い第２のバンプ電極を有し、かつ第
２のバンプ電極が形成された面上において互いに能動素
子領域形成面を対向させて少なくとも１個の第１の半導
体チップをフリップチップ実装した第２の半導体チップ
と、ボンデングパッド上に前記第２の半導体チップの厚
および第２のバンプ電極の高さとの和よりも高い第３の
バンプ電極を有し、かつ第３のバンプ電極が形成された
面上において互いに能動素子領域形成面を対向させて少
なくとも１個の第２の半導体チップをフリップ実装した
第３の半導体チップとを具備してなることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04061636A JP3119927B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04061636A JP3119927B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132474A true JPH06132474A (ja) | 1994-05-13 |
| JP3119927B2 JP3119927B2 (ja) | 2000-12-25 |
Family
ID=13176888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04061636A Expired - Lifetime JP3119927B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3119927B2 (ja) |
Cited By (16)
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| US6051886A (en) * | 1995-08-16 | 2000-04-18 | Micron Technology, Inc. | Angularly offset stacked die multichip device and method of manufacture |
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| JP2010239162A (ja) * | 2010-07-26 | 2010-10-21 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9910346D0 (en) | 1999-05-05 | 1999-06-30 | Holloway David H | Seed germination medium |
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1992
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| JP3119927B2 (ja) | 2000-12-25 |
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