JPH06132511A - 受光集積素子 - Google Patents
受光集積素子Info
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- JPH06132511A JPH06132511A JP4282804A JP28280492A JPH06132511A JP H06132511 A JPH06132511 A JP H06132511A JP 4282804 A JP4282804 A JP 4282804A JP 28280492 A JP28280492 A JP 28280492A JP H06132511 A JPH06132511 A JP H06132511A
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Semiconductor Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【目的】 増幅素子と受光素子を接続する信号伝搬用の
配線電極を特別に設けることを要しない、構造の簡単な
受光集積素子を提供すること。 【構成】 ＨＢＴ構造を有する増幅素子およびＭＳＭ構
造を有する受光素子が互いに両素子間の信号伝搬を行う
ための共通層５０は、増幅素子の制御層と前記受光素子
の半導体受光層とを兼ねたｎ−ＩｎＧａＡｓ層５０を以
って構成し、増幅素子は、共通層５０、ｐ−ＩｎＰ層５
２および共通層５０の裏面に設けられ第２主電極５８を
具えたｐ−ＩｎＰ基板５４を以って構成し、受光素子は
共通層５０、バイアス電極６０、ｐ−ＩｎＰ層５２およ
び第１主電極とを以って構成する。
配線電極を特別に設けることを要しない、構造の簡単な
受光集積素子を提供すること。 【構成】 ＨＢＴ構造を有する増幅素子およびＭＳＭ構
造を有する受光素子が互いに両素子間の信号伝搬を行う
ための共通層５０は、増幅素子の制御層と前記受光素子
の半導体受光層とを兼ねたｎ−ＩｎＧａＡｓ層５０を以
って構成し、増幅素子は、共通層５０、ｐ−ＩｎＰ層５
２および共通層５０の裏面に設けられ第２主電極５８を
具えたｐ−ＩｎＰ基板５４を以って構成し、受光素子は
共通層５０、バイアス電極６０、ｐ−ＩｎＰ層５２およ
び第１主電極とを以って構成する。
Description
【０００１】
【産業上の利用分野】この発明は、受光集積素子、特
に、光伝送用の受光モジュ−ルの構造に関する。
に、光伝送用の受光モジュ−ルの構造に関する。
【０００２】
【従来の技術】従来、この種の受光集積素子としては、
例えば、モノリシックＰＩＮ／ＦＥＴについて、文献：
「電子情報通信学会研究会、ＯＱＥ８６−１８２、１９
８６年」に記載されたものがある。この文献に記載のモ
ノリシックＰＩＮ／ＦＥＴの断面図を図２に示す。尚、
図はハッチングを一部省略して示してある。
例えば、モノリシックＰＩＮ／ＦＥＴについて、文献：
「電子情報通信学会研究会、ＯＱＥ８６−１８２、１９
８６年」に記載されたものがある。この文献に記載のモ
ノリシックＰＩＮ／ＦＥＴの断面図を図２に示す。尚、
図はハッチングを一部省略して示してある。
【０００３】このモノリシックＰＩＮ／ＦＥＴは、半絶
縁性ＩｎＰ基板１０に部分的に形成したこの溝にＰＩＮ
フォトダイオ−ドの受光素子１２を具え、半絶縁性Ｉｎ
Ｐ基板１０の溝でない部分の表面に増幅素子１４を具え
た構造となっている。この受光素子１２は、ｎ+ −Ｉｎ
Ｐ層１８、ｎ- −ＩｎＰ層２０、ｎ- −ＧａＩｎＡｓ層
２２、ｎ- −ＩｎＰ層２４およびｎ- −ＩｎＰ層２４中
に選択拡散よって形成したｐ+ 領域２６を具えている。
そして受光素子１２はＳｉＯ2 膜４２で保護されてい
る。
縁性ＩｎＰ基板１０に部分的に形成したこの溝にＰＩＮ
フォトダイオ−ドの受光素子１２を具え、半絶縁性Ｉｎ
Ｐ基板１０の溝でない部分の表面に増幅素子１４を具え
た構造となっている。この受光素子１２は、ｎ+ −Ｉｎ
Ｐ層１８、ｎ- −ＩｎＰ層２０、ｎ- −ＧａＩｎＡｓ層
２２、ｎ- −ＩｎＰ層２４およびｎ- −ＩｎＰ層２４中
に選択拡散よって形成したｐ+ 領域２６を具えている。
そして受光素子１２はＳｉＯ2 膜４２で保護されてい
る。
【０００４】一方、増幅素子は１４は、この受光素子１
２で発生した光起電力を増幅するＦＥＴ構造を構成して
いる。そして、半絶縁性ＩｎＰ基板１０上の受光素子と
は別の領域に、ＡｌＩｎＡｓ層２８およびｎ−ＧａＩｎ
Ａｓ層３０を形成し、その上に、Ａｕ／ＡｕＧｅ層３２
を介してソースおよびドレイン電極３４および３６と、
ＡｌＩｎＡｓ層３８を介してＡｌのゲート電極４０を設
けて、この増幅素子１４を構成している。
２で発生した光起電力を増幅するＦＥＴ構造を構成して
いる。そして、半絶縁性ＩｎＰ基板１０上の受光素子と
は別の領域に、ＡｌＩｎＡｓ層２８およびｎ−ＧａＩｎ
Ａｓ層３０を形成し、その上に、Ａｕ／ＡｕＧｅ層３２
を介してソースおよびドレイン電極３４および３６と、
ＡｌＩｎＡｓ層３８を介してＡｌのゲート電極４０を設
けて、この増幅素子１４を構成している。
【０００５】受光素子１２と増幅素子１４は、それぞれ
個別の領域の個別の結晶成長層上に形成してある。両素
子１２および１４は配線電極１６で接続され、この配線
電極１８を介して両素子１２および１４間の信号伝搬を
行わせている。
個別の領域の個別の結晶成長層上に形成してある。両素
子１２および１４は配線電極１６で接続され、この配線
電極１８を介して両素子１２および１４間の信号伝搬を
行わせている。
【０００６】このように、受光素子と増幅素子とをモノ
リシック集積することにより、両素子を接続する配線電
極の距離を、個々の素子をハイブリッド接続する場合よ
りも短縮することができる。その結果、配線電極に起因
する誘導成分が減り、受光集積素子の高速動作が容易に
なる。
リシック集積することにより、両素子を接続する配線電
極の距離を、個々の素子をハイブリッド接続する場合よ
りも短縮することができる。その結果、配線電極に起因
する誘導成分が減り、受光集積素子の高速動作が容易に
なる。
【０００７】
【発明が解決しようとする課題】しかしながら、増幅素
子および受光素子の間で信号の伝搬を行わせる配線電極
のインピ−ダンスは、一般に、増幅素子および受光素子
のインピ−ダンスと一致しない（インピーダンスのミス
マッチング）。このインピーダンスのミスマッチング
は、特に高い周波数の両素子間の信号伝搬に影響する。
その結果、増幅素子の動作帯域が配線電極によって制限
されてしまう。
子および受光素子の間で信号の伝搬を行わせる配線電極
のインピ−ダンスは、一般に、増幅素子および受光素子
のインピ−ダンスと一致しない（インピーダンスのミス
マッチング）。このインピーダンスのミスマッチング
は、特に高い周波数の両素子間の信号伝搬に影響する。
その結果、増幅素子の動作帯域が配線電極によって制限
されてしまう。
【０００８】さらに、従来の受光集積素子は、受光素子
領域と増幅素子領域とをそれぞれ個別の結晶成長層上に
形成してある。その上、受光素子にＰＩＮ−ＰＤを用い
ているため、Ｐ−Ｎ接合を選択拡散または選択結晶成長
により作る必要がある。また、上述の受光集積素子では
増幅素子にＦＥＴを用いているため、ＦＥＴに電圧を印
加するための、抵抗とコンデンサとを組み合わせたバイ
アス回路を受光集積素子に作り込むことが必要になる。
このため、受光集積素子の構造が複雑となり、受光素子
の小型化が困難になる。また、受光集積素子の製造工程
も複雑になるため、受光集積素子の製造コストが高くな
る原因となる。
領域と増幅素子領域とをそれぞれ個別の結晶成長層上に
形成してある。その上、受光素子にＰＩＮ−ＰＤを用い
ているため、Ｐ−Ｎ接合を選択拡散または選択結晶成長
により作る必要がある。また、上述の受光集積素子では
増幅素子にＦＥＴを用いているため、ＦＥＴに電圧を印
加するための、抵抗とコンデンサとを組み合わせたバイ
アス回路を受光集積素子に作り込むことが必要になる。
このため、受光集積素子の構造が複雑となり、受光素子
の小型化が困難になる。また、受光集積素子の製造工程
も複雑になるため、受光集積素子の製造コストが高くな
る原因となる。
【０００９】そこで、この出願に係る発明者は、試行錯
誤の末、増幅素子としてＨＢＴ構造を用い、受光素子と
してＭＳＭ構造を用いて、受光集積素子を構成すれば、
増幅素子および受光素子間を接続する配線電極を無くす
ことができ、その上、ＦＥＴおよびＰＩＮフォトダイオ
ードを用いた場合よりも受光集積素子の構造も簡単にす
ることができることを発見した。
誤の末、増幅素子としてＨＢＴ構造を用い、受光素子と
してＭＳＭ構造を用いて、受光集積素子を構成すれば、
増幅素子および受光素子間を接続する配線電極を無くす
ことができ、その上、ＦＥＴおよびＰＩＮフォトダイオ
ードを用いた場合よりも受光集積素子の構造も簡単にす
ることができることを発見した。
【００１０】従って、この発明の目的は、増幅素子と受
光素子を接続する信号伝搬用の配線電極を特別に設ける
ことを要しない、構造の簡単な受光集積素子を提供する
ことである。
光素子を接続する信号伝搬用の配線電極を特別に設ける
ことを要しない、構造の簡単な受光集積素子を提供する
ことである。
【００１１】
【課題を解決するための手段】この目的の達成を図るた
め、この発明の受光集積素子によれば、ＨＢＴ（ヘテロ
接合バイポーラトランジスタ）構造を有する増幅素子お
よびＭＳＭ（金属−半導体−金属）構造を有する受光素
子が互いに両素子間の信号伝搬を行わせるための共通層
を具えることを特徴とする。
め、この発明の受光集積素子によれば、ＨＢＴ（ヘテロ
接合バイポーラトランジスタ）構造を有する増幅素子お
よびＭＳＭ（金属−半導体−金属）構造を有する受光素
子が互いに両素子間の信号伝搬を行わせるための共通層
を具えることを特徴とする。
【００１２】また、好ましくは、共通層は、増幅素子の
制御層と受光素子の半導体受光層とを兼ねた第１導電型
の第１化合物半導体層を以って構成し、増幅素子は、制
御層を兼ねる第１化合物半導体層、第１化合物半導体層
上に設けられ、第１化合物半導体層よりも禁止帯幅の広
い、第１主電極を具えた第２導電型の第２化合物半導体
層、および、第１化合物半導体層の裏面に設けられ第２
主電極を具えた第１導電型の第３化合物半導体層を以っ
て構成し、受光素子は受光層を兼ねる第１化合物半導体
層、第１化合物半導体層上の第２化合物半導体層と同じ
側に設けられたバイアス電極、前記第２化合物半導体お
よび前記第１主電極を以って構成すると良い。
制御層と受光素子の半導体受光層とを兼ねた第１導電型
の第１化合物半導体層を以って構成し、増幅素子は、制
御層を兼ねる第１化合物半導体層、第１化合物半導体層
上に設けられ、第１化合物半導体層よりも禁止帯幅の広
い、第１主電極を具えた第２導電型の第２化合物半導体
層、および、第１化合物半導体層の裏面に設けられ第２
主電極を具えた第１導電型の第３化合物半導体層を以っ
て構成し、受光素子は受光層を兼ねる第１化合物半導体
層、第１化合物半導体層上の第２化合物半導体層と同じ
側に設けられたバイアス電極、前記第２化合物半導体お
よび前記第１主電極を以って構成すると良い。
【００１３】
【作用】この発明の受光集積素子によれば、受光素子の
一部を構成すると同時に増幅素子の一部をも構成する共
通層を設けている。このため、この共通層を通じて両素
子での信号の伝達を行わせることができるので、配線電
極を両素子間に設けずに両素子間の信号伝搬を行うこと
ができる。例えば、ＨＢＴ構造を有する増幅素子のベ−
ス層を共通層とすれば、受光素子の出力電流をそのまま
ベース電流とすることによって増幅素子を駆動させるこ
とができる。
一部を構成すると同時に増幅素子の一部をも構成する共
通層を設けている。このため、この共通層を通じて両素
子での信号の伝達を行わせることができるので、配線電
極を両素子間に設けずに両素子間の信号伝搬を行うこと
ができる。例えば、ＨＢＴ構造を有する増幅素子のベ−
ス層を共通層とすれば、受光素子の出力電流をそのまま
ベース電流とすることによって増幅素子を駆動させるこ
とができる。
【００１４】
【実施例】以下、図面を参照して、この発明の受光集積
素子の実施例について説明する。尚、以下に参照する図
は、この発明が理解できる程度に各構成成分の大きさ、
形状および位置関係を概略的に示してあるにすぎない。
従って、この発明はこの図示例にのみ限定されるもので
ないことは明らかである。また、以下に述べる実施例は
単なる好適例にすぎない。従って、この発明は、この実
施例にのみ限定されるものではない。
素子の実施例について説明する。尚、以下に参照する図
は、この発明が理解できる程度に各構成成分の大きさ、
形状および位置関係を概略的に示してあるにすぎない。
従って、この発明はこの図示例にのみ限定されるもので
ないことは明らかである。また、以下に述べる実施例は
単なる好適例にすぎない。従って、この発明は、この実
施例にのみ限定されるものではない。
【００１５】第１実施例 図１の（Ａ）および（Ｂ）は、この発明の受光集積素子
の第１実施例を示す工程図である。図１の（Ａ）は、こ
の発明の受光集積素子の要部平面図であり、図１の
（Ｂ）は、図１の（Ａ）のＩ−Ｉにおける断面図であ
る。尚、図は断面を表すハッチングを一部省略して示し
てある。
の第１実施例を示す工程図である。図１の（Ａ）は、こ
の発明の受光集積素子の要部平面図であり、図１の
（Ｂ）は、図１の（Ａ）のＩ−Ｉにおける断面図であ
る。尚、図は断面を表すハッチングを一部省略して示し
てある。
【００１６】この実施例では、受光集積素子を、ＨＢＴ
（ヘテロ接合バイポーラトランジスタ）構造を有する増
幅素子（増幅素子の領域を概略的に例として、図１の
（Ｂ）の点線で囲んだ領域Ｔで示し、以下、「増幅素子
Ｔ」と表記する。）およびＭＳＭ（金属−半導体−金
属）構造を有する受光素子（受光素子の領域を概略的に
例として、図１の（Ｂ）の点線で囲んだ領域Ｈで示し、
以下、「受光素子Ｈ」と表記する。）とを以って構成し
ている。これら素子が互いに両素子間の信号伝搬を行う
ための共通層５０は、増幅素子Ｔの制御層と受光素子Ｈ
の半導体受光層とを兼ねており、この共通層５０を第１
導電型の第１化合物半導体層としての、ｎ型のＩｎＧａ
Ａｓ層（以下、「ｎ−ＩｎＧａＡｓ層」と表記する）を
以って構成する。
（ヘテロ接合バイポーラトランジスタ）構造を有する増
幅素子（増幅素子の領域を概略的に例として、図１の
（Ｂ）の点線で囲んだ領域Ｔで示し、以下、「増幅素子
Ｔ」と表記する。）およびＭＳＭ（金属−半導体−金
属）構造を有する受光素子（受光素子の領域を概略的に
例として、図１の（Ｂ）の点線で囲んだ領域Ｈで示し、
以下、「受光素子Ｈ」と表記する。）とを以って構成し
ている。これら素子が互いに両素子間の信号伝搬を行う
ための共通層５０は、増幅素子Ｔの制御層と受光素子Ｈ
の半導体受光層とを兼ねており、この共通層５０を第１
導電型の第１化合物半導体層としての、ｎ型のＩｎＧａ
Ａｓ層（以下、「ｎ−ＩｎＧａＡｓ層」と表記する）を
以って構成する。
【００１７】増幅素子Ｔは、制御層としてのｎ−ＩｎＧ
ａＡｓ層５０上に第２導電型の第２化合物半導体層５２
を具えている。この第２導電型の第２化合物半導体層５
２をｎ−ＩｎＧａＡｓ層５０よりも禁止帯幅の広い、ｐ
型のＩｎＰ層（以下、「ｐ−ＩｎＰ層」と表記する）と
する。このｐ−ＩｎＰ層上に第１主電極５６を具えてい
る。さらに、第１化合物半導体層５０の裏面に第１導電
型の第３化合物半導体層としてのｐ型のＩｎＰ基板（以
下、「ｐ−ＩｎＰ基板」と表記する）５４を具え、この
ｐ−ＩｎＰ基板５４の下面には第２主電極５８を具えて
いる。
ａＡｓ層５０上に第２導電型の第２化合物半導体層５２
を具えている。この第２導電型の第２化合物半導体層５
２をｎ−ＩｎＧａＡｓ層５０よりも禁止帯幅の広い、ｐ
型のＩｎＰ層（以下、「ｐ−ＩｎＰ層」と表記する）と
する。このｐ−ＩｎＰ層上に第１主電極５６を具えてい
る。さらに、第１化合物半導体層５０の裏面に第１導電
型の第３化合物半導体層としてのｐ型のＩｎＰ基板（以
下、「ｐ−ＩｎＰ基板」と表記する）５４を具え、この
ｐ−ＩｎＰ基板５４の下面には第２主電極５８を具えて
いる。
【００１８】そして、この実施例の増幅素子では、共通
層５０は、ベ−ス層として機能し、ｐ−ＩｎＰ層５２は
エミッタ層として機能し、第１主電極５６はエミッタ電
極となり、ｐ−ＩｎＰ基板５４は、コレクタ層として機
能し、第２主電極はコレクタ電極となる。
層５０は、ベ−ス層として機能し、ｐ−ＩｎＰ層５２は
エミッタ層として機能し、第１主電極５６はエミッタ電
極となり、ｐ−ＩｎＰ基板５４は、コレクタ層として機
能し、第２主電極はコレクタ電極となる。
【００１９】受光素子Ｈは受光層としてのｎ−ＩｎＧａ
Ａｓ層５０、このｎ−ＩｎＧａＡｓ層５０上に設けられ
たバイアス電極６０、ｎ−ＩｎＰ層５２および第１主電
極５６を以って構成する。
Ａｓ層５０、このｎ−ＩｎＧａＡｓ層５０上に設けられ
たバイアス電極６０、ｎ−ＩｎＰ層５２および第１主電
極５６を以って構成する。
【００２０】上述した受光素子Ｈのバイアス電極６０
と、増幅素子Ｔのｐ−ＩｎＰ層５２および第１主電極５
６とは、共通層５０上で、互いにある距離を隔て入り組
んでいる。そして、バイアス電極６０と、ｐ−ＩｎＰ層
５２との間の、共通層５０の露出面が受光素子Ｈの受光
面となっている。
と、増幅素子Ｔのｐ−ＩｎＰ層５２および第１主電極５
６とは、共通層５０上で、互いにある距離を隔て入り組
んでいる。そして、バイアス電極６０と、ｐ−ＩｎＰ層
５２との間の、共通層５０の露出面が受光素子Ｈの受光
面となっている。
【００２１】以下、この実施例の受光集積素子の動作原
理について詳しく説明する。
理について詳しく説明する。
【００２２】この受光集積素子を動作させるために、バ
イアス電極６０と第１主電極５６間に、バイアス電極６
０が負となるようにバイアス電源６２により１〜２Ｖ程
度のバイアス電圧を印加し、第１主電極５６と第２主電
極５８間に第１主電極５６が正となるようにＨＢＴ電源
６４により５Ｖ程度の電圧を印加する。第１主電極５６
と共通電極間５８の配線上に制御抵抗６６を設けておい
て、この制御抵抗の両端の端子間電圧を出力電圧として
取り出す。
イアス電極６０と第１主電極５６間に、バイアス電極６
０が負となるようにバイアス電源６２により１〜２Ｖ程
度のバイアス電圧を印加し、第１主電極５６と第２主電
極５８間に第１主電極５６が正となるようにＨＢＴ電源
６４により５Ｖ程度の電圧を印加する。第１主電極５６
と共通電極間５８の配線上に制御抵抗６６を設けておい
て、この制御抵抗の両端の端子間電圧を出力電圧として
取り出す。
【００２３】バイアス電極６０と第１主電極５６間に露
出した、受光層であるｎ−ＩｎＧａＡｓ層５０に光を照
射すると、ｎ−ＩｎＧａＡｓ層５０内に光起電力による
電子正孔対が発生する。発生した正孔は、バイアス電極
６０側に引かれてバイアス電極６０より流出する。一
方、発生した電子は、ＨＢＴ構造の制御層であるｎ−Ｉ
ｎＧａＡｓ層（ベ−ス層）５０およびｐ−ＩｎＰ層（エ
ミッタ層）５２を通り、エミッタ電極５６から流出す
る。ところで、電子の移動速度は、正孔の移動速度に比
べて大きい。このため、電子がバイアス電極６０から流
出しても、この電子と対になって発生した正孔はまだｎ
−ＩｎＧａＡｓ層５０内を移動している。その結果、バ
イアス電極６０から別の電子がＩｎＧａＡｓ層５０内へ
引き出され、この過程により光起電力の倍増が生じる。
出した、受光層であるｎ−ＩｎＧａＡｓ層５０に光を照
射すると、ｎ−ＩｎＧａＡｓ層５０内に光起電力による
電子正孔対が発生する。発生した正孔は、バイアス電極
６０側に引かれてバイアス電極６０より流出する。一
方、発生した電子は、ＨＢＴ構造の制御層であるｎ−Ｉ
ｎＧａＡｓ層（ベ−ス層）５０およびｐ−ＩｎＰ層（エ
ミッタ層）５２を通り、エミッタ電極５６から流出す
る。ところで、電子の移動速度は、正孔の移動速度に比
べて大きい。このため、電子がバイアス電極６０から流
出しても、この電子と対になって発生した正孔はまだｎ
−ＩｎＧａＡｓ層５０内を移動している。その結果、バ
イアス電極６０から別の電子がＩｎＧａＡｓ層５０内へ
引き出され、この過程により光起電力の倍増が生じる。
【００２４】さらに、ｎ−ＩｎＧａＡｓ層５０は、増幅
素子の制御層（ベ−ス層）を兼ねているので、受光素子
の出力電流はそのまま増幅素子のベ−ス電流となって増
幅素子を駆動する。このため、ＨＢＴの電流増幅分増幅
されたエミッタ電流が配線上の制御抵抗を流れる。従っ
て、制御抵抗の端子間に電圧が発生し、この電圧を出力
電圧として取り出すことができる。
素子の制御層（ベ−ス層）を兼ねているので、受光素子
の出力電流はそのまま増幅素子のベ−ス電流となって増
幅素子を駆動する。このため、ＨＢＴの電流増幅分増幅
されたエミッタ電流が配線上の制御抵抗を流れる。従っ
て、制御抵抗の端子間に電圧が発生し、この電圧を出力
電圧として取り出すことができる。
【００２５】第２実施例 図２は、この発明の受光集積素子の第２実施例の構造を
示す断面図である。尚、図は断面を表すハッチングを一
部省略して示してある。
示す断面図である。尚、図は断面を表すハッチングを一
部省略して示してある。
【００２６】上述した第１実施例の構造では、受光素子
および増幅素子の共通層５０以外に、第１導電型の第３
化合物半導体層を構成するｐ−ＩｎＰ基板５４とその下
側に設けた共通電極５８を両素子に共通な構成成分とし
て形成している。しかし、ＭＳＭ（金属−半導体−金
属）構造の受光素子には、この第３化合物半導体層は必
ずしも必要ではない。
および増幅素子の共通層５０以外に、第１導電型の第３
化合物半導体層を構成するｐ−ＩｎＰ基板５４とその下
側に設けた共通電極５８を両素子に共通な構成成分とし
て形成している。しかし、ＭＳＭ（金属−半導体−金
属）構造の受光素子には、この第３化合物半導体層は必
ずしも必要ではない。
【００２７】従って、この図２に示す実施例では、受光
素子の受光層と増幅素子の増幅層のみを共通層５０で構
成し、他の構成成分については、個別に構成した例を示
している。従って、第２実施例の構成が第１実施例の構
成と異なる点は、受光素子Ｈの受光層であるｎ−ＩｎＧ
ａＡｓ層の下側には第２化合物半導体層を設けず、増幅
素子の制御層５０の下側にのみ、その層５０の上側に設
けたｐ−ＩｎＰ層５２と対向した位置に、第３化合物半
導体層としてのｐ−ＩｎＰ層５４を設け、このｐ−Ｉｎ
Ｐ層５４の下面に第２主電極５８を設けている点であ
る。従って、ｐ−ＩｎＰ層５４は増幅素子にのみ設け、
第２主電極５８をＨＢＴ電源６４および制御抵抗６６に
それぞれ接続している。
素子の受光層と増幅素子の増幅層のみを共通層５０で構
成し、他の構成成分については、個別に構成した例を示
している。従って、第２実施例の構成が第１実施例の構
成と異なる点は、受光素子Ｈの受光層であるｎ−ＩｎＧ
ａＡｓ層の下側には第２化合物半導体層を設けず、増幅
素子の制御層５０の下側にのみ、その層５０の上側に設
けたｐ−ＩｎＰ層５２と対向した位置に、第３化合物半
導体層としてのｐ−ＩｎＰ層５４を設け、このｐ−Ｉｎ
Ｐ層５４の下面に第２主電極５８を設けている点であ
る。従って、ｐ−ＩｎＰ層５４は増幅素子にのみ設け、
第２主電極５８をＨＢＴ電源６４および制御抵抗６６に
それぞれ接続している。
【００２８】上述した第２実施例の構造でも、実質的に
第１実施例と同様に動作するので、その動作説明を省略
する。
第１実施例と同様に動作するので、その動作説明を省略
する。
【００２９】上述した実施例では、この発明を、特定の
材料を使用し、また、特定の条件で形成した例につき説
明したが、この発明は多くの変更および変形を行うこと
ができる。例えば、上述した実施例では、第１導電型を
ｐ型、第２導電型をｎ型とした場合、即ち、ｐ−ｎ−ｐ
型のＨＢＴ構造を有する増幅素子の場合について説明し
たが、この発明では、第１導電型をｎ型、第２導電型を
ｐ型として、ｎ−ｐ−ｎ型のＨＢＴ構造を有する増幅素
子を用いても良い。その場合には、バイアス電源および
ＨＢＴ電源の極性の向きを上述の実施例および変形例の
場合と逆にする。また、上述した実施例では、第１主電
極およびバイアス電極の配置を、互いに入り組んだ櫛型
の平面パターンとしたが、この発明では、両電極の配置
は、両電極が接触せず、両電極間に受光面が露出するパ
ターンならば、特に制限はなく、例えば同心円状の平面
パターンとしても良い。
材料を使用し、また、特定の条件で形成した例につき説
明したが、この発明は多くの変更および変形を行うこと
ができる。例えば、上述した実施例では、第１導電型を
ｐ型、第２導電型をｎ型とした場合、即ち、ｐ−ｎ−ｐ
型のＨＢＴ構造を有する増幅素子の場合について説明し
たが、この発明では、第１導電型をｎ型、第２導電型を
ｐ型として、ｎ−ｐ−ｎ型のＨＢＴ構造を有する増幅素
子を用いても良い。その場合には、バイアス電源および
ＨＢＴ電源の極性の向きを上述の実施例および変形例の
場合と逆にする。また、上述した実施例では、第１主電
極およびバイアス電極の配置を、互いに入り組んだ櫛型
の平面パターンとしたが、この発明では、両電極の配置
は、両電極が接触せず、両電極間に受光面が露出するパ
ターンならば、特に制限はなく、例えば同心円状の平面
パターンとしても良い。
【００３０】
【発明の効果】この発明の受光集積素子によれば、ＭＳ
Ｍ構造の受光素子とＨＢＴ構造の増幅素子は共通層を有
する。このため、受光素子と増幅素子とを接続する配線
電極を設ける必要がない。その結果、受光集積素子の動
作帯域が配線電極による制限を受けない。その上、受光
集積素子の構造が簡単になり、受光集積素子の製造工程
も簡略化することができる。従って、受光集積素子の製
造コストを低くすることが可能となる。
Ｍ構造の受光素子とＨＢＴ構造の増幅素子は共通層を有
する。このため、受光素子と増幅素子とを接続する配線
電極を設ける必要がない。その結果、受光集積素子の動
作帯域が配線電極による制限を受けない。その上、受光
集積素子の構造が簡単になり、受光集積素子の製造工程
も簡略化することができる。従って、受光集積素子の製
造コストを低くすることが可能となる。
【００３１】また、ＭＳＭ構造を有する受光素子は、受
光素子自体に光起電力の増倍作用があるので、受光素子
にＰＩＮ−ＰＤを用いた場合よりも受光集積回路の感度
の向上が期待できる。
光素子自体に光起電力の増倍作用があるので、受光素子
にＰＩＮ−ＰＤを用いた場合よりも受光集積回路の感度
の向上が期待できる。
【図１】（Ａ）は、この発明の受光集積素子の第１実施
例の構造の説明に供する平面図、（Ｂ）は、（Ａ）のＩ
−Ｉでの断面図である。
例の構造の説明に供する平面図、（Ｂ）は、（Ａ）のＩ
−Ｉでの断面図である。
【図２】この発明の受光集積素子の第２実施例の構造の
説明に供する断面図である。
説明に供する断面図である。
【図３】従来の受光集積素子の一例であるモノリシック
ＰＩＮ／ＦＥＴの構造の説明に供する断面図である。
ＰＩＮ／ＦＥＴの構造の説明に供する断面図である。
５０：共通層、ｎ−ＩｎＧａＡｓ層（ベ−ス層） ５２：ｐ−ＩｎＰ層（エミッタ層） ５４：ｐ−ＩｎＰ基板（コレクタ層） ５６：第１主電極 ５８：第２主電極 ６０：バイアス電極 ６２：バイアス電源 ６４：ＨＢＴ電源 ６６：制御抵抗
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/108 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｃ
Claims (2)
- 【請求項１】 ＨＢＴ（ヘテロ接合バイポーラトランジ
スタ）構造を有する増幅素子およびＭＳＭ（金属−半導
体−金属）構造を有する受光素子が互いに両素子間の信
号伝搬を行わせるための共通層を具えることを特徴とす
る受光集積素子。 - 【請求項２】 請求項１に記載の受光集積素子におい
て、 前記共通層は、前記増幅素子の制御層と前記受光素子の
半導体受光層とを兼ねた第１導電型の第１化合物半導体
層を以って構成し、 前記増幅素子は、該制御層を兼ねる該第１化合物半導体
層、該第１化合物半導体層上に設けられ、該第１化合物
半導体層よりも禁止帯幅の広い、第１主電極を具えた第
２導電型の第２化合物半導体層、および、該第１化合物
半導体層の裏面に設けられ第２主電極を具えた第１導電
型の第３化合物半導体層を以って構成し、 前記受光素子は該受光層を兼ねる該第１化合物半導体
層、該第１化合物半導体層上の該第２化合物半導体層と
同じ側に設けられたバイアス電極、前記第２化合物半導
体および前記第１主電極を以って構成することを特徴と
する受光集積素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282804A JPH06132511A (ja) | 1992-10-21 | 1992-10-21 | 受光集積素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282804A JPH06132511A (ja) | 1992-10-21 | 1992-10-21 | 受光集積素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132511A true JPH06132511A (ja) | 1994-05-13 |
Family
ID=17657310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282804A Withdrawn JPH06132511A (ja) | 1992-10-21 | 1992-10-21 | 受光集積素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132511A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535231A (en) * | 1994-11-08 | 1996-07-09 | Samsung Electronics Co., Ltd. | Optoelectronic circuit including heterojunction bipolar transistor laser and photodetector |
| JP2007273832A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | フォトダイオードとその製造方法 |
| CN106847844A (zh) * | 2015-12-04 | 2017-06-13 | 佳能株式会社 | 摄像装置以及摄像系统 |
-
1992
- 1992-10-21 JP JP4282804A patent/JPH06132511A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535231A (en) * | 1994-11-08 | 1996-07-09 | Samsung Electronics Co., Ltd. | Optoelectronic circuit including heterojunction bipolar transistor laser and photodetector |
| JP2007273832A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | フォトダイオードとその製造方法 |
| CN106847844A (zh) * | 2015-12-04 | 2017-06-13 | 佳能株式会社 | 摄像装置以及摄像系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |