JPH06132532A

JPH06132532A - 半導体装置

Info

Publication number: JPH06132532A
Application number: JP4277617A
Authority: JP
Inventors: Shigeo Chatani; 茂雄茶谷
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-10-16
Filing date: 1992-10-16
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】電源側のトランジスタがオンしてもシリコン基
板への少数キャリアの注入を防止し、電気特性および信
頼性が悪化しないようにする。【構成】厚い絶縁膜32で覆われたシリコン基板31上に薄
膜トランジスタＱ12を形成する。さらに、薄膜で形成さ
れた薄膜トランジスタＱ12のドレイン電極を電源配線
に、同じく薄膜で形成された薄膜トランジスタＱ12のソ
ース電極をボンディングパッドに接続する。そして、ゲ
ート電極にロウレベルが印加されている状態で、ボンデ
ィングパッドに−１Ｖ程度を印加する。その際、薄膜ト
ランジスタＱ12がオン状態になっても、ソース電極はシ
リコン基板31からは分離されているので、シリコン基板
31への少数キャリアの注入が生じない。したがって、デ
バイスの電気特性および信頼性の悪化が防止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入出力回路を有する半
導体装置に関し、特に、該入出力回路の構造に係るもの
である。

【０００２】

【従来の技術】一般に、半導体装置においては、複数個
の同一導電型の電界効果トランジスタを電源配線とグラ
ンド配線間に直列接続し、任意のドレイン電極またはソ
ース電極とボンディングパッドとを接続した入出力回路
が設けられている。そこで、以下、従来の半導体装置に
おける入出力回路について図面を参照しながら説明す
る。図２は、一般的な入出力回路の回路図である。Q1お
よびQ2は、Ｎ型の第１電界効果トランジスタおよび第２
電界効果トランジスタ、１，２および３は、それぞれ上
記第１電界効果トランジスタQ1のゲート電極、ドレイン
電極およびソース電極である。また、４，５および６
は、それぞれ上記第２電界効果トランジスタQ2のゲート
電極、ドレイン電極およびソース電極であり、７は、ボ
ンディングパッド、８は、該ボンディングパッド７から
入力された信号を内部回路に伝えるための入力端子であ
る。そして、上記第１電界効果トランジスタQ1のドレイ
ン電極２は、電源配線９に接続され、さらに、第１電界
効果トランジスタQ1のソース電極３は、第２電界効果ト
ランジスタQ2のドレイン電極５とボンディングパッド７
と入力端子８に接続される一方、第２電界効果トランジ
スタQ2のソース電極６は、グランド配線10に接続されて
いる。

【０００３】そこで、上記入出力回路の入出力動作につ
いて説明する。まず、データの出力時には、両電界効果
トランジスタQ1, Q2のゲート電極１またはゲート電極４
のいずれか一方がハイレベル、他方がロウレベルにな
る。すなわち、ボンディングパッド７の電位をハイレベ
ルにしたい時は、第１電界効果トランジスタQ1のゲート
電極１がハイレベルになって、該第１電界効果トランジ
スタQ1がオン状態になる一方、第２電界効果トランジス
タQ2のゲート電極４がロウレベルになって、該第２電界
効果トランジスタQ2がオフ状態となる。また、反対に、
上記ボンディングパッド７の電位をロウレベルにしたい
時は、第２電界効果トランジスタQ2のゲート電極４がハ
イレベルになって、該第２電界効果トランジスタQ2がオ
ン状態になる一方、第１電界効果トランジスタQ1のゲー
ト電極１がロウレベルになって、該第１電界効果トラン
ジスタQ1がオフ状態となる。また、データの入力時に
は、両電界効果トランジスタQ1, Q2のゲート電極１およ
びゲート電極４が共にロウレベルになって、該両電界効
果トランジスタQ1、Q2が共にオフ状態になり、ボンディ
ングパッド７からの入力信号は入力端子８を経て内部回
路に伝えられることになる。

【０００４】図３は、従来の入出力回路の構造を示す断
面図である。この図３において、11は、Ｐ型シリコン基
板、12は、厚い絶縁膜であって、該シリコン基板11に
は、上記第１電界効果トランジスタQ1としての第１ＭＯ
ＳトランジスタＱ11と、上記第２電界効果トランジスタ
Q2としての第２ＭＯＳトランジスタＱ21とが形成されて
いる。そして、13および14は、第１ＭＯＳトランジスタ
Ｑ11のドレイン電極２およびソース電極３となるＮ型拡
散層、15および16は、第２ＭＯＳトランジスタＱ21のド
レイン電極５およびソース電極６になるＮ型拡散層であ
る。また、17は、ゲート酸化膜、18および19は、各ＭＯ
ＳトランジスタＱ11, Ｑ21のゲート電極１，４となる多
結晶シリコン配線であって、20は、層間絶縁膜である。
さらに、21は、電源配線９となるアルミなどの金属配
線、22は、グランド配線10となるアルミなどの金属配
線、23は、ボンディングパッド７および入力端子８に接
続されるアルミなどの金属配線であって、24は、表面保
護膜である。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の入出力回路においては、ＭＯＳトランジスタＱ
11, Ｑ21を用いているので、該Ｎ型のＭＯＳトランジス
タＱ11, Ｑ21のスレッシュホールド電圧（以下、Ｖtnと
称す。）が１Ｖ以下である場合、ボンディングパッド７
に−１Ｖ程度の電圧が印加されると、第１ＭＯＳトラン
ジスタＱ11のゲート・ソース間電圧がＶtn以上となり、
該第１ＭＯＳトランジスタＱ11がオン状態になる。そし
て、この第１ＭＯＳトランジスタＱ11のオン状態時にお
いて、該第１ＭＯＳトランジスタＱ11のソース電極３で
あるＮ型拡散層14からシリコン基板11に少数キャリアが
注入されることになる。この結果、注入された少数キャ
リヤが、入出力回路の近傍の他の回路部分に到達し、デ
バイスの電気特性および信頼性を悪化させるという問題
があった。

【０００６】本発明は、斯かる点に鑑みてなされたもの
で、入出力回路のうち電源側に接続されるトランジスタ
を薄膜トランジスタで形成することにより、該薄膜トラ
ンジスタがオンしても半導体基板への少数キャリアの注
入が生じないようにし、その結果、電気特性および信頼
性の悪化を防止するようにした半導体装置を提供するこ
とを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明が講じた手段は、まず、入出力回路が薄膜
トランジスタを備えて構成されている。そして、該薄膜
トランジスタは、半導体基板を覆う絶縁膜上に形成され
たゲート電極と、該ゲート電極を覆うように形成された
ゲート絶縁膜と、該ゲート絶縁膜上に薄膜で形成された
ソース電極、ドレイン電極およびチャネル領域とより形
成されている。加えて、上記薄膜トランジスタのソース
電極またはドレイン電極がボンディングパッドに接続さ
れた構成としている。

【０００８】

【作用】上記の構成により、本発明では、ボンディング
パッドにマイナスの電圧が印加された場合、電源側に接
続された薄膜トランジスタがオンすることになるが、該
薄膜トランジスタが半導体基板上に絶縁膜を介してソー
ス電極等が形成されて構成されているので、半導体基板
に対して少数キャリアの注入が生ずることがない。その
結果、入出力回路の周辺回路に少数キャリアが到達する
ことがないので、該周辺回路の電気特性および信頼性の
悪化が防止されることになる。また、相補型電界効果ト
ランジスタにおいては、ラッチアップ現象が防止される
ことになる。

【０００９】

【実施例】以下、本発明の一実施例について図面に基づ
いて詳細に説明する。なお、入出力回路の回路構成につ
いては、既述しているので（図２参照）、その詳細な説
明は省略する。図１は、本発明による入出力回路の構造
を示す断面図である。この図１において、31は、半導体
基板であるＰ型シリコン基板、32は、該シリコン基板31
を覆う厚い絶縁膜であって、該シリコン基板31には、図
２に示す第１電界効果トランジスタQ1としての薄膜トラ
ンジスタＱ12と、第２電界効果トランジスタQ2としての
ＭＯＳトランジスタＱ22とが形成されている。

【００１０】また、33および34は、薄膜トランジスタＱ
12のドレイン電極２およびソース電極３となるＮ型シリ
コン配線、35および36は、ＭＯＳトランジスタＱ22のド
レイン電極５およびソース電極６となるＮ型拡散層であ
る。そして、37は、ＭＯＳトランジスタＱ22のゲート酸
化膜、38は、薄膜トランジスタＱ12のゲート電極１とな
る多結晶シリコン配線、39は、ＭＯＳトランジスタＱ22
のゲート電極４となる多結晶シリコン配線であって、40
は、層間絶縁膜である。さらに、41は、電源配線９とな
るアルミなどの金属配線、42は、グランド配線10となる
アルミなどの金属配線、43は、ボンディングパッド７お
よび入力端子８に接続されるアルミなどの金属配線であ
り、44は、表面保護膜である。

【００１１】また、45は、薄膜トランジスタＱ12のゲー
ト絶縁膜であるゲート酸化膜、46は、薄膜トランジスタ
Ｑ12のチャネル領域が形成されるＰ型シリコン配線であ
る。そして、上記ゲート酸化膜45は、ゲート電極１であ
る多結晶シリコン配線38を覆って上記絶縁膜32上に形成
され、該ゲート酸化膜45上には、上記ドレイン電極２お
よびソース電極３であるＮ型シリコン配線33, 34と、チ
ャネル領域となるＰ型シリコン配線46とが薄膜で形成さ
れている。

【００１２】次に、上記入出力回路の動作について説明
する。なお、入出力動作については、既述しているの
で、その詳細な説明は省略するとする。そこで、上述し
た入出力回路において、ボンディングパッド７（金属配
線43）に−１Ｖ程度の電圧が印加されると、薄膜トラン
ジスタＱ12はオン状態になる。しかしながら、薄膜トラ
ンジスタＱ12のソース電極３であるＮ型シリコン配線34
はシリコン基板31から絶縁膜32によって分離されている
ので、該Ｎ型シリコン配線34から少数キャリアがシリコ
ン基板31に注入されることはない。したがって、周辺の
各デバイスの電気特性および信頼性の悪化が起こること
はない。

【００１３】なお、本実施例は、Ｐ型シリコン基板31を
有する入出力回路について説明したが、本発明は、Ｎ型
シリコン基板および相補型電界効果トランジスタの場合
にも適用することができる。また、上記入出力回路は、
電源側およびグランド側にそれぞれ１個のトランジスタ
Ｑ12, Ｑ22を備えた回路としたが、それぞれに複数個の
トランジスタを並直列に接続した場合にも適用できるこ
とは言うまでもない。

【００１４】

【発明の効果】以上のように、本発明に係る半導体装置
によれば、入出力回路に薄膜トランジスタを用い、該薄
膜トランジスタは、厚い絶縁膜で覆われた半導体基板上
に形成したゲート電極と、該ゲート電極を覆うゲート絶
縁膜と、該ゲート絶縁膜上に形成したソース電極、ドレ
イン電極およびチャネル領域とから構成され、上記薄膜
トランジスタのソース電極またはドレイン電極をボンデ
ィングパッドに接続するようにしたために、上記薄膜ト
ランジスタがオンした際、該薄膜トランジスタから半導
体基板に少数キャリアが注入されることを確実に防止す
ることができる。この結果、上記入出力回路における周
辺回路の電気特性および信頼性の悪化を防ぐことができ
る。また、相補型電界効果トランジスタにおいては、ラ
ッチアップ現象を確実に防止することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体装置の入出力回
路を示す断面図である。

【図２】半導体装置の入出力回路を示す回路図である。

【図３】従来の半導体装置の入出力回路を示す断面図で
ある。

【符号の説明】

1,4 ゲート電極 2,5 ドレイン電極 3,6 ソース電極 7 ボンディングパッド 8 入力端子 31 Ｐ型シリコン基板 32 絶縁膜 33,34 Ｎ型シリコン配線 35,36 Ｎ型拡散層 37 ゲート酸化膜 38,39 多結晶シリコン配線 40 層間絶縁膜 41,42,43 金属配線 44 表面保護膜 45 ゲート酸化膜 46 Ｐ型シリコン配線Ｑ12 薄膜トランジスタ（第１電界効果ト
ランジスタQ1）Ｑ22 ＭＯＳトランジスタ（第２電界効果
トランジスタQ2）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0175 8221−5ＪＨ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１Ｓ

Claims

【特許請求の範囲】

【請求項１】入出力回路が薄膜トランジスタを備えて
構成され、該薄膜トランジスタは、半導体基板を覆う絶縁膜上に形
成されたゲート電極と、該ゲート電極を覆うように形成
されたゲート絶縁膜と、該ゲート絶縁膜上に薄膜で形成
されたソース電極、ドレイン電極およびチャネル領域と
より形成され、上記薄膜トランジスタのソース電極またはドレイン電極
がボンディングパッドに接続されていることを特徴とす
る半導体装置。