JPH0613548A

JPH0613548A - 集積回路抵抗とその製法

Info

Publication number: JPH0613548A
Application number: JP5072455A
Authority: JP
Inventors: Mark G Harward; ジー．ハーワードマーク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1992-03-30
Filing date: 1993-03-30
Publication date: 1994-01-21
Also published as: US5877059A; US5489796A

Abstract

(57)【要約】【目的】高い抵抗値を保ちながらセル面積を減少させ
た集積回路抵抗。【構成】集積回路抵抗（３４）が非晶質又は非結晶半
導体材料で構成されている。非結晶半導体抵抗を非プレ
ーナ形に形成することにより（即ち垂直構造を用いるこ
とにより）、面積が更に有利になる。この時、第１の電
気接点はその底面（２６）で抵抗に付け、第２の電気接
点（３６）は抵抗の上面に付ける。この他の装置及び方
法も説明した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は非晶質シリコンで構成
された集積回路抵抗に全般的に関する。

【０００２】

【従来の技術及び課題】従来、この分野では、抵抗はプ
レーナ形ポリシリコン抵抗であった。こう云うプレーナ
形ポリシリコン抵抗の設計は、抵抗値と処理及び回路配
置の効率の兼合であった。ポリシリコンは比抵抗が比較
的低い為、抵抗値の大きい抵抗を形成するのが困難であ
る。抵抗値が比較的大きいものを形成する為、設計技術
者は抵抗の長さを長くするか又はその断面積を小さくす
る。抵抗の長さを長くするには、抵抗を形成するのに余
分のウェーハ表面積が必要になる。被膜の厚さと幅の積
として定められる断面積を小さくすると、被膜の厚さ及
び幅の変化が、抵抗値に一層大きな影響を持つ為、処理
が困難になる。

【０００３】抵抗の作用を持たせる別の方法は能動形負
荷抵抗を使うことである。能動形負荷抵抗を使った時の
プレーナ形抵抗を使うことに比べた利点は、場所が節約
されることである。この能動形負荷に伴う難点は、線形
範囲が限られていて、それが作用する信号電圧範囲の外
側のバイアス電圧を必要とし、一層大きい電流を通す為
には、その面積はかなり増加しなければならないことで
ある。

【０００４】ＳＲＡＭの設計の分野では、プレーナ形抵
抗及び能動形負荷の両方が使われている。初期のＣＭＯ
Ｓ（相補形金属酸化物半導体）ＳＲＡＭの設計では、ト
ランジスタ６個（６Ｔ）のメモリ・セルの設計が使われ
た。この設計は、何れも関連する能動形負荷のｐチャン
ネル形トランジスタを持つ２つの交差結合のｎチャンネ
ル形トランジスタで構成されている。更にこの設計で
は、交差結合のメモリ・セルに信号をゲートしたりそこ
からゲートして出したりする為に、２つのｎチャンネル
形の通過トランジスタも入っており、合計６個のトラン
ジスタが用いられる。この設計に伴う難点は、６個のト
ランジスタに対して比較的大きいウェーハ面積を必要と
することである。別の難点は、ｐチャンネル形トランジ
スタを作る為に、バルクのｐ形材料の中にｎ形井戸領域
を形成することが必要になることである。ｎ形井戸及び
ｐ形井戸の境界には、ラッチアップの影響を受け易い水
平のＳＣＲができるのを防止する為に、拡散部にコスト
高になる間隔を設けることを必要とする。

【０００５】更に最近では、ＳＲＡＭセルの設計はトラ
ンジスタ４個のセルの設計に移ってきており、これはポ
リシリコンのプルアップ抵抗を用いる。この設計は４Ｔ
−２ＲＳＲＡＭメモリ・セルと呼ばれる。この設計は
使うウェーハ面積は少ないが、消費電力を小さくする為
に、ポリシリコンのプルアップ抵抗値を十分高く保つ為
に困難が生じる。ポリシリコン抵抗の設計は、ウェーハ
面積、消費電力及び生産性の兼合である。

【０００６】この様な設計の困難な兼合がある為、業界
では、薄膜ｐチャンネル形負荷トランジスタを関連する
ｎチャンネル形トランジスタの上にデポジットすること
ができる様な積重ね形メモリ構造が追及されている。こ
うすることにより、３次元回路が製造されている。これ
によってウェーハ面積の使用量は非常に小さくなるが、
かなりの数のプロセス工程が必要になる。この他の難点
として、ポリシリコン結晶の結晶粒の寸法を改善するこ
と、並びに再現性のある装置のパラメータを維持するこ
とが必要になる。

【０００７】

【課題を解決する為の手段及び作用】上に述べた問題
が、この発明の集積回路抵抗によって大部分解決され
る。即ち、この発明の装置は、非晶質又は非結晶半導体
材料で構成された集積回路抵抗である。集積回路抵抗に
非結晶半導体材料を使うことにより、ドーピング・レベ
ル、アニーリング時間及びアニーリング温度によって決
定される材料の比抵抗の範囲を広くすることができる。
半導体が非結晶状態にとどまる位に、処理温度が十分低
くとどまる限り、比抵抗はアニーリング時間及び温度の
強い関数である。結晶又は多結晶半導体の代わりに、比
抵抗が比較的高い非結晶半導体を使うことにより、抵抗
値の大きい抵抗の形成に伴うウェーハ面積の使用量が大
きいこと又は能動形負荷抵抗を避けることができる。

【０００８】非プレーナ形として（即ち、垂直構造を用
いて）非結晶半導体抵抗を形成することにより、更に面
積を節約することができる。この場合、第１の電気接点
は抵抗の底面に設け、第２の電気接点は抵抗の上面に設
ける。多結晶シリコンを用いたものであるが、こう云う
構造が、ＩＢＭテクニカル・ディスクロージャ・ビュレ
ティン，１９８０年１０月号にＳ．Ａ．アバスにより、
その当時は反応性イオン・エッチングによって可能にな
ったと考えられる用例として記載されている。然し、こ
の発明は、ポリシリコンに比べて、同等の面積内にずっ
と高い抵抗値を持つ抵抗を形成することができる様にす
る非晶質シリコン構造を使うことを初めて開示するもの
である。更に、ドープされた非晶質シリコンを使うこと
により、ドーパントの濃度及びアニーリング・パラメー
タを変えることにより、比抵抗の範囲に一層大きな融通
性を持たせることができる。

【０００９】非結晶半導体抵抗は、硼素又は燐の様な不
純物を添加した非結晶シリコンで構成されることが好ま
しい。

【００１０】非晶質シリコン抵抗は多くの集積回路技術
に有利に用いることができる。この発明の好ましい実施
例は、長年、静止形メモリ・セルの設計で普通であった
トランジスタ４個、抵抗２個（４Ｔ−２ＲＳＲＡＭ）
のメモリ・セルである。従来の４Ｔ−２Ｒメモリ・セル
では、２つのプレーナ形ポリシリコン抵抗が消費するウ
ェーハ面積が、回路の配置を定める時の関心を集める問
題であった。従来の６Ｔメモリ・セルでは、２つの能動
形負荷プルアップ抵抗が消費するウェーハ面積が、やは
り回路の配置を決める時の関心を集める問題であった。
この発明の好ましい実施例は、プレーナ形ポリシリコン
抵抗又は能動形負荷トランジスタを非晶質又は非結晶抵
抗に置換えることにより、高い抵抗値を保ちながら、４
Ｔ−２Ｒのセル面積を減少することができる様にする。
この発明は、プロセス工程をそれに対応して増加した
り、或いは薄膜抵抗を使った積重ね形６Ｔの設計に伴う
難点を伴わずに、こう云うことができる様にする。好ま
しい実施例では、こう云う非晶質抵抗は垂直形のドープ
された非晶質シリコンの抵抗である。

【００１１】この発明で例示する別の実施例は、単一ト
ランジスタのインバータ、ＥＣＬオア／ノア／インバー
タ及びＢｉ−ＣＭＯＳインバータである。これらの実施
例は垂直形のドープされた非晶質シリコンの抵抗で構成
されることが好ましい。図面全体に亘り、特に断らない
限り、対応する部分は同じ参照数字及び記号で示されて
いる。

【００１２】

【実施例】次に特に図１についてこの発明を説明する
と、この発明の好ましい実施例による垂直形非晶質シリ
コン抵抗を用いた超小形電子装置１０の一部分が示され
ている。装置１０は基板１２、モート領域１６を囲むと
共に限定しているフィールド酸化物１４を有する。更に
装置１０がゲート酸化物１８、ポリシリコン・ゲート２
８、打込みソース・ドレイン領域２０，２２、及び第１
の導電層を有する。この導電層は、相異なる回路素子に
対する別々の接続部を形成するもので、今の場合は、ソ
ース領域２０に電気接続された第１の導体２４、及び第
１の導体２４とは電気的に連絡していないで、ドレイン
領域２２に電気接続された第２の導体２６で構成されて
いる。更に、第１の導電層からは、ゲート酸化物１８に
重なるゲート２８がパターンぎめされている。更に装置
１０がレベル間酸化物（ＩＬＯ）３０及びＩＬＯ開口３
２（この図には示してないが、図３ｂ参照）を有する。
この発明の好ましい実施例では、このＩＬＯ開口３２内
に非晶質シリコン抵抗３４が形成される。抵抗３４が第
２の導体２６と電気的に連絡している。更に装置１０
が、やはり抵抗３４と電気的に連絡している第２の導電
層３６を有するが、抵抗３４は第２の導体２６及び第２
の導電層３６の間に介在する様に形成されていて、第２
の導体２６及び第２の導電層３６の間に抵抗値Ｒが形成
される様になっている。

【００１３】第１及び第２の導体２４，２６を形成する
様にパターンぎめされる第１の導電層は、強くドープさ
れた多結晶シリコンで形成することが好ましいが、アル
ミニウムの様な金属を使ってもよい。更に、好ましい実
施例では、チタン・タングステン合金（図に示してな
い）を第２の導体２６及び抵抗３４の間に介在させて、
種子結晶として作用して、３４の望ましくない結晶化に
寄与する第２の導体２６の多結晶材料に対する障壁とし
て作用させることができる。第１の導電層が金属である
場合、このチタン／タングステン合金は、金属と共に多
層の金属デポジッションの一部分として、抵抗３４に隣
接して形成されることが好ましい。こうして、チタン／
タングステン合金は、電気泳動又は過大な金属の隆起部
の形成に伴う接点の問題を避けるのに役立つ。抵抗３４
がドープされた非結晶シリコンであることが好ましい
が、ゲルマニウム又は砒化ガリウムの様なこの他の非結
晶半導体に置換えてもよい。抵抗３４に使うドーパント
は燐であることが好ましいが、硼素、砒素又は別のドー
パントに置換えてもよい。更に、抵抗３４はドープなし
にしてもよい。第２の導電層３６は、過大な金属の隆起
部の形成又は電気泳動に伴う接点の問題を避ける為に、
抵抗３４に隣接してチタン／タングステン合金と共に多
層の金属デポジッションとしてデポジットされたアルミ
ニウムの様な金属であることが好ましい。

【００１４】装置１０をＭＯＳＦＥＴとして示したが、
この発明の抵抗は、これに限らないが、例として云え
ば、ＴＴＬ，ＥＣＬ又はＢｉ−ＣＭＯＳの様な、こう云
う素子を必要とする任意の用途に使うことができる。

【００１５】図２について説明する。図２を図１と比較
すれば、４Ｔ−２ＲＳＲＡＭセルに用いた場合の図１
に示したＭＯＳＦＥＴ構造の一部分が更に明らかにな
る。図２について説明すると、モート１６がトランジス
タＴＮ１のドレイン／ソース領域であり、ソース２０が
トランジスタＴＮ１のソース領域であり、ドレイン２２
がトランジスタＴＮ１のドレイン領域であり、ゲート２
８がトランジスタＴＮ１のゲートであり、第１の導体２
４がドレイン領域２２から抵抗３４への電気接続部を形
成する様にパターンぎめされている。第２の導体２６は
更に第２のトランジスタＴＮ２のゲート１２８とも電気
的に連絡している。トランジスタＴＮ２，ＴＮ３，ＴＮ
４は第１のトランジスタＴＮ１と同様な構造である。抵
抗１３４がプルアップ抵抗Ｒ２である。４Ｔ−２Ｒの回
路の機能的な動作は論理回路の当業者に周知である。

【００１６】次に図３ａについて、装置１０の形成の仕
方を説明する。基板１２は典形的には単結晶シリコン・
ウェーハで形成される。基板１２はフィールド酸化物１
４を含む様に形成される。更に基板１２がゲート酸化物
１８及びモート１６を含む。

【００１７】図３ｂについて説明すると、第１の導電層
を形成し、相異なる回路素子に対する別々の接続部を形
成する様にパターンぎめされ、今の場合は、ソース領域
２０に電気接続された第１の導体２４と、第１の導体２
４と電気的に連絡していないが、ドレイン領域２２に電
気接続された第２の導体２６とを有する。第１の導電層
からは、ゲート酸化物１８に重なるゲート２８もパター
ンぎめされる。次に、モート１６が選択的にドープされ
て、ゲート２８の両側に、それに隣接してソース領域２
０及びドレイン領域２２を形成し、それらがフィールド
酸化物１４によって囲まれる。

【００１８】図３ｃについて説明すると、第１のレベル
間の酸化物がウェーハの上にデポジットされる。空所３
２が第２の導体２６の上方にあるレベル間酸化物内にパ
ターンぎめされ、第２の導体２６の或る区域が露出され
る様にする。空所３２は、空所３２によって露出する第
２の導体２６の部分の表面積によって全体的に決定され
るが、抵抗３４の断面積を定める断面積を有する。

【００１９】次に図３ｄについて説明すると、非晶質半
導体材料３４がウェーハ面の上にデポジットされ、空所
３２に重なっていない区域からは全体的に取除かれる。
このデポジッション過程は典形的には周知の様にその場
所でのドーピングを含むＬＰＣＶＤ過程である。シリコ
ンは、これと同じ様に最初に非晶質又は非結晶状態でデ
ポジットされる場合が多いが、抵抗として使う前に、常
に高温でアニールして、ポリシリコンとして結晶させ
る。これが、抵抗を形成する為に、非晶質状態でシリコ
ンを最初に使う状態である。非晶質半導体材料の選択的
な除去は典形的にはレベル間酸化物の上にある非晶質材
料に対して選択性を持つエッチを用いて行なわれる。こ
の代わりに、空所３２内にエピタキシャル半導体層をデ
ポジットし、結晶構造を破壊する為の不純物照射を使っ
て、非晶質半導体抵抗３４を形成してもよい。抵抗３４
がレベル間酸化物３０の上面と面一であることが示され
ているが、抵抗材料の表面が酸化物３２の表面より下方
に下がっていてもよいし、或いはその表面が酸化物３０
の平面より上方にあってもよい。非晶質半導体の非結晶
性を保つ為、この後の処理温度は約５００℃未満に抑え
ることが好ましいが、非晶質抵抗３４の非結晶性を保つ
為の任意の方法が適切である。その場所でドープされた
非晶質半導体に対して、非結晶性を保つ為の最高処理温
度は明確に定まっているが、多くの変数に関係する。例
えば、スゼの著書ＶＬＳＩ技術，第２版，第２４３頁乃
至第２４４頁を参照されたい。こう云う変数の中には、
デポジッション速度、水素の分圧、全圧、ドーパントの
存在及び不純物の存在が含まれる。デポジッションの
後、ポリシリコンは加熱した時に再結晶することがある
が、ドーパント及び不純物の存在の如何によって、非晶
質構造は１，０００℃又はそれ以上の温度まで安定であ
ることがある。

【００２０】更に図３ｄについて説明すると、非晶質材
料の導電度を下げる為に、周知の方法を用いて、非晶質
半導体抵抗をドープすることができる。最初、非晶質シ
リコン材料は１０¹²Ω−ｃｍ程度の比抵抗を有する。典
形的な空所の深さは０．１μｍ程度であってよく、典形
的な断面積は１μｍ²であってよい。Ｌを空所の深さ
（０．１μｍ）、Ａを断面積（１μｍ²）及びρを比
抵抗（１０¹²Ω−ｃｍ）とすると、抵抗値がＲ＝ρＬ／
Ａ Ωであるから、ドープされていない典形的な抵抗３
４は１０¹⁵Ωである。この抵抗値は典形的な論理回路に
とっては高過ぎるが、抵抗が洩れ電流を生じ、α粒子の
命中によって電荷が失われる様な４Ｔ−２Ｒメモリ・セ
ルに必要な範囲内にある。例えば、ＮＭＯＳ論理回路で
構成することを希望する場合、非晶質半導体をドープす
ることができる。スゼの論文では、１０²⁰乃至１０²¹ｃ
ｍ^-3の濃度に５７５℃でデポジットされた、その場所で
燐でドープされたシリコンは、１００Ω−ｃｍの比抵抗
を持つことが示されている。０．１μｍ程度の典形的な
空所の深さ、及び１μｍ²の上に述べた様な物理的な構
造を用い、再び、Ｌを空所の深さ（０．１μｍ）、Ａを
断面積（１μｍ²）、ρを比抵抗（１００Ω−ｃｍ）と
してＲ＝ρＬ／Ａ Ωを使うと、抵抗３４は１，０００
Ωになる。更にスゼの論文では、その場所でデポジット
された非晶質シリコンのドーピング・パラメータを変え
ることによって、比抵抗をかなり変化させることができ
ることが示されている。例えば、ドーパントであるホス
フィンＰＨ₃とシランＳｉＨ₄の比を６００℃のデポジ
ッション温度（６００℃のデポジッションでも非晶質の
デポジッションになる様な燐をドープしたシリコン被膜
を考えていることに注意されたい）に於て１０^-4から１
０^-1に変えた時、デポジットされたシリコンの比抵抗は
約１０⁴Ω−ｃｍから約１０^-2Ω−ｃｍまで変化する。
この様な比抵抗の極端な融通性が、非晶質半導体抵抗を
使うもう１つの利点である。

【００２１】次に図３ｅについて説明すると、第２の導
電層がレベル間酸化物の上に、抵抗３４と重ねてそれと
電気的に連絡する様に形成され、抵抗３４が第２の導体
２６と第２の導電層３６の間の抵抗値Ｒを形成する様に
する。第２の導電層はアルミニウムであって、抵抗３４
とアルミニウムの間にチタン・タングステン合金層を介
在させることが好ましい。チタン・タングステン合金
は、過大なアルミニウムの隆起部の形成又はアルミニウ
ムの電気泳動に伴う接点の問題を避けるのに役立つ。

【００２２】次に図４ａ−４ｅについて説明すると、異
なる処理段階に於ける１個の４Ｔ−２ＲＳＲＡＭセル
の典形的な配置が平面図で示されている。実際のメモリ
装置には、何千個ものこう云う装置がアレイとして接続
されている。この配置は例であり、集積回路の設計の技
術者であれば、最適にすることができる。

【００２３】図４ａについて説明すると、モート領域１
６，１１６，２１６，３１６が基板１２内にフィールド
酸化物によって限定される。モート領域１６及びモート
領域３１６は全体的に図面に示すのと同じ領域である。
ＭＯＳＦＥＴ構造は以下の図面にはっきりと示されてい
る。

【００２４】次に図４ｂについて説明すると、第１の導
電層２３，１２３，２２３がゲート酸化物層（図に示し
てない）の上に形成される。導電層がモート領域に重な
る区域では、導電層がＭＯＳＦＥＴゲート２８，１２
８，２２８，３２８として作用する。次に、フィールド
酸化物及び導電層をマスクとして使って、ウェーハに拡
散を行ない、ゲート２８の両側にソース領域２０及びド
レイン領域２２を形成して、第１のトランジスタＴＮ１
を形成する。これに対応して、ゲート１２８，２２８，
３２８の両側にソース領域１２０，２２０，３２０とド
レイン領域１２２，２２２，３２２を形成して、第２
（ＴＮ２），第３（ＴＮ３）及び第４のトランジスタＴ
Ｎ４を形成する。この構造は図１及び２に相当するが、
全てのトランジスタが図１及び２に示す全ての特徴を持
つわけではない。例えば、図４ｂでは、第１の導体２４
が示されていないが、これは共通のソース拡散領域を共
有することによって、隣接するメモリ・セルへの接続を
行なうことができるからである。図１に示す構造は更に
一般的なものと見做すことができるが、この節とアース
電位との接続は、ポリシリコン接続部、又はレベル間酸
化物３０を通る接点バイアとアース回路の金属導体のデ
ポジッションの様な周知の多数の方法によって行なうこ
とができる。導体２６が図４ｂに示されておりこの場
合、導体２６は１２８としても作用する。同様に、導体
１２６が示されているが、この導体はゲート２８及び導
体２２４としても作用する。

【００２５】次に図４ｃについて説明すると、次に夫々
導体２６，１２６の上に抵抗３４，１３４が形成され
る。レベル間酸化物３０は示してない。

【００２６】図４ｄについて説明すると、第２の導電層
３６が、プルアップ抵抗３４，１３４をＶ_ddに接続する
様に形成される。

【００２７】図４ｅには、４Ｔ−２ＲＳＲＡＭのセル
のマトリクスの一例の図が示されている。

【００２８】上に述べたＭＯＳＦＥＴの構造は例に過ぎ
ない。ＭＯＳＦＥＴトランジスタを形成する多くの方法
及び構造が公知である。隆起ドレイン・ソースＭＯＳＦ
ＥＴを形成する方法が、１９９０年６月１１日に出願さ
れた係属中の米国特許出願通し番号第６０９，９６９号
に記載されている。当業者であれば、この発明の範囲を
逸脱することなく、集積回路の分野では、非晶質シリコ
ン抵抗を多数の方法及び構造に用いることができること
が容易に理解されよう。

【００２９】図５にはトランジスタ１個のインバータと
してのこの発明の別の実施例が回路図で示されている。
この実施例は入力５１０、出力５１２、第１の端子５１
６、第２の端子５１８及び第３の端子５２０を持つトラ
ンジスタ５１４で構成されていて、第１の端子５１６が
出力５１２に結合され、第２の端子が入力５１０に結合
されている。更にこの実施例は第１の端子５２４及び第
２の端子５２６を持つ非晶質シリコン抵抗５２２を持
ち、第１の端子５２４がトランジスタ５１４の第１の端
子５１６に接続されている。

【００３０】図６には、「フル・レール」形Ｂｉ−ＣＭ
ＯＳインバータとしてのこの発明の別の実施例が回路図
で示されている。「フル・レール」形とは、回路が大体
出力を供給電圧に極く近い所まで駆動することができる
ことを意味する。この実施例は、入力６１０、出力６１
２、第１の端子６２２、第２の端子６２４及び第３の端
子６２６を持つＰＭＯＳトランジスタ６２０を含んでい
る。第２の端子６２４が入力６１０に接続されている。
更にこの実施例は、第１の端子６３２、第２の端子６３
４及び第３の端子６３６を持つＮＭＯＳトランジスタ６
３０を含み、第２の端子６３４が入力６１０に接続さ
れ、第１の端子６３２がＰＭＯＳトランジスタ６２０の
第３の端子６２６に接続されている。更にこの実施例
は、第１の端子６４２、第２の端子６４４及び第３の端
子６４６を持つ第１のＮＰＮトランジスタ６４０を含
み、第１の端子６４２がＰＭＯＳトランジスタ６２０の
第１の端子６２２に接続され、第２の端子６４４がＰＭ
ＯＳトランジスタ６２０の第３の端子６２６に接続さ
れ、第３の端子６４６が出力６１２に接続されている。
更にこの実施例は、第１の端子６５２、第２の端子６５
４及び第３の端子６５６を持つ第２のＮＰＮトランジス
タ６５０を含み、第１の端子６５２が出力６１２に接続
され、第２の端子６５４がＮＭＯＳトランジスタ６３０
の端子６３６に接続されている。更にこの実施例は、第
１の端子６６２及び第２の端子６６４を持つ第１の非結
晶シリコン抵抗６６０を含み、第１の端子６６２がＰＭ
ＯＳトランジスタ６２０の第３の端子６２６に接続さ
れ、第２の端子６６４が出力６１２に接続されている。
更にこの実施例は、第１の端子６７２及び第２の端子６
７４を持つ第２の非結晶シリコン抵抗６７０を含み、第
１の端子６７２がＮＭＯＳトランジスタ６３０の第３の
端子６３６に接続され、第２の端子６７４が第２のＮＰ
Ｎトランジスタ６５０の第３の端子６５６に接続されて
いる。従来の装置に比べたこの実施例の利点は、ウェー
ハ使用面積を極く小さくして、「フル・レール」出力能
力を持つことができることである。従来の装置は余分の
トランジスタ、プレーナ形ポリシリコン抵抗又は抵抗相
互接続部を使うが、その為には余分のウェーハ面積を割
当てることが必要になる。

【００３１】図７には、Ｂｉ−ＣＭＯＳインバータとし
て構成されたこの発明の別の実施例が回路図で示されて
いる。「フル・レール」形とは、回路が出力を供給電圧
に極く近い所まで駆動することができることを意味す
る。この実施例は、入力７１０、出力７１２及びＰＭＯ
Ｓトランジスタ７２０を含み、このトランジスタが第１
の端子７２２、第２の端子７２４及び第３の端子７２６
を持ち、第２の端子７２４が入力７１０に接続されてい
る。更にこの実施例は第１の端子７３２、第２の端子７
３４及び第３の端子７３６を持つＮＭＯＳトランジスタ
７３０を含み、第１の端子７３２が出力７１２に接続さ
れ、第２の端子７３４が入力７１０に接続されている。
更にこの実施例は、第１の端子７４２、第２の端子７４
４及び第３の端子７４６を持つ第１のＮＰＮトランジス
タ７４０と、第１の端子７５２、第２の端子７５４及び
第３の端子７５６を持つ第２のＮＰＮトランジスタ７５
０を含んでおり、第１の端子７４２がＰＭＯＳトランジ
スタ７２０の第１の端子７２２に接続され、第２の端子
７４４がＰＭＯＳトランジスタ７２０の第３の端子７２
６に接続され、第３の端子７４６が出力７１２に接続さ
れており、更にトランジスタ７５０の第１の端子７５２
が出力７１２に接続され、第２の端子７５４がＮＭＯＳ
トランジスタ７３０の第３の端子７３６に接続されてい
る。更にこの実施例は、第１の端子７６２及び第２の端
子７６４を持っていて、第１の端子７６２がＰＭＯＳト
ランジスタ７２０の第３の端子７２６に接続され、第２
の端子７６４が出力７１２に接続されている第１の非結
晶シリコン抵抗７６０と、第１の端子７７２及び第２の
端子７７４を持っていて、第１の端子７７２がＮＭＯＳ
トランジスタ７３０の第３の端子７３６に接続され、第
２の端子７７４が第２のＮＰＮトランジスタ７５０の第
３の端子７５６に接続された第２の非結晶シリコン抵抗
７７０とを有する。従来の装置に比べたこの実施例の利
点は、ウェーハ面積の使用量を極く少なくして、「フル
・レール」形の出力能力を持つことができることであ
る。従来の装置では、余分のトランジスタ、プレーナ形
ポリシリコン抵抗又は抵抗性相互接続部を使うが、その
為には余分のウェーハ面積を割当てることが必要にな
る。

【００３２】図８には、ＥＣＬオア／ノア／インバータ
として構成されたこの発明の別の実施例の回路図が示さ
れている。この実施例は１つ又は更に多くの入力８１
０、出力８１２、第２の出力８１３、第１の基準電圧８
１４、第２の基準電圧８１６及び第３の基準電圧８１８
を有する。更にこの実施例は、第１の端子８２２、第２
の端子８２４及び第３の端子８２６を持つ第１のＮＰＮ
トランジスタ８２０を有し、第１の端子８２２が第２の
出力８１３に接続され、第２の端子８２４が第１の基準
電圧８１４に接続されている。更にこの実施例は、第１
の端子８３２、第２の端子８３４及び第３の端子８３６
を持つ１つ又は更に多くの別のＮＰＮトランジスタ８３
０を有し、第１の端子８３２が第１の出力８１２に接続
され、第２の端子８３４が入力８１０に接続され、第３
の端子８３６が第１のＮＰＮトランジスタ８２０の第３
の端子８２６に接続されている。更にこの実施例は、第
１の端子８４２及び第２の端子８４４を持つ第１の非結
晶抵抗８４０を有し、第１の端子８４２が第１のＮＰＮ
トランジスタ８２０の第３の端子８２６に接続され、第
２の端子８４４が第１の基準電圧８１４より小さい第２
の基準電圧８１６に接続されている。更にこの実施例
は、第１の端子８５２及び第２の端子８５４を持つ第２
の非結晶抵抗８５０を有し、第１の端子８５２が第１の
ＮＰＮトランジスタ８２０の第１の端子に接続され、第
２の端子８５４が第１の基準電圧８１４より高い第３の
基準電圧８１８に接続されている。更にこの実施例は、
第１の端子８６２及び第２の端子８６４を持つ第３の非
結晶抵抗８６０を有し、第１の端子８６２が別のＮＰＮ
トランジスタ８３０の第１の端子８３２に接続され、第
２の端子８６４が第１の基準電圧８１４より高い第３の
基準電圧８１８に接続されている。更にこの実施例は第
１の端子８７２及び第２の端子８７４を持つ１つ又は更
に多くの別の非結晶抵抗８７０を有し、第１の端子８７
２が別のＮＰＮトランジスタ８３０の第２の端子８３４
に接続され、第２の端子８７４が第１の基準電圧８１４
より低い第２の基準電圧８１６に接続されている。従来
の装置に比べたこの実施例の利点は、同じ抵抗値を実現
するのに必要とする面積が一層小さい非晶質シリコン抵
抗を使っていることである。図８から分かる様に、抵抗
がＥＣＬの設計では重要な構成要素であり、その為これ
がかなり大きい利点になり得る。

【００３３】以上若干の好ましい実施例を詳しく説明し
た。この発明の範囲が、上に述べたものとは異なるもの
であっても、特許請求の範囲内に含まれる実施例をも含
むことを承知されたい。この発明を図示の実施例につい
て説明したが、この説明はこの発明を制約するものと解
してはならない。以上の説明から、当業者には、図示の
実施例の種々の変更及び組合せ並びにこの発明のその他
の実施例が容易に考えられよう。従って、特許請求の範
囲の記載はこの様な変更又は実施例をも包括するもので
あることを承知されたい。以上の説明に関連して、この
発明は更に下記の実施態様を有する。

【００３４】（１）基板と、非結晶半導体材料と、該非
結晶半導体材料にある第１の電気接点と、前記非結晶半
導体材料にある第２の電気接点とを有し、該第２の電気
接点は前記第１の電気接点に直接的に接続されず、前記
第１及び第２の電気接点の間に非結晶半導体抵抗が形成
される様にした集積回路抵抗。

【００３５】（２）（１）項に記載した集積回路抵抗に
於て、抵抗が実質的に非プレーナ形の構造を有する集積
回路抵抗。

【００３６】（３）（２）項に記載した集積回路抵抗に
於て、非プレーナ形構造が絶縁基板の空所の中に囲まれ
ている集積回路抵抗。

【００３７】（４）（３）項に記載した集積回路抵抗に
於て、抵抗の底面で前記抵抗に第１の電気接点を付け、
抵抗の上面で前記抵抗に第２の電気接点を付ける集積回
路抵抗。

【００３８】（５）（１）項に記載した集積回路抵抗に
於て、非結晶半導体材料に不純物が添加されている集積
回路抵抗。

【００３９】（６）（１）項に記載した集積回路抵抗に
於て、非結晶半導体材料がシリコンである集積回路抵
抗。

【００４０】（７）基板と、第１の半導体層と、該第１
の半導体層を露出する開口が設けられている絶縁層と、
該絶縁層の開口内にある非結晶半導体材料と、該非結晶
半導体材料に重なると共にそれに接触していて、第１及
び第２の半導体層の間に非結晶半導体抵抗が形成される
様にした第２の半導体層とを有する集積回路抵抗。

【００４１】（８）（７）項に記載した集積回路抵抗に
於て、非結晶半導体材料に不純物が添加されている集積
回路抵抗。

【００４２】（９）（７）項に記載した集積回路抵抗に
於て、非結晶半導体材料がシリコンである集積回路抵
抗。

【００４３】（１０）集積回路抵抗を形成する方法に於
て、基板を用意し、該基板の上に非結晶半導体材料の層
を形成し、該非結晶半導体層の上に第１の電気接点を形
成し、前記非結晶半導体層の上に第２の電気接点を形成
し、該第２の電気接点は前記第１の電気接点に直接的に
接続されず、前記第１及び第２の電気接点の間に非結晶
半導体抵抗が形成される様にする工程を含む方法。

【００４４】（１１）（１０）項に記載した方法に於
て、第１の電気接点を形成する工程が、非結晶半導体層
を形成する工程に先立つ方法。

【００４５】（１２）（１１）項に記載した方法に於
て、前記非結晶半導体層をデポジットする工程に先立っ
て、前記第１の電気接点を形成する前に、絶縁層をデポ
ジットする工程を含む方法。

【００４６】（１３）（１０）項に記載した方法に於
て、第２の電気接点を形成する工程が、非結晶半導体材
料をデポジットする工程に先立つ方法。

【００４７】（１４）（１０）項に記載した方法に於
て、非結晶半導体材料が実質的に非プレーナ形の構造を
持つ様に形成される方法。

【００４８】（１５）（１０）項に記載した方法に於
て、非結晶半導体材料に不純物を添加する工程を含む方
法。

【００４９】（１６）集積回路抵抗３４が非晶質又は非
結晶半導体材料で構成されている。非結晶半導体抵抗を
非プレーナ形に形成することにより（即ち垂直構造を用
いることにより）、面積が更に有利になる。この時、第
１の電気接点はその底面２６で抵抗に付け、第２の電気
接点３６は抵抗の上面に付ける。この他の装置及び方法
も説明した。

【図面の簡単な説明】

【図１】この発明の好ましい実施例の部分的な断面図。

【図２】この発明の好ましい実施例に用いられる４Ｔ−
２ＲＳＲＡＭセル及び関連した回路の回路図。

【図３】この発明に従って超小形電子装置を形成する時
の順次の工程を示す部分的な断面図。

【図４】ａからｄまでは１個の４Ｔ−２ＲＳＲＡＭセ
ルの平面図であって、それを形成する順次の工程の間の
この発明の好ましい実施例の配置の例を示す図。ｅはＳ
ＲＡＭセルの小さいマトリクスの配置の例示図。

【図５】この発明の別の実施例によるトランジスタ１個
のインバータの回路図。

【図６】この発明の別の実施例によるＥＣＬオア／ノア
／インバータの回路図。

【図７】この発明の別の実施例によるＢｉ−ＣＭＯＳイ
ンバータの回路図。

【図８】この発明の更に別の実施例によるＢｉ−ＣＭＯ
Ｓインバータの回路図。

【符号の説明】

１２基板２６，３６接点３４非晶質半導体抵抗

Claims

【特許請求の範囲】

【請求項１】基板と、非結晶半導体材料と、該非結晶
半導体材料にある第１の電気接点と、前記非結晶半導体
材料にある第２の電気接点とを有し、該第２の電気接点
は前記第１の電気接点に直接的に接続されず、前記第１
及び第２の電気接点の間に非結晶半導体抵抗が形成され
る様にした集積回路抵抗。
【請求項２】集積回路抵抗を形成する方法に於て、基
板を用意し、該基板の上に非結晶半導体材料の層を形成
し、該非結晶半導体層の上に第１の電気接点を形成し、
前記非結晶半導体層の上に第２の電気接点を形成し、該
第２の電気接点は前記第１の電気接点に直接的に接続さ
れず、前記第１及び第２の電気接点の間に非結晶半導体
抵抗が形成される様にする工程を含む方法。