JPH0695528B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0695528B2 JPH0695528B2 JP60287750A JP28775085A JPH0695528B2 JP H0695528 B2 JPH0695528 B2 JP H0695528B2 JP 60287750 A JP60287750 A JP 60287750A JP 28775085 A JP28775085 A JP 28775085A JP H0695528 B2 JPH0695528 B2 JP H0695528B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に係り、特に、素子寸法
を微細化し、歩留りを高くし、ばらつきを小さくするの
に好適なポリシリコンを用いて形成するMOSトランジス
タ素子の製造方法に関する。
を微細化し、歩留りを高くし、ばらつきを小さくするの
に好適なポリシリコンを用いて形成するMOSトランジス
タ素子の製造方法に関する。
従来、半導体装置、特にポリシリコンを用いて形成した
MOSトランジスタ素子については、アイ・イー・イー・
イー、トランザクシヨン オンエレクトロン、デバイ
ス、イー・デイー32、ナンバー２（1985年）第258頁か
ら第281頁（IEEE,Trans.on Electron Device ED−32,N
O.2（1985）p.258−281）において論じられている。す
なわち、半導体集積回路の集積度を向上させ、かつ、電
気的に絶縁分離を計るために、単結晶半導体基板上に形
成された絶縁膜あるいはトランジスタ素子上にポリシリ
コンMOSトランジスタ素子を積層して形成した構造が用
いられている。ポリシリコンMOSトランジスタ素子のソ
ースおよびドレイン領域はポリシリコン中に導電性不純
物（NMOSではリン，ヒ素，アンチモン等,PMOSでは硼
素，アルミニウム，ガリウム等）を導入することにより
形成される。
MOSトランジスタ素子については、アイ・イー・イー・
イー、トランザクシヨン オンエレクトロン、デバイ
ス、イー・デイー32、ナンバー２（1985年）第258頁か
ら第281頁（IEEE,Trans.on Electron Device ED−32,N
O.2（1985）p.258−281）において論じられている。す
なわち、半導体集積回路の集積度を向上させ、かつ、電
気的に絶縁分離を計るために、単結晶半導体基板上に形
成された絶縁膜あるいはトランジスタ素子上にポリシリ
コンMOSトランジスタ素子を積層して形成した構造が用
いられている。ポリシリコンMOSトランジスタ素子のソ
ースおよびドレイン領域はポリシリコン中に導電性不純
物（NMOSではリン，ヒ素，アンチモン等,PMOSでは硼
素，アルミニウム，ガリウム等）を導入することにより
形成される。
上記従来技術では、ポリシリコン中で結晶粒界を通る導
電性不純物の拡散が非常に速い点について配慮されてお
らず、拡散が速いため熱処理によつて大きな横方向拡散
が起こるため、導電性不純物を導入する領域の間隔が狭
いとソース領域とドレイン領域がつながつてしまうこと
から、ゲート長が約２μｍ以下の微細な寸法のポリシリ
コンMOSトランジスタ素子を形成できないという問題が
あつた。
電性不純物の拡散が非常に速い点について配慮されてお
らず、拡散が速いため熱処理によつて大きな横方向拡散
が起こるため、導電性不純物を導入する領域の間隔が狭
いとソース領域とドレイン領域がつながつてしまうこと
から、ゲート長が約２μｍ以下の微細な寸法のポリシリ
コンMOSトランジスタ素子を形成できないという問題が
あつた。
本発明の目的は、ポリシリコン中の導電性不純物の横方
向拡散を十分に低減し、寸法が微細が歩留りが高くばら
つきの小さいポリシリコンMOSトランジスタ素子を形成
するのに好適な半導体装置の製造方法を提供することに
ある。
向拡散を十分に低減し、寸法が微細が歩留りが高くばら
つきの小さいポリシリコンMOSトランジスタ素子を形成
するのに好適な半導体装置の製造方法を提供することに
ある。
上記目的は、ポリシリコン層全体に酸素、窒素、炭素の
うちの少なくとも一種類の元素を含有せしめることによ
り達成される。ここで好ましくは、酸素，窒素，炭素の
うちの少なくとも一種類の元素は、しきい値電圧を増加
させないために、ポリシリコンMOSトランジスタ素子の
チヤネルが形成されるポリシリコン−絶縁膜界面近傍で
は低濃度で含有され、その他の領域ではこれより高濃度
で含有される。また、好ましくは、酸素，窒素，炭素の
うちの少なくとも一種類の元素の濃度は1019〜1022個／
cm3の範囲に設定される。
うちの少なくとも一種類の元素を含有せしめることによ
り達成される。ここで好ましくは、酸素，窒素，炭素の
うちの少なくとも一種類の元素は、しきい値電圧を増加
させないために、ポリシリコンMOSトランジスタ素子の
チヤネルが形成されるポリシリコン−絶縁膜界面近傍で
は低濃度で含有され、その他の領域ではこれより高濃度
で含有される。また、好ましくは、酸素，窒素，炭素の
うちの少なくとも一種類の元素の濃度は1019〜1022個／
cm3の範囲に設定される。
ポリシリコン層全体に酸素、窒素、炭素のうちの少なく
とも一種類の元素を導入することにより、ポリシリコン
の物性が変化する。特に、ポリシリコンの結晶粒界に部
分的に酸化シリコン、窒化シリコンあるいは炭化シリコ
ンが形成されることにより結晶粒界の物性が変化し、結
晶粒界を通る不純物拡散が抑制されるように作用する。
それによつて、ポリシリコン中の横方向拡散が低減され
るため微細な寸法のポリシリコンMOSトランジスタ素子
を形成することができる。また、拡散速度が小さいため
ばらつきは小さく、歩留りも高くなる。
とも一種類の元素を導入することにより、ポリシリコン
の物性が変化する。特に、ポリシリコンの結晶粒界に部
分的に酸化シリコン、窒化シリコンあるいは炭化シリコ
ンが形成されることにより結晶粒界の物性が変化し、結
晶粒界を通る不純物拡散が抑制されるように作用する。
それによつて、ポリシリコン中の横方向拡散が低減され
るため微細な寸法のポリシリコンMOSトランジスタ素子
を形成することができる。また、拡散速度が小さいため
ばらつきは小さく、歩留りも高くなる。
以下、本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例を示したものである。まず、
第１図（ａ）に示すように半導体基板あるいは半導体素
子１の上に絶縁膜２を堆積し、さらにポリシリコン層３
を例えば減圧CVD法を用いて堆積する。通常のホトエツ
チング法を用いてポリシリコン層３を島状にエツチング
し素子形成領域とする。次に、例えば酸素イオン４をイ
オン打込み法を用いてポリシリコン３中に導入する（含
有させる）。ここで、酸素イオン４のイオン打込みは、
ポリシリコン３のエツチングを行なう前に行なつてもか
まわない。打込み条件は、ポリシリコン３の厚さを考慮
してポリシリコン層３全体に酸素が導入されるように設
定される。導入された酸素濃度は好ましくは1019〜1022
個／cm3の範囲内に設定される。また、好ましくはチヤ
ネル形成領域すなわちポリシリコン層３の上面近傍の酸
素濃度は低濃度、例えば1020個／cm3以下に設定する。
これによつて、酸素の導入によるしきい値電圧の増加が
阻げられる。次に、第１図（ｂ）に示すように、熱酸化
あるいは絶縁膜堆積を行なうことによりゲート絶縁膜５
を形成する。次に、第１図（ｃ）に示すように、ポリシ
リコンMOSトランジスタ素子のゲート電極９を形成し、
導電性不純物イオン８をイオン打込み法を用いて導入
し、ソースおよびドレイン領域となる拡散層６を形成す
る。次に、第１図（ｄ）に示すように絶縁膜10を堆積
し、熱処理を加える。このとき、拡散層６中の導電性不
純物の横方向拡散は酸素が含有されていることにより抑
制され、ゲート電極９の幅が２μｍ以下、例えば0.8μ
ｍであつても拡散層６はつながらず、チヤネル領域７全
体に導電性不純物が拡散されることはない。次に、第１
図（ｅ）に示すように絶縁膜10にコンタクト穴を形成
し、例えばAl電極11を形成して微細な寸法のポリシリコ
ンMOSトランジスタ素子が形成される。
第１図（ａ）に示すように半導体基板あるいは半導体素
子１の上に絶縁膜２を堆積し、さらにポリシリコン層３
を例えば減圧CVD法を用いて堆積する。通常のホトエツ
チング法を用いてポリシリコン層３を島状にエツチング
し素子形成領域とする。次に、例えば酸素イオン４をイ
オン打込み法を用いてポリシリコン３中に導入する（含
有させる）。ここで、酸素イオン４のイオン打込みは、
ポリシリコン３のエツチングを行なう前に行なつてもか
まわない。打込み条件は、ポリシリコン３の厚さを考慮
してポリシリコン層３全体に酸素が導入されるように設
定される。導入された酸素濃度は好ましくは1019〜1022
個／cm3の範囲内に設定される。また、好ましくはチヤ
ネル形成領域すなわちポリシリコン層３の上面近傍の酸
素濃度は低濃度、例えば1020個／cm3以下に設定する。
これによつて、酸素の導入によるしきい値電圧の増加が
阻げられる。次に、第１図（ｂ）に示すように、熱酸化
あるいは絶縁膜堆積を行なうことによりゲート絶縁膜５
を形成する。次に、第１図（ｃ）に示すように、ポリシ
リコンMOSトランジスタ素子のゲート電極９を形成し、
導電性不純物イオン８をイオン打込み法を用いて導入
し、ソースおよびドレイン領域となる拡散層６を形成す
る。次に、第１図（ｄ）に示すように絶縁膜10を堆積
し、熱処理を加える。このとき、拡散層６中の導電性不
純物の横方向拡散は酸素が含有されていることにより抑
制され、ゲート電極９の幅が２μｍ以下、例えば0.8μ
ｍであつても拡散層６はつながらず、チヤネル領域７全
体に導電性不純物が拡散されることはない。次に、第１
図（ｅ）に示すように絶縁膜10にコンタクト穴を形成
し、例えばAl電極11を形成して微細な寸法のポリシリコ
ンMOSトランジスタ素子が形成される。
上記において、酸素の導入はポリシリコンの堆積時に酸
素を含有させる方法を用いてもかまわない。また、酸素
のみならず窒素あるいは炭素の導入によつても同様の不
純物拡散抑制が起こることを発明者らは見い出してい
る。
素を含有させる方法を用いてもかまわない。また、酸素
のみならず窒素あるいは炭素の導入によつても同様の不
純物拡散抑制が起こることを発明者らは見い出してい
る。
第２図は、本発明の他の実施例として積層構造のCMOS素
子を示したものである。すなわち、半導体基板１上にＮ
型拡散層12、ゲート電極９を形成してＮチヤネルMOSト
ランジスタ素子を形成し、この素子上に積層して例えば
酸素を1019〜1022個／cm3の濃度範囲内で含有するポリ
シリコンMOSトランジスタ素子を形成したものである。
ポリシリコンMOSトランジスタ素子の拡散層６中にはＰ
型不純物が導入されてあり、ゲート電極９をＮチヤネル
MOSトランジスタと共通とするポリシリコンＰチヤネルM
OSトランジスタ素子が形成されている。ここで好ましく
はポリシリコン層下面近傍の酸素濃度は低く設定され
る。ＮチヤネルMOSトランジスタ素子のドレインとポリ
シリコンＰチヤネルMOSトランジスタ素子のソースは接
続されている。これによつて積層構造のCMOS素子が形成
される。
子を示したものである。すなわち、半導体基板１上にＮ
型拡散層12、ゲート電極９を形成してＮチヤネルMOSト
ランジスタ素子を形成し、この素子上に積層して例えば
酸素を1019〜1022個／cm3の濃度範囲内で含有するポリ
シリコンMOSトランジスタ素子を形成したものである。
ポリシリコンMOSトランジスタ素子の拡散層６中にはＰ
型不純物が導入されてあり、ゲート電極９をＮチヤネル
MOSトランジスタと共通とするポリシリコンＰチヤネルM
OSトランジスタ素子が形成されている。ここで好ましく
はポリシリコン層下面近傍の酸素濃度は低く設定され
る。ＮチヤネルMOSトランジスタ素子のドレインとポリ
シリコンＰチヤネルMOSトランジスタ素子のソースは接
続されている。これによつて積層構造のCMOS素子が形成
される。
第３図は第２図に示したCMOS素子によつて形成されるス
タテイツク動作型のフリツプフロツプ記憶セルの回路図
を示すものである。すなわち、Tr1,Tr2,Tr5,Tr6はＮチ
ヤネルMOSトランジスタであり、Tr3,Tr4はポリシリコン
ＰチヤネルMOSトランジスタである。Tr5,Tr6はトランス
フアーMOSトランジスタであり、ワード線Ｗの電位変化
に従い、ビツト線D1,D2と記憶セルとを導通させる。Tr
3,Tr4は第２図に示すように、Tr1,Tr2上にそれぞれ積層
して形成され、Tr1,Tr2のそれぞれ負荷MOSとなつてお
り、電源端子VccからVssへの電流路を形成して２安定状
態を形成する回路構造となつている。ここで、ポリシリ
コンPMOSトランジスタTr3,Tr4中には例えば酸素が含有
されるため、Tr3,Tr4の寸法はTr1,Tr2と同等に微細に形
成できる。これによつて記憶セルの高集積化が可能とな
る。
タテイツク動作型のフリツプフロツプ記憶セルの回路図
を示すものである。すなわち、Tr1,Tr2,Tr5,Tr6はＮチ
ヤネルMOSトランジスタであり、Tr3,Tr4はポリシリコン
ＰチヤネルMOSトランジスタである。Tr5,Tr6はトランス
フアーMOSトランジスタであり、ワード線Ｗの電位変化
に従い、ビツト線D1,D2と記憶セルとを導通させる。Tr
3,Tr4は第２図に示すように、Tr1,Tr2上にそれぞれ積層
して形成され、Tr1,Tr2のそれぞれ負荷MOSとなつてお
り、電源端子VccからVssへの電流路を形成して２安定状
態を形成する回路構造となつている。ここで、ポリシリ
コンPMOSトランジスタTr3,Tr4中には例えば酸素が含有
されるため、Tr3,Tr4の寸法はTr1,Tr2と同等に微細に形
成できる。これによつて記憶セルの高集積化が可能とな
る。
尚、MOSトランジスタとしてはPNP,NPN,N＋NN＋,P＋PP＋
の各構造のものに本発明は適用でき、また、不純物導入
は、イオン打込みの他拡散法など公知の各種の導入法を
用いることができる。
の各構造のものに本発明は適用でき、また、不純物導入
は、イオン打込みの他拡散法など公知の各種の導入法を
用いることができる。
以上述べたように本発明によれば、ポリシリコン中での
不純物の横方向拡散が抑制されるため、寸法が微細で歩
留りが高くばらつきの小さいポリシリコンMOSトランジ
スタ素子を形成できる。
不純物の横方向拡散が抑制されるため、寸法が微細で歩
留りが高くばらつきの小さいポリシリコンMOSトランジ
スタ素子を形成できる。
第１図（ａ）〜（ｅ）は本発明を適用したポリシリコン
MOS素子の形成工程の一実施例を示す断面構造図、第２
図は本発明の他の実施例を示すものでポリシリコンＰチ
ヤネルMOSトランジスタを積層して形成したCMOS素子の
断面構造図、また、第３図はCMOS素子を用いたフリツプ
フロツプ記憶セルの回路図である。 １…半導体基板、２…絶縁膜、３…ポリシリコン、４…
酸素，窒素，炭素のうちの少なくとも一つの元素イオ
ン、５…ゲート絶縁膜、６…拡散層、７…チヤネル領
域、８…導電性不純物イオン、９…ゲート電極、10…絶
縁物、11…Al電極、12…Ｎ型不純物拡散層。
MOS素子の形成工程の一実施例を示す断面構造図、第２
図は本発明の他の実施例を示すものでポリシリコンＰチ
ヤネルMOSトランジスタを積層して形成したCMOS素子の
断面構造図、また、第３図はCMOS素子を用いたフリツプ
フロツプ記憶セルの回路図である。 １…半導体基板、２…絶縁膜、３…ポリシリコン、４…
酸素，窒素，炭素のうちの少なくとも一つの元素イオ
ン、５…ゲート絶縁膜、６…拡散層、７…チヤネル領
域、８…導電性不純物イオン、９…ゲート電極、10…絶
縁物、11…Al電極、12…Ｎ型不純物拡散層。
Claims (5)
- 【請求項１】半導体基板上のポリシリコン層にMOSトラ
ンジスタ素子を形成する半導体装置の製造方法におい
て、前記ポリシリコン層全体に酸素、窒素、炭素のうち
の少なくとも一種類の元素を含有させておいてから、不
純物を導入しMOSトランジスタ素子を形成することを特
徴とする半導体装置の製造方法。 - 【請求項２】ポリシリコン層のMOSトランジスタ素子
は、半導体基板に形成されたMOSトランジスタ素子とゲ
ート電極を共通化されてあり、前記半導体基板に形成さ
れたMOSトランジスタ素子上に絶縁膜を介して積層して
形成されることを特徴とする前記特許請求の範囲第１項
記載の半導体装置の製造方法。 - 【請求項３】酸素、窒素、炭素のうちの少なくとも一種
類の元素は、前記ポリシリコン層のMOSトランジスタ素
子のチヤネルが形成されるポリシリコン−絶縁膜界面近
傍では低濃度で含有され、その他の前記ポリシリコン層
中では高濃度で含有されていることを特徴とする特許請
求の範囲第１項及び第２項記載の半導体装置の製造方
法。 - 【請求項４】酸素、窒素、炭素のうちの少なくとも一種
類の元素は、1019個／cm2〜1022個／cm2の濃度であるこ
とを特徴とする前記特許請求の範囲第１項及び第２項記
載の半導体装置の製造方法。 - 【請求項５】前記ポリシリコン層は半導体基板上に絶縁
膜を介して設けられることを特徴とする特許請求の範囲
第１項及び第２項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287750A JPH0695528B2 (ja) | 1985-12-23 | 1985-12-23 | 半導体装置の製造方法 |
| DE8686114610T DE3682021D1 (de) | 1985-10-23 | 1986-10-22 | Polysilizium-mos-transistor und verfahren zu seiner herstellung. |
| EP86114610A EP0222215B1 (en) | 1985-10-23 | 1986-10-22 | Polysilicon mos transistor and method of manufacturing the same |
| US06/922,347 US4772927A (en) | 1985-10-23 | 1986-10-23 | Thin film FET doped with diffusion inhibitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60287750A JPH0695528B2 (ja) | 1985-12-23 | 1985-12-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147759A JPS62147759A (ja) | 1987-07-01 |
| JPH0695528B2 true JPH0695528B2 (ja) | 1994-11-24 |
Family
ID=17721274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287750A Expired - Fee Related JPH0695528B2 (ja) | 1985-10-23 | 1985-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695528B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246398A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7115902B1 (en) | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7154147B1 (en) | 1990-11-26 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and driving method for the same |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP3157985B2 (ja) | 1993-06-10 | 2001-04-23 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
| US6867432B1 (en) | 1994-06-09 | 2005-03-15 | Semiconductor Energy Lab | Semiconductor device having SiOxNy gate insulating film |
| JP3759999B2 (ja) * | 1996-07-16 | 2006-03-29 | 株式会社半導体エネルギー研究所 | 半導体装置、液晶表示装置、ｅｌ装置、ｔｖカメラ表示装置、パーソナルコンピュータ、カーナビゲーションシステム、ｔｖプロジェクション装置及びビデオカメラ |
| SG156537A1 (en) | 2008-04-09 | 2009-11-26 | Toshiba Matsushita Display Tec | Methods of laser annealing a semiconductor layer and semiconductor devices produced thereby |
-
1985
- 1985-12-23 JP JP60287750A patent/JPH0695528B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147759A (ja) | 1987-07-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |