JPH0613620A

JPH0613620A - ゲート絶縁型半導体装置及びその製造方法

Info

Publication number: JPH0613620A
Application number: JP5048014A
Authority: JP
Inventors: Yoshifumi Tomomatsu; 佳史友松; Hiroshi Yamaguchi; 博史山口; Hiroyasu Hagino; 浩靖萩野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-18
Filing date: 1993-03-09
Publication date: 1994-01-21
Anticipated expiration: 2014-09-13
Also published as: JP2949001B2

Abstract

(57)【要約】【目的】損失を低く設定しても短絡耐量が高く、併せ
てラッチアップ耐量をも改善したゲート絶縁型半導体装
置を得る。【構成】ｎ型エミッタ領域４のシート抵抗を高く設定
することにより、コレクタ・エミッタ間飽和電圧Ｖ_CE(s
at) には余り影響なく、飽和電流Ｉ_CE(sat) および短絡
耐量ｔw を低減することができる。シート抵抗の値が４
０Ω／□〜１５０Ω／□の範囲にあるとき、実用上要求
される１０μｓｅｃ以上の短絡耐量が保証されるととも
に、コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) に対して
も、２．４Ｖ以下の実用的な値が得られる。【効果】コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) を
低くして、しかも飽和電流Ｉ_CE(sat) を低く抑えること
ができ、高い短絡耐量を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば絶縁ゲート型
バイポーラトランジスタ（Insulated Gate Bipolar Tra
nsistor ；以下、ＩＧＢＴと略記する）などのゲート絶
縁型半導体装置及びその製造方法に関し、特に短絡耐量
の改善に関するものである。

【０００２】

【従来の技術】＜従来装置の構成＞図４０は従来のＮチ
ャネル型ＩＧＢＴ１００の構造を図示する平面図であ
る。一般にＩＧＢＴ１００は、多数のＩＧＢＴ素子（以
下、ＩＧＢＴユニットセルと記述する）１１０が並列に
接続された構造を有している。図４０は後述のエミッタ
電極７及び酸化膜８を除去して図示している。図４０に
は、このＩＧＢＴ１００の製造工程で使用する各種マス
クパターンの形状をも同時に図示している。図４１は図
４０に図示するＡ−Ａ線における１個のＩＧＢＴユニッ
トセル１１０の断面図である。図４２は図４０に図示す
るＢ−Ｂ線における１個のＩＧＢＴユニットセル１１０
の断面図である。図４１にはＩＧＢＴユニットセル１１
０の等価回路を示す回路図をも同時に図示している。

【０００３】図４１及び図４２に示すように、このＩＧ
ＢＴ１００はｐ型半導体基板からなるｐ型コレクタ層１
上にｎ型エピタキシャル層２が形成され、半導体基体１
２０を構成している。このｎ型エピタキシャル層２の上
主面、すなわち半導体基体１２０の上主面の一部領域に
ｐ型不純物を選択的に拡散することによりｐ型ベース領
域３が形成されている。更に、半導体基体１２０の上主
面の一部領域には、ｎ型不純物を選択的に拡散すること
によりｎ型エミッタ領域４が形成されている。ｎ型エピ
タキシャル層２の上部表面とｎ型エミッタ領域４の上主
面により挟まれたｐ型ベース領域３の上部表面上にはゲ
ート絶縁膜５が形成されている。ゲート絶縁膜５は隣接
するＩＧＢＴユニットセル１１０相互の間で一体となる
ようにｎ型エピタキシャル層２の上部表面上に形成され
ている。ゲート絶縁膜５上には例えば多結晶シリコン
（以下、ポリシリコンと記述する）から成るゲート電極
６が形成されている。例えばアルミニウムから成るエミ
ッタ電極７が、ｐ型ベース領域３及びｎ型エミッタ領域
４の両方に電気的に接続するように形成されている。ゲ
ート電極６及びエミッタ電極７は、互いに層間絶縁膜、
例えば酸化膜８を介して絶縁され、かつ全てのＩＧＢＴ
ユニットセル１１０の中及び相互間で各々共通に電気的
に接続された構造を有している。ｐ型ベース領域３内に
はｎ型エミッタ領域４を囲むような形でｐ型不純物を高
濃度に拡散した高濃度ｐ型半導体領域３１が形成されて
いる。ｐ型コレクタ層１の下主面には金属から成るコレ
クタ電極９が、全てのＩＧＢＴユニットセル１１０を通
して一体に形成されている。

【０００４】図４０に示すように、ｎ型エミッタ領域４
の上部からみた幅が比較的広い領域（Ａ−Ａ線の近傍）
と比較的狭い領域（Ｂ−Ｂ線の近傍）とがある。図４０
には製造工程の中で、ゲート電極６を形成するときに使
用されるマスクパターン５１、高濃度ｐ型半導体領域３
１を形成するときに使用されるマスクパターン５２、及
びｎ型エミッタ領域４を形成するときに使用されるマス
クパターン５３を点線で図示している。

【０００５】＜従来装置の動作＞次に図４１を用いてＩ
ＧＢＴ１００の動作について説明する。ＩＧＢＴユニッ
トセル１１０には、絶縁ゲート電界効果トランジスタ
（以下、ＭＯＳＦＥＴと記述する）ＭＯＳ、ｐｎｐ型バ
イポーラトランジスタＴｒ１、ｎｐｎ型バイポーラトラ
ンジスタＴｒ２、及び抵抗Ｒｂが、図中の等価回路図で
図示するように、等価的に形成され相互に結合してい
る。

【０００６】コレクタ電極９とエミッタ電極７の間にコ
レクタ電圧Ｖ_CEを印加した状態で、ゲート電極６とエミ
ッタ電極７の間にゲート電圧Ｖ_GEを印加すると、ｎ型エ
ミッタ領域４とｎ型エピタキシャル層２の間のｐ型ベー
ス領域３の上部表面が、ｐ型半導体からｎ型半導体に反
転し、ｎ型チャネルが形成され、ＭＯＳのドレインに相
当するｎ型エピタキシャル層２とソースに相当するｎ型
エミッタ領域４の間が導通状態となり、ｎ型エミッタ領
域４から電子電流がｎ型チャネルを通ってｎ型エピタキ
シャル層２へ流れ込む。この電子電流はＴｒ１のベース
電流となる。このとき、ｐ型コレクタ層１からｎ型エピ
タキシャル層２へホールの注入が引き起こされ、注入さ
れたホールの一部はｎ型エピタキシャル層２のキャリア
電子と再結合し、残りはｐ型ベース領域３を通過してホ
ール電流としてエミッタ電極７へ流れ込み、その結果Ｉ
ＧＢＴ１００は導通状態（オン）、すなわちコレクタ電
極９とエミッタ電極７の間が導通する状態となる。

【０００７】ＩＧＢＴ１００はＭＯＳＦＥＴと同様に、
絶縁ゲート（ＭＯＳゲート）を有する電圧制御型トラン
ジスタであるために、バイポーラトランジスタに比べて
駆動回路を簡単な構成にすることができるという長所を
有すると同時に、更にＭＯＳＦＥＴと比較して低いコレ
クタ・エミッタ間飽和電圧（オン電圧）が実現できると
いう利点を有している。この後者の利点は、上述したよ
うにｐ型コレクタ層１からｎ型エピタキシャル層２へホ
ールが注入され伝導度変調がおこることによって、実効
的にｎ型エピタキシャル層２の抵抗が低抵抗になること
によってもたらされる。

【０００８】ゲート電圧Ｖ_GEにゼロ電圧を印加する、す
なわちゼロバイアスにするか、又は負電圧を印加する、
すなわち負バイアスにすることにより、ＭＯＳが遮断状
態となり上記電子電流は流れなくなり、その結果ＩＧＢ
Ｔ１００は遮断状態（オフ）となる。しかしながら、オ
ンからオフへの遷移を開始する時点では、ｎ型エピタキ
シャル層２には蓄積されたホールが残留しており、オン
からオフへの遷移の過程で蓄積されたホールが消滅する
には一定時間（ターンオフ時間）を要し、その間はホー
ル電流が減衰しつつも継続して流れる。蓄積されたホー
ルは、ＩＧＢＴ１００のオン時には低い飽和電圧を実現
するのに有効であるが、オフに変転（ターンオフ）する
ときには、上述のようにターンオフ時間が長くなる要因
となるので、オン時のホールの注入量或はライフタイム
の最適化が行われる。

【０００９】ＩＧＢＴユニットセル１１０には、ｎ型エ
ミッタ領域４、ｐ型ベース領域３、ｎ型エピタキシャル
層２、及びｐ型コレクタ層１の４層から形成されるサイ
リスタが寄生的に存在している。ＩＧＢＴ１００の動作
中に、この寄生サイリスタがターンオンすること（寄生
効果）によりＩＧＢＴ１００の本来の機能が失われるこ
とがある。このため、この寄生効果を抑制することも必
要である。寄生効果を抑制するには、ｎ型エミッタ領域
４の直下におけるｐ型ベース領域３の部分の横方向抵抗
Ｒｂを低くすることが有効な１つの方法である。従来、
Ｒｂを低くするために図４１、４２に図示するように、
ｎ型エミッタ領域４の直下に高濃度ｐ型半導体領域３１
を設ける構成（例えば特開昭６０−１９６９７４号公報
に開示）が提案されている。図４１、４２に図示するよ
うに、高濃度ｐ型半導体領域３１は、ゲート閾電圧に影
響を与えない目的でｎ型エミッタ領域４の内側に形成さ
れる。すなわち、高濃度ｐ型半導体領域３１は、ゲート
電圧Ｖ_GEを印加したときにｐ型ベース領域３に形成され
るｎチャネルの一部を高濃度ｐ型半導体領域３１自身が
構成しないように形成される。

【００１０】

【発明が解決しようとする課題】＜従来の装置の問題点
＞ところで、ＩＧＢＴ１００は主としてインバータ装置
などに使用されることが多く、それ故インバータ装置が
短絡した場合、すなわちＩＧＢＴ１００が短絡電圧を印
加された状態でオンした場合にもＩＧＢＴ１００に破壊
を生じないことが要求される。ＩＧＢＴ１００の短絡に
対する強さ（短絡耐量）は、短絡時の電圧、短絡時の電
流、及び短絡時間の積によって決定される。チップ面積
の小さいＩＧＢＴ１００では特に、短絡耐量が厳しくな
る。

【００１１】短絡時の電圧、及び短絡時間については、
ＩＧＢＴ１００を使用する条件、例えばインバータの動
作条件によって決定付けられる。ＩＧＢＴ１００は短絡
すると飽和状態に入るために、前記短絡時の電流はＩＧ
ＢＴ１００の飽和電流Ｉ_CE(sat) に他ならない。それ
故、ＩＧＢＴ１００の飽和電流Ｉ_CE(sat) を低く設定す
ることにより、短絡耐量を向上させることができる。飽
和電流Ｉ_CE(sat) は数１により決定付けられる。

【００１２】

【数１】

【００１３】一方、ＩＧＢＴ１００がインバータ等にス
イッチング素子として応用された場合の損失を低減する
ためには、コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) を
小さくする必要がある。コレクタ・エミッタ間飽和電圧
Ｖ_CE(sat) を小さくするには、ＩＧＢＴユニットセル１
１０におけるＭＯＳＦＥＴ相当部分（図４１におけるＭ
ＯＳ）の電気的特性を改良して、ＭＯＳの導通時の降下
電圧を低くすることが１つの有効な方法である。例え
ば、ｐ型ベース領域３を形成する拡散工程において浅く
拡散することにより、ＭＯＳのチャネル長Ｌを短くす
る、或はｐ型ベース領域３の幅（図４１、４２における
ｐ型ベース領域３の図面上の全横幅）を狭くしてＩＧＢ
Ｔユニットセル１１０を微細化及び高密度化することに
より、ＩＧＢＴ１００全体のチャネル幅Ｗの総和を大き
くするなどの方法がある。

【００１４】ところが、コレクタ・エミッタ間飽和電圧
Ｖ_CE(sat) を小さくするために、チャネル長Ｌを短くす
る、或はチャネル幅Ｗを大きくすることは、数１より理
解できるように、いずれも飽和電流Ｉ_CE(sat) を増大さ
せることにつながるために、寄生サイリスタがラッチア
ップを起こして破壊したり、或はラッチアップが起こら
なくとも短絡時の電圧、電流の積が大きくなり、短絡耐
量の低下を引き起こす。このように、従来のＩＧＢＴ１
００ではスイッチング素子としての損失が低く、しかも
短絡耐量の高い特性が得られないという問題点があっ
た。

【００１５】＜この発明の目的＞この発明は上記のよう
な問題点を解消するためになされたもので、損失を低く
設定しても短絡耐量が高く、併せてラッチアップ耐量を
も改善したゲート絶縁型半導体装置を得ることを目的と
しており、更にスイッチング動作に伴う損失を低減し得
るゲート絶縁型半導体装置を得ることを目的とする。更
にこの装置に適した製造方法を提供することを目的とす
る。

【００１６】

【課題を解決するための手段】この発明に係る請求項１
に記載のゲート絶縁型半導体装置は下記の（ａ）〜
（ｅ）を備える。すなわち、（ａ）下記の（ａ−１）か
ら（ａ−４）を備える半導体基体：（ａ−１）前記半導
体基体の上主面に露出する、第１導電形式の第１の半導
体領域；（ａ−２）前記第１の半導体領域の上面部分に
選択的に形成され、前記半導体基体の前記上主面に選択
的に露出する第２導電形式の第２の半導体領域；（ａ−
３）前記第２の半導体領域の上面部分に選択的に形成さ
れ、前記半導体基体の上主面上において、前記第２の半
導体領域の露出面の辺縁部分の内側において所定の中央
エリアを隔てて実質的に平行に配列した一対の帯状エリ
アへ露出する第１導電形式の第３の半導体領域；（ａ−
４）第２導電形式であって第２導電形式を形成する不純
物の濃度が前記第２の半導体領域よりも高く、前記第３
の半導体領域を包含するように前記半導体基体の上面部
分に選択的に形成され、前記中央エリアにおいて前記半
導体基体の上主面に露出し、前記一対の帯状エリアの一
部のみにおいて当該一対の中央エリアより外側に規定さ
れた外側エリアで前記半導体基体の上主面に露出した第
４の半導体領域；（ｂ）前記半導体基体の前記上主面の
上に選択的に形成されて、前記一対の帯状エリアの一部
と前記中央エリアの少なくとも一部とを覆う所定領域の
上に開口部を有する絶縁層；（ｃ）前記絶縁層の中に埋
設されて、前記一対の帯状エリアと前記第１の半導体領
域の露出面との間の区間に対向する制御電極層；（ｄ）
前記開口部の中に形成されて、前記半導体基体の前記上
主面のうち前記開口部に露出する部分に電気的に接続さ
れる第１の主電極層；（ｅ）前記半導体基体の下主面の
上に形成され当該下主面上の半導体基体と電気的に接続
される第２の主電極層。

【００１７】この発明に係る請求項２に記載のゲート絶
縁型半導体装置は、請求項１に記載のゲート絶縁型半導
体装置において、前記開口部の面積に対する、当該開口
部に露出する前記一対の帯状エリアの占める面積の割合
が５０％以下であるものである。

【００１８】この発明に係る請求項３に記載のゲート絶
縁型半導体装置は、請求項１に記載のゲート絶縁型半導
体装置において、前記半導体基体の前記上主面上におい
て、前記一対の帯状エリアの前記中央エリアとの境界を
除いた辺縁に対する、前記外側エリアと境界をなす前記
辺縁の占める割合が２０％以上であるものである。

【００１９】この発明に係る請求項４に記載のゲート絶
縁型半導体装置の製造方法は請求項１に記載の装置の製
造に適した構成を有するものである。

【００２０】この発明に係る請求項５に記載のゲート絶
縁型半導体装置は、下記の（ａ）〜（ｅ）を備える。す
なわち、（ａ）下記の（ａ−１）から（ａ−４）を備え
る半導体基体：（ａ−１）前記半導体基体の上主面に露
出する、第１導電形式の第１の半導体領域；（ａ−２）
前記第１の半導体領域の上面部分に選択的に形成され、
前記半導体基体の前記上主面に選択的に露出する第２導
電形式の第２の半導体領域；（ａ−３）前記第２の半導
体領域の上面部分に選択的に形成され、前記半導体基体
の上主面上において、前記第２の半導体領域の露出面の
辺縁部分の内側において、少なくともその一部において
は所定の中央エリアを隔てている実質的に平行に配列し
た一対の帯状エリア、へ露出する第１導電形式の第３の
半導体領域；ただし当該第３の半導体領域のシート抵抗
の値は、所要の短絡耐量に対応して定まる臨界シート抵
抗以上の値である；（ａ−４）第２導電形式であって第
２導電形式を形成する不純物の濃度が前記第２の半導体
領域よりも高く、前記第３の半導体領域を包含するよう
に前記半導体基体の上面部分に選択的に形成され、前記
中央エリアにおいて前記半導体基体の上主面に露出し、
前記一対の帯状エリアの一部のみにおいて当該一対の帯
状エリアより外側に規定された外側エリアで前記半導体
基体の上主面に露出した第４の半導体領域；（ｂ）前記
半導体基体の前記上主面の上に選択的に形成されて、前
記一対の帯状エリアの一部と前記中央エリアの少なくと
も一部とを覆う所定領域の上に開口部を有する絶縁層；
（ｃ）前記絶縁層の中に埋設されて、前記一対の帯状エ
リアと前記第１の半導体領域の露出面との間の区間に対
向する制御電極層；（ｄ）前記開口部の中に形成され
て、前記半導体基体の前記上主面のうち前記開口部に露
出する部分に電気的に接続される第１の主電極層；
（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層。

【００２１】この発明に係る請求項６に記載のゲート絶
縁型半導体装置は、請求項５に記載のゲート絶縁型半導
体装置において、前記シート抵抗の値が４０Ω／□ない
し５０Ω／□である。

【００２２】この発明に係る請求項７に記載のゲート絶
縁型半導体装置は、下記の（ａ）〜（ｅ）を備える。す
なわち、（ａ）下記の（ａ−１）から（ａ−４）を備え
る半導体基体：（ａ−１）前記半導体基体の上主面に露
出する、第１導電形式の第１の半導体領域；（ａ−２）
前記第１の半導体領域の上面部分に選択的に形成され、
前記半導体基体の前記上主面に選択的に露出する第２導
電形式の第２の半導体領域；（ａ−３）前記第２の半導
体領域の上面部分に選択的に形成され、前記半導体基体
の上主面上において、前記第２の半導体領域の露出面の
辺縁部分の内側において、少なくともその一部において
は所定の中央エリアを隔てている実質的に平行に配列し
た一対の帯状エリア、へ露出する第１導電形式の第３の
半導体領域；（ａ−４）第２導電形式であって第２導電
形式を形成する不純物の濃度が前記第２の半導体領域よ
りも高く、前記第３の半導体領域を包含するように前記
半導体基体の上面部分に選択的に形成され、前記中央エ
リアにおいて前記半導体基体の上主面に露出し、前記一
対の帯状エリアの一部のみにおいて当該一対の帯状エリ
アより外側に規定された外側エリアで前記半導体基体の
上主面に露出した第４の半導体領域；（ｂ）前記半導体
基体の前記上主面の上に選択的に形成されて、前記一対
の帯状エリアの一部と前記中央エリアの少なくとも一部
とを覆う所定領域の上に開口部を有する絶縁層；（ｃ）
前記絶縁層の中に埋設されて、前記一対の帯状エリアと
前記第１の半導体領域の露出面との間の区間に対向する
制御電極層；ただし当該制御電極層のシート抵抗の値は
２５０Ω／□以下である；（ｄ）前記開口部の中に形成
されて、前記半導体基体の前記上主面のうち前記開口部
に露出する部分に電気的に接続される第１の主電極層；
（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層。

【００２３】この発明に係る請求項８に記載のゲート絶
縁型半導体装置は、下記の（ａ）〜（ｅ）を備える。す
なわち、（ａ）下記の（ａ−１）から（ａ−４）を備え
る半導体基体：（ａ−１）前記半導体基体の上主面に露
出する、第１導電形式の第１の半導体領域；（ａ−２）
前記第１の半導体領域の上面部分に選択的に形成され、
前記半導体基体の前記上主面に選択的に露出する第２導
電形式の第２の半導体領域；（ａ−３）前記第２の半導
体領域の上面部分に選択的に形成され、前記半導体基体
の上主面上において、前記第２の半導体領域の露出面の
辺縁部分の内側において、少なくともその一部において
は所定の中央エリアを隔てている実質的に平行に配列し
た一対の帯状エリア、へ露出する第１導電形式の第３の
半導体領域；（ａ−４）第２導電形式であって第２導電
形式を形成する不純物の濃度が前記第２の半導体領域よ
りも高く、前記第３の半導体領域を包含するように前記
半導体基体の上面部分に選択的に形成され、前記中央エ
リアにおいて前記半導体基体の上主面に露出し、前記一
対の帯状エリアの一部のみにおいて当該一対の帯状エリ
アより外側に規定された外側エリアで前記半導体基体の
上主面に露出した第４の半導体領域；（ｂ）前記半導体
基体の前記上主面の上に選択的に形成されて、前記一対
の帯状エリアの一部と前記中央エリアの少なくとも一部
とを覆う所定領域の上に開口部を有する絶縁層；（ｃ）
前記絶縁層の中に埋設されて、前記一対の帯状エリアと
前記第１の半導体領域の露出面との間の区間に対向する
制御電極層；（ｄ）前記開口部の中に形成されて、前記
半導体基体の前記上主面のうち前記開口部に露出する部
分に電気的に接続される第１の主電極層；（ｅ）前記半
導体基体の下主面の上に形成され当該下主面上の半導体
基体と電気的に接続される第２の主電極層；ただし当該
ゲート絶縁型半導体装置において、前記開口部の面積に
対する、当該開口部に露出する前記一対の帯状エリアの
占める面積の割合は５％ないし２５％である。

【００２４】この発明に係る請求項９に記載のゲート絶
縁型半導体装置は、、請求項５に記載のゲート絶縁型半
導体装置において、前記制御電極層のシート抵抗の値が
２５０Ω／□以下である。

【００２５】この発明に係る請求項１０に記載のゲート
絶縁型半導体装置は、請求項５に記載のゲート絶縁型半
導体装置において、前記開口部の面積に対する、当該開
口部に露出する前記一対の帯状エリアの占める面積の割
合が５％ないし２５％である。

【００２６】この発明に係る請求項１１に記載のゲート
絶縁型半導体装置は、請求項７に記載のゲート絶縁型半
導体装置において、前記開口部の面積に対する、当該開
口部に露出する前記一対の帯状エリアの占める面積の割
合が５％ないし２５％である。

【００２７】この発明に係る請求項１２に記載のゲート
絶縁型半導体装置は、請求項９に記載のゲート絶縁型半
導体装置において、前記開口部の面積に対する、当該開
口部に露出する前記一対の帯状エリアの占める面積の割
合が５％ないし２５％である。

【００２８】この発明に係る請求項１３〜請求項１５に
記載のゲート絶縁型半導体装置の製造方法は、請求項９
に記載の装置の製造に適した構成を有する。

【００２９】

【作用】この発明におけるゲート絶縁型半導体装置で
は、半導体基体の上主面に第１導電形式の２つの半導体
領域である第１の半導体領域と第３の半導体領域が露出
し、更にこれらの露出面の間の区間には、一部では第２
導電形式の第２の半導体領域のみがその全幅にわたって
露出しており、その他では第２導電形式の高い第４の半
導体領域をその全幅の中に少なくとも含んで露出してい
る。前記区間には制御電極層が対向しており、制御電極
層に電圧を付加したときに前記区間には反転層が形成さ
れ第１の半導体領域と第３の半導体領域の間が導通す
る。第２の半導体領域では第２導電形式の不純物濃度が
相対的に低く、第４の半導体領域では相対的に高いの
で、反転層を形成するために制御電極層に付加すべきゲ
ート閾電圧Ｖ_GE(th)は、前記区間のうち第２の半導体領
域のみがその全幅を占める部分では相対的に低く、第４
の半導体領域を含む部分では相対的に高い。

【００３０】このように、この発明の装置では、反転層
を形成すべき区間が、ゲート閾電圧Ｖ_GE(th)の低い部分
と高い部分とが電気回路的に並列に接続された構造を有
している。この発明における装置のゲート閾電圧は、主
としてゲート閾電圧Ｖ_GE(th)の低い部分に依存し、ゲー
ト閾電圧Ｖ_GE(th)の高い部分を設けても余り大きくは変
わらない。コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) に
おいても、ゲート閾電圧Ｖ_GE(th)の高い部分を設けても
大きくは影響しない。一方、飽和電流Ｉ_CE(sat) はゲー
ト閾電圧Ｖ_GE(th)の高い部分が占める割合に強く依存
し、この割合が高いほど減少する。従って、装置を微細
化或は高密度化することによって生じる飽和電流Ｉ_CE(s
at) の増大をゲート閾電圧Ｖ_GE(th)の高い部分を設ける
ことにより低減することができる。このため、装置を微
細化或は高密度化するとともに、ゲート閾電圧Ｖ_GE(th)
の高い部分と低い部分の配分を最適化することにより、
コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) を低くして損
失を低減するとともに、飽和電流Ｉ_{C E}(sat) を低減し
て高い短絡耐量をもった装置を得ることができる。

【００３１】特に請求項２に記載のゲート絶縁型半導体
装置は、第１の主電極層へ電気的に接続する第３の半導
体領域と第４の半導体領域の割合を最適化したものであ
るために、飽和電流Ｉ_CE(sat) が小さく、従って大きな
短絡耐量を有し得る。

【００３２】更に請求項３に記載のゲート絶縁型半導体
装置は、一対の帯状エリアの前記外側エリアと境界をな
す部分の割合、すなわち相対的に高いゲート閾電圧Ｖ_GE
(th)を有する反転層の占める割合を最適化したものであ
るために飽和電流Ｉ_CE(sat)が小さく、従って大きな短
絡耐量を有し得る。

【００３３】請求項４に記載の製造方法では、上記の利
点を有するゲート絶縁型半導体装置を製造可能である。

【００３４】この発明は、第３の半導体領域における実
効的な抵抗の大きさに、コレクタ・エミッタ間飽和電圧
Ｖ_CE(sat) は余り依存せずに、短絡耐量が強く依存し、
実効的な抵抗が高い程短絡耐量が増大するという、本発
明者による発見に基づいて為されたものである（請求項
５、６、８〜１６）。

【００３５】この発明のゲート絶縁型半導体装置は、第
３の半導体領域のシート抵抗の値が、所要の短絡耐量に
対応して定まる臨界シート抵抗以上の値である。第３の
半導体領域のシート抵抗の値が上昇すると実効的な抵抗
値が上昇し、短絡耐量が改善される。第３の半導体領域
のシート抵抗の値が、臨界シート抵抗以上の値に設定さ
れているので所用の短絡耐量が保証される（請求項５、
６、８〜１０、１２）。

【００３６】この発明のゲート絶縁型半導体装置は、第
３の半導体領域のシート抵抗の値が、４０Ω／□〜１５
０Ω／□の範囲にある。このため、実用上要求される１
０μｓｅｃ以上の短絡耐量が保証されるとともに、コレ
クタ・エミッタ間飽和電圧Ｖ_CE(sat) に対しても、実用
的な値が得られる（請求項６）。

【００３７】この発明のゲート絶縁型半導体装置では、
制御電極層のシート抵抗の値が２５０Ω／□以下であ
る。制御電極層のシート抵抗の値が低いほど、装置のス
イッチング動作が速くなり、スイッチング動作に伴う損
失が逓減される。このシート抵抗の値が２５０Ω／□以
下であるために、実用上の要求を満たし得る程に低いス
イッチング損失を実現することができる（請求項７、
９、１１、１２）。

【００３８】この発明のゲート絶縁型半導体装置では、
エミッタコンタクト（エミッタバイパス）率、すなわち
半導体基体の上主面において第１の主電極層が接続され
る開口部の面積に対する、この開口部に露出する一対の
帯状エリアすなわち第３の半導体領域の占める面積の割
合は、５％〜２５％である。エミッタコンタクト率が低
いほど、第３の半導体領域の実効的な抵抗は上昇するの
で、短絡耐量が改善される。エミッタコンタクト率が２
５％以下であるので、所定の余裕を見込んで実用的な１
０μｓｅｃ以上の短絡耐量が保証される。エミッタコン
タクト率が５％以上であるので、コレクタ・エミッタ間
飽和電圧Ｖ_CE(sat) についても実用的に低い値が得られ
る（請求項８、１０〜１２）。

【００３９】この発明の製造方法では、請求項５および
請求項７の双方に記載されるゲート絶縁型半導体装置を
効果的に製造することができる（請求項１３〜１６）。

【００４０】

【実施例】［実施例１．］＜実施例１の装置の構成＞図１は、実施例１のＮチャネ
ル型ＩＧＢＴ２００の構造を図示する平面図である。こ
のＩＧＢＴ２００は、図４０に示した従来のＩＧＢＴ１
００と同様に多数のＩＧＢＴユニットセル２１０が並列
に接続された構造を有している。図１にはエミッタ電極
７及び酸化膜８を除去して図示している。図１には、こ
のＩＧＢＴ２００の製造工程で使用する各種マスクパタ
ーンの形状をも同時に図示している。図２は図１に図示
するＡ１−Ａ１線における１個のＩＧＢＴユニットセル
２１０の断面図である。図３は図１に図示するＢ１−Ｂ
１線における１個のＩＧＢＴユニットセル２１０の断面
図である。各ＩＧＢＴユニットセル２１０の構造は互い
に実質的に同一であるために、図１〜図３によってＩＧ
ＢＴ２００全体の構成を理解することが可能である。な
お、以下の図において図４０〜図４２に図示する従来装
置における符号と同一符号が付けられた部分は、当該従
来装置と同一部分を示す。

【００４１】図２及び図３に示すように、このＩＧＢＴ
２００はｐ型半導体基板からなるｐ型コレクタ層１上に
ｎ型エピタキシャル層２が形成され、半導体基体２２０
を構成している。このｎ型エピタキシャル層２の上主
面、すなわち半導体基体２２０の上主面の一部領域にｐ
型不純物を選択的に拡散することによりｐ型ベース領域
３が形成されている。更に、半導体基体２２０の上主面
の一部領域には、ｎ型不純物を選択的に拡散することに
より、所定の中央エリアＣＡを隔てて実質的に平行に配
列した一対の帯状エリアＢＡへ露出するｎ型エミッタ領
域４が形成されている。ｎ型エピタキシャル層２の上部
表面とｎ型エミッタ領域４の上主面により挟まれたｐ型
ベース領域３の上部表面上にはゲート絶縁膜５が形成さ
れている。ゲート絶縁膜５は隣接するＩＧＢＴユニット
セル２１０相互の間で一体となるようにｎ型エピタキシ
ャル層２の上部表面上に形成されている。ゲート絶縁膜
５上には例えばポリシリコンから成るゲート電極６が形
成されている。例えばアルミニウムから成るエミッタ電
極７が、ｐ型ベース領域３及びｎ型エミッタ領域４の両
方に電気的に接続するように形成されている。ゲート電
極６及びエミッタ電極７は、互いに層間絶縁膜、例えば
酸化膜８を介して絶縁され、かつ全てのＩＧＢＴユニッ
トセル２１０の中及び相互間で各々共通に電気的に接続
された構造を有している。酸化膜８は、図示するように
帯状エリアＢＡの一部と中央エリアＣＡの少なくとも一
部とを覆う所定領域の上に開口部ＷＤを有する。ｐ型ベ
ース領域３内にはｎ型エミッタ領域４を囲むような形で
ｐ型不純物を高濃度に拡散した高濃度ｐ型半導体領域３
２が形成されている。ｐ型コレクタ層１の下主面には金
属から成るコレクタ電極９が、全てのＩＧＢＴユニット
セル２１０を通して一体に形成されている。

【００４２】図１に示すように、ｎ型エミッタ領域４の
上部からみた幅が比較的広い領域（Ａ１−Ａ１線の近
傍）と比較的狭い領域（Ｂ１−Ｂ１線の近傍）とがあ
る。図１には製造工程の中で、ゲート電極６を形成する
ときに使用されるマスクパターン５１、ｎ型エミッタ領
域４を形成するときに使用されるマスクパターン５３、
高濃度ｐ型半導体領域３２を形成するときに使用される
マスクパターン５４、並びにｐ型ベース領域３とｎ型エ
ミッタ領域４の両方とエミッタ電極７とを電気的に接続
させるために酸化膜８を除去するコンタクト工程におい
て使用するマスクパターン５５を点線で図示している。

【００４３】図１及び図２に図示するように、高濃度ｐ
型半導体領域３２は、ｎ型エミッタ領域４の上部からみ
た幅が比較的広い領域（Ａ１−Ａ１線の近傍）におい
て、ｎ型エミッタ領域４よりも外側にはみ出す形で、か
つｐ型ベース領域３を超えてｎ型エピタキシャル層２の
領域にまで達しない程度に、広い領域にわたって形成さ
れている。高濃度ｐ型半導体領域３２をこのように形成
するために、マスクパターン５４はＡ１−Ａ１線の近傍
において、他の部分におけるよりも幅が広くなってい
る。

【００４４】＜実施例１の装置の動作と特性＞次にＩＧ
ＢＴ２００の動作について説明する。コレクタ電極９と
エミッタ電極７の間にコレクタ電圧Ｖ_CEを印加した状態
で、ゲート電極６とエミッタ電極７の間にゲート電圧Ｖ
_GEを正に印加すると、ｎ型エミッタ領域４とｎ型エピタ
キシャル層２の間のｐ型ベース領域３の上部表面が、ｐ
型半導体からｎ型半導体に反転し、ｎ型チャネルが形成
され、ＩＧＢＴユニットセル２１０の中に等価的に形成
されるＭＯＳＦＥＴのドレインに相当するｎ型エピタキ
シャル層２とソースに相当するｎ型エミッタ領域４の間
が導通状態となり、ｎ型エミッタ領域４から電子電流が
ｎ型チャネルを通ってｎ型エピタキシャル層２へ流れ込
む。この電子電流は、ｐ型コレクタ層１、ｎ型エピタキ
シャル層２、及びｐ型ベース領域３により等価的に形成
されるｐｎｐ型バイポーラトランジスタのベース電流と
なる。このとき、ｐ型コレクタ層１からｎ型エピタキシ
ャル層２へホールの注入が引き起こされ、注入されたホ
ールの一部はｎ型エピタキシャル層２のキャリア電子と
再結合し、残りはｐ型ベース領域３を通過してホール電
流としてエミッタ電極７へ流れ込み、その結果ＩＧＢＴ
２００は導通状態（オン）、すなわちコレクタ電極９と
エミッタ電極７の間が導通する状態となる。

【００４５】ゲート電圧Ｖ_GEにゼロ電圧を印加する、す
なわちゼロバイアスにするか、又は負電圧を印加する、
すなわち負バイアスにすることにより、等価的に形成さ
れる前記ＭＯＳＦＥＴが遮断状態となり上記電子電流は
流れなくなり、その結果ＩＧＢＴ２００は遮断状態（オ
フ）となる。

【００４６】図１及び図２に図示するように、高濃度ｐ
型半導体領域３２が、ｎ型エミッタ領域４の上部からみ
た幅が比較的広い領域（Ａ１−Ａ１線の近傍）におい
て、ｎ型エミッタ領域４よりも外側にはみ出す形で、か
つｐ型ベース領域３を超えてｎ型エピタキシャル層２の
領域にまで達しない程度に、広い領域にわたって形成さ
れている。このため、ゲート電圧Ｖ_GEに正電圧を印加す
ることにより、ｎ型エミッタ領域４とｎ型エピタキシャ
ル層２の間に形成されるｎ型チャネルは、Ａ１−Ａ１線
の近傍においては、ｐ型ベース領域３の反転層と高濃度
ｐ型半導体領域３２の反転層の双方の直列結合により形
成される。これに対してＢ１−Ｂ１線の近傍では、高濃
度ｐ型半導体領域３２は上部から見てｎ型エミッタ領域
４よりも内側に形成されるために、前記ｎ型チャネルは
ｐ型ベース領域３の反転層のみにより形成される。

【００４７】反転層を形成するために必要なゲート電圧
の高さであるゲート閾電圧Ｖ_GE(th)は、高濃度ｐ型半導
体領域３２においてはｐ型ベース領域３におけるよりも
高い値となる。従って、ゲート閾電圧Ｖ_GE(th)はＡ１−
Ａ１線の近傍においては相対的に高い値Ｖ_GE(th-High)
となり、Ｂ１−Ｂ１線の近傍では相対的に低い値Ｖ_GE(t
h-Low)となる。このことは、ｎ型エミッタ領域４とｎ型
エピタキシャル層２の間に形成される前記ｎ型チャネル
が、相対的に高いゲート閾電圧Ｖ_GE(th-High)を有する
ｎ型チャネルと、相対的に低い値のゲート閾電圧Ｖ_GE(t
h-Low)を有するｎ型チャネルとの並列接続で構成されて
いることに相応する。

【００４８】ＩＧＢＴ２００全体でのゲート閾電圧Ｖ_GE
(th)は、コレクタ電流Ｉｃ（コレクタ電極９からエミッ
タ電極７へ流れる電流）が、ゲート電圧Ｖ_GEの増加に対
してゼロから立ち上がり始めるときのゲート電圧Ｖ_GEで
あり、言い替えるとコレクタ電流Ｉｃがその定格値（正
常使用時の最高値）に比べて相当に低く設定された或る
規定値に達するときのゲート電圧Ｖ_GEで与えられる。そ
れ故、ゲート閾電圧Ｖ_GE(th)は、主として相対的に低い
ゲート閾電圧Ｖ_GE(th-Low)によって決定付けられ、ほぼ
ゲート閾電圧Ｖ_GE(th-Low)に値が一致する。すなわち、
この実施例の装置において、相対的に高いゲート閾電圧
Ｖ_GE(th-High) を有するｎ型チャネルを設けたことは、
ＩＧＢＴ２００全体のゲート閾電圧Ｖ_GE(th)には殆ど影
響しない。更に、図１〜図３に図示する構造上、コレク
タ・エミッタ間飽和電圧Ｖ_CE(sat) においても、相対的
に高いゲート閾電圧Ｖ_GE(th-High) を有するｎ型チャネ
ルを設けたことによる影響は僅かに現れるのみである。
これに対して、飽和電流Ｉ_CE(sat) への影響は以下に記
述するように相対的に強く現れる。

【００４９】ＩＧＢＴ２００は、相対的に高いゲート閾
電圧Ｖ_GE(th-High) が、ＩＧＢＴ２００をオンするとき
の所定のゲート電圧Ｖ_GEよりも低い値になるように、す
なわち、数２に示すように、高濃度ｐ型半導体領域３２
の不純物濃度を選定する。

【００５０】

【数２】

【００５１】数２のように設定した場合、ゲート閾電圧
Ｖ_GE(th)にオン時の電圧値を付与したとき、相対的に低
いゲート閾電圧Ｖ_GE(th-Low)を有するｎ型チャネルでは
強い反転が生じており、相対的に高いゲート閾電圧Ｖ_GE
(th-High) を有するｎ型チャネルの中の高濃度ｐ型半導
体領域３２では弱い反転が起こっている。一例として、
ゲート閾電圧Ｖ_GE(th-Low)は５Ｖ程度であり、オン時の
ゲート電圧Ｖ_GEを１５Ｖに設定するとして、ゲート閾電
圧Ｖ_GE(th-High) は例えば１０Ｖ程度に選定される。Ｉ
ＧＢＴ２００が短絡したときに流れる飽和電流Ｉ_CE(sa
t) は、数１から導かれる、

【００５２】

【数３】

【００５３】の関係から、ｎ型チャネルのチャネル幅Ｗ
の中に占める相対的に高いゲート閾電圧Ｖ_GE(th-High)
を有するｎ型チャネルの割合に依存して、当該割合が高
いほど飽和電流Ｉ_CE(sat) が減少する。

【００５４】従ってこの実施例の装置は、ＩＧＢＴユニ
ットセル２１０を微細化及び高密度化しても、ｎ型チャ
ネルに占める相対的に高いゲート閾電圧Ｖ_GE(th-High)
を有するｎ型チャネルの割合を最適化することにより、
コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) を低くして、
しかも飽和電流Ｉ_CE(sat) を低く抑えることができ、高
い短絡耐量を実現することができる。

【００５５】この実施例の装置はｎ型エミッタ領域４の
上部からみた幅が比較的広い領域（Ａ１−Ａ１線の近
傍）と比較的狭い領域（Ｂ１−Ｂ１線の近傍）とを有し
ている。このことは、ゲート電極６とエミッタ電極７と
の間の絶縁耐圧を確保し、かつエミッタ電極７へのｎ型
エミッタ領域４と高濃度ｐ型半導体領域３２との双方の
電気的な接続を保証した上で、ＩＧＢＴユニットセル２
１０の微細化を行い得る利点を有している。

【００５６】更に、この実施例の装置は、前述のように
ｎ型エミッタ領域４の上部からみた幅が比較的広い領域
（Ａ１−Ａ１線の近傍）に高濃度ｐ型半導体領域３２を
広く形成しているために、寄生サイリスタ効果をより効
果的に抑制する利点も有している。

【００５７】＜実施例１の装置の特性の実測値＞実施例
１における装置であるＩＧＢＴ２００の実測に基づく電
気的特性を以下に示す。ＩＧＢＴ２００のコレクタ・エ
ミッタ間飽和電圧Ｖ_CE(sat) を低減するためには、前述
したようにＩＧＢＴユニットセル２１０内に等価的に形
成される前述のＭＯＳＦＥＴ領域の特性改善を行うこと
が有効である。その１つの手段としてｐ型ベース領域３
の幅を極力狭くし、ＩＧＢＴユニットセル２１０を微細
化、すなわち高密度化することにより、ＭＯＳＦＥＴ領
域のチャネル幅Ｗを増大させることが挙げられる。ｐ型
ベース領域３の幅を狭くするためには、ｎ型エミッタ領
域４の幅が広い領域（Ａ１−Ａ１線近傍）では対向し合
うｎ型エミッタ領域４がつながった、図４に図示するよ
うな梯子状のｎ型エミッタパターンを有する構造にする
とよい。

【００５８】図４は、ＩＧＢＴユニットセル２１０にお
いて同様の微細化を行った場合の、ｐ型ベース領域３と
ｎ型エミッタ領域４の、半導体基体２２０の上主面上で
のパターンを模式的に図示したものである。同図に図示
するＩＧＢＴユニットセル２１０ａは、図１に図示した
ＩＧＢＴユニットセル２１０と同様に、多数が並列に接
続されてＩＧＢＴ２００ａを形成している。ｎ型エミッ
タ領域４ａ、高濃度ｐ型半導体領域３２ａ、マスクパタ
ーン５３ａ、及びマスクパターン５４ａは、それぞれＩ
ＧＢＴユニットセル２１０におけるｎ型エミッタ領域
４、高濃度ｐ型半導体領域３２、マスクパターン５３、
及びマスクパターン５４に相当する。ＩＧＢＴユニット
セル２１０ａでは高濃度ｐ型半導体領域３２ａの幅が広
い領域（Ａ１ａ−Ａ１ａ線の近傍）以外においても、帯
状に並んだ２つのｎ型エミッタ領域４ａが相互に接続し
た部分（Ｃ１ａ−Ｃ１ａ線の近傍）を設けている。

【００５９】図５及び図６はそれぞれＡ１ａ−Ａ１ａ
線、及びＣ１ａ−Ｃ１ａ線におけるＩＧＢＴユニットセ
ル２１０ａの断面図である。これらの図に図示される断
面構造は、各々図２及び図３に図示する断面構造とは、
ｎ型エミッタ領域４ａが左右２領域に分割されていない
点を除いて同様の構造である。Ｂ１ａ−Ｂ１ａ線におけ
る断面構造は、図３の断面図に図示する構造と同様であ
る。

【００６０】図４に図示するｎ型エミッタパターンにお
いて、図示するようにｎ型エミッタ領域４の幅をＸ、ｎ
型エミッタ領域４でない領域、すなわちｐ型ベース領域
３の半導体基体２２０の上主面上に露出している領域の
幅をＹとする。このとき、エミッタバイパス率ｅを、数
４により定義する。

【００６１】

【数４】

【００６２】図４に図示するように半導体基体２２０の
上主面上において、ｎ型エミッタ領域４ａとｎ型エピタ
キシャル層２の間に高濃度ｐ型半導体領域３２ａが介在
する部分の長さをＨ、高濃度ｐ型半導体領域３２ａが介
在せずにｐ型ベース領域３のみで隔絶される部分の長さ
をＬとする。これらＨ、Ｌに基づいて高ゲート閾電圧領
域率ｇを、数５により定義する。

【００６３】

【数５】

【００６４】長さＨ或はＬは、それぞれ相対的に高いゲ
ート閾電圧Ｖ_GE(th-High) 或は低いゲート閾電圧Ｖ_GE(t
h-Low)を有するｎ型チャネルの幅に他ならない。エミッ
タバイパス率ｅが増大すると、ｎ型エミッタ領域４ａの
面積が増大することに等しく、ｎ型エミッタ領域４ａの
シート抵抗は小さくなる。これはＭＯＳＦＥＴ領域にお
いて等価的に直列に接続されたソース抵抗が小さくなる
ことに等しく、ＭＯＳＦＥＴ領域の電子電流の増大の要
因となる。これによってＩＧＢＴの短絡電流は増大し、
その結果短絡耐量が低下する。

【００６５】図７は、図４〜図６に図示される構造のＩ
ＧＢＴ２００ａについて、エミッタバイパス率ｅに対す
るコレクタ・エミッタ間飽和電圧Ｖ_CE(sat) 、飽和電流
Ｉ_CE(sat) 、及び短絡耐量ｔ_wの実測結果を図示するグ
ラフである。図において、曲線でプロットされた実測値
は、高ゲート閾電圧領域率ｇが、ｇ＝２０％であるとき
のものである。同図には、エミッタバイパス率ｅが、ｅ
＝３６％であって、高ゲート閾電圧領域率ｇが、ｇ＝０
％であるときの実測値をも図示している。なお、短絡耐
量ｔ_wとは、ＩＧＢＴの出力を短絡したときに破壊に至
るまでに要する時間である。

【００６６】図７において、ｅ＝３６％であるときの、
ｇ＝０％での実測値とｇ＝２０％での実測値とを互いに
比較すると、高濃度ｐ型半導体領域３２ａを設けること
によってコレクタ・エミッタ間飽和電圧Ｖ_CE(sat) には
目だった差異がない一方で、短絡時の飽和電流Ｉ_CE(sa
t) は大きく抑制され、それに伴って短絡耐量ｔ_wが大
幅に改善されていることが理解できる。このことは、前
述の定性的な説明を裏づけるものである。

【００６７】ＩＧＢＴをインバータ装置に用いる場合に
要求される短絡耐量ｔ_wは、約ｔ_w≧１０μsec 程度で
ある。また、短絡時に流れる短絡電流を検出し、短絡保
護を行う回路を備えたＩＧＢＴでも、ＩＧＢＴ装置自身
に要求される短絡耐量ｔ_wは、約ｔ_w≧５μsec 程度で
ある。これを満足するためには、図７に図示する実測結
果より、エミッタバイパス率ｅが、ｅ≦５０％であっ
て、高ゲート閾電圧領域率ｇが、ｇ≧２０％であること
が必要である。

【００６８】上記の実測結果は実測の便宜上、図４〜図
６に図示するＩＧＢＴ２００ａについて得られたもので
あるが、数４による定義を拡張して、エミッタバイパス
率ｅをエミッタ電極７に電気的に接触するｎ型エミッタ
領域４と高濃度ｐ型半導体領域３２の総面積の中のｎ型
エミッタ領域４が占める割合として定義すれば、図１〜
図３に図示するＩＧＢＴ２００についても、同様の結果
が得られることが十分に予測できる。

【００６９】＜実施例１の装置の製造工程＞図８〜図２
１はＩＧＢＴ２００の製造工程の各段階における、ＩＧ
ＢＴユニットセル２１０の正面断面図である。これらの
図を参照して、この実施例の装置であるＩＧＢＴ２００
の製造工程について説明する。

【００７０】まず、ｐ型コレクタ層１に相当するｐ型の
シリコンサブストレートＳＢを準備する（図８）。つぎ
に、その上にエピタキシャル成長によってｎ型エピタキ
シャル層２を形成する。これらｐ型コレクタ層１とｎ型
エピタキシャル層２とによって半導体基体２２０が構成
される。なお、以下の図９〜図１９及び図２１では、ｎ
型エピタキシャル層２から上のみが図示されている。

【００７１】図９のステップでは、ｎ型エピタキシャル
層２の上、すなわち半導体基体２２０の上主面の上にシ
リコン酸化膜７１を形成する。

【００７２】次に、ポリシリコンをシリコン酸化膜７１
の上全面に形成し、その上全面にレジスト層を設ける。
図１に図示するマスクパターン５１に相当するパターン
を有したマスク７２を使用してレジスト層の写真製版を
行い、それによってマスクパターン５１に対応したレジ
ストパターン７３を得る。そして、このレジストパター
ン７３をマスクとしてポリシリコンを選択的にエッチン
グし、それによってシリコン酸化膜７１上にゲート電極
６を形成する。更に、このレジストパターン７３とゲー
ト電極６とをマスクとしてボロンをｎ型エピタキシャル
層２の中に選択的に注入し、ｐ型半導体領域７４を得る
（以上、図１０）。

【００７３】その後、レジストパターン７３を除去し
て、ドライブ工程によってｐ型半導体領域７４内のボロ
ンをゲート電極６の下まで拡散させ、図１１に図示する
ｐ型ベース領域３を得る。

【００７４】図１２（図１のＡ１−Ａ１線における断面
図）及び図１３（図１のＢ１−Ｂ１線における断面図）
に示す工程では、まずゲート電極６及びシリコン酸化膜
７１の上全面にレジスト層を設ける。図１に図示するマ
スクパターン５４に相当するパターンを有したマスク７
５を使用してレジスト層の写真製版を行い、それによっ
てマスクパターン５４に対応したレジストパターン７６
を得る。更に、このレジストパターン７６とゲート電極
６とをマスクとして比較的高濃度のボロンをｐ型ベース
領域３の中に選択的に注入し、高濃度ｐ型半導体領域７
７を得る。

【００７５】次に、レジストパターン７６を除去して、
ドライブ工程によって高濃度ｐ型半導体領域７７内のボ
ロンを拡散させ、図１４（図１のＡ１−Ａ１線における
断面図）及び図１５（図１のＢ１−Ｂ１線における断面
図）に示す高濃度ｐ型半導体領域３２を得る。図１２及
び図１３に示す工程で使用したマスクパターン５４が、
図１に示したようにＡ１−Ａ１線の近傍ではより広く、
Ｂ１−Ｂ１線の近傍ではより狭い形状をなしているため
に、高濃度ｐ型半導体領域３２はＡ１−Ａ１線の近傍で
は、ゲート電極６の下方にまで広がっており（図１
４）、一方Ｂ１−Ｂ１線の近傍ではその広がりはゲート
電極６の開口部６ａの内側にとどまっている（図１
５）。上述の高濃度ｐ型半導体領域７７の拡散工程は、
それによって形成される高濃度ｐ型半導体領域３２がＡ
１−Ａ１線近傍においてｐ型ベース領域３の領域を超え
てｎ型エピタキシャル層２の領域にまで達することのな
いように実行される。

【００７６】次に、図１６（図１のＡ１−Ａ１線におけ
る断面図）及び図１７（図１のＢ１−Ｂ１線における断
面図）に示す工程において、まずゲート電極６およびシ
リコン酸化膜７１の上部全面にレジスト層を設け、マス
クパターン５３に相当するパターンを有したマスク７８
を使用した写真製版によって、このレジスト層をパター
ンニングしてレジストパターン７９を得る。このレジス
トパターン７９とゲート電極６とをマスクとしてシリコ
ン酸化膜７１を選択的にエッチングすることにより、ゲ
ート絶縁膜５及び酸化膜パターン８０を得る。

【００７７】つづいて、図１８（図１のＡ１−Ａ１線に
おける断面図）及び図１９（図１のＢ１−Ｂ１線におけ
る断面図）に示すように、レジストパターン７９を除去
した後、酸化膜パターン８０、ゲート絶縁膜５、及びゲ
ート電極６をマスクとして、高濃度ｐ型半導体領域３２
の上主面部分にヒ素を選択的に注入する。これによっ
て、高濃度ｐ型半導体領域３２の上主面近傍の領域にｎ
型エミッタ領域４が形成される。図１６及び図１７に示
す工程で使用したマスクパターン５３が、図１に示した
ようにＡ１−Ａ１線の近傍では幅広く、Ｂ１−Ｂ１線の
近傍では幅が狭い形状をなしているために、ｎ型エミッ
タ領域４はＡ１−Ａ１線の近傍では、ゲート電極６の開
口部６ａの内側においてより広い領域をなして広がって
おり（図１８）、一方Ｂ１−Ｂ１線の近傍ではその広が
りはゲート電極６の開口部６ａの内側でかつゲート電極
６の開口端６ｂの近傍にとどまっている（図１９）。

【００７８】図２０（図１のＡ１−Ａ１線における断面
図）及び図２１（図１のＢ１−Ｂ１線における断面図）
に示す工程では、まず前工程終了後の構造における上面
全体に比較的厚いシリコン酸化膜を設け、マスクパター
ン５５に相当するパターンを有するマスク８１を用いた
エッチングにより、このシリコン酸化膜を選択的に除去
する。これによって開口部８ａを有する酸化膜８を得
る。酸化膜８の開口端８ｂは、Ａ１−Ａ１線の近傍では
ｎ型エミッタ領域４の上に位置するが（図２０）、一方
Ｂ１−Ｂ１線の近傍では高濃度ｐ型半導体領域３２の上
に位置する（図２１）。

【００７９】このようにして得られた構造の上面全体に
アルミニウム膜を形成し、図２及び図３に図示するエミ
ッタ電極７とする。エミッタ電極７のうち開口部８ａの
内側に存在する部分がｐ型ベース領域３とｎ型エミッタ
領域４とを電気的に短絡する。更に、半導体基体２２
０の下主面Ｓ１の全面にＴｉ−Ｎｉ−Ａｕ膜を形成し、
図２及び図３に図示するコレクタ電極９を得る。

【００８０】［実施例２．］＜実施例２の装置の構成＞図２２は、実施例２のＮチャ
ネル型ＩＧＢＴ３００の構造を図示する平面図である。
このＩＧＢＴ３００は、図１に示した実施例１の装置で
あるＩＧＢＴ２００と同様に多数のＩＧＢＴユニットセ
ル３１０が並列に接続された構造を有している。図２２
にはエミッタ電極７及び酸化膜８を除去して図示してい
る。図２２には、このＩＧＢＴ２００の製造工程で使用
する各種マスクパターンの形状を点線で図示している。
マスクパターン５６は高濃度ｐ型半導体領域３２を形成
するときに使用されるマスクパターンである。図２３は
図２２に図示するＡ２−Ａ２線における１個のＩＧＢＴ
ユニットセル３１０の断面図である。

【００８１】図２２に示すように、Ａ２−Ａ２線は実施
例１の装置におけるＡ１−Ａ１線と同様であり、その近
傍ではｎ型エミッタ領域４の上部からみた幅が比較的広
くなっており、Ｂ２−Ｂ２線は実施例１の装置における
Ｂ１−Ｂ１線と同様に、その近傍においてｎ型エミッタ
領域４の上部からみた幅が比較的狭くなっている。ＩＧ
ＢＴユニットセル３１０では、ｎ型エミッタ領域４を囲
むような形でｐ型不純物を高濃度に拡散した高濃度ｐ型
半導体領域３３が、Ａ２−Ａ２線の近傍ではｐ型ベース
領域３を超えて、ｎ型エピタキシャル層２の領域に侵入
する形で形成されている。高濃度ｐ型半導体領域３３
は、一方Ｂ２−Ｂ２線の近傍では図３における高濃度ｐ
型半導体領域３２、或は図４２における高濃度ｐ型半導
体領域３１と同様であり、ｎ型エミッタ領域４の外側に
は広がらないように形成されている。Ｂ２−Ｂ２線にお
ける断面図は、図３において高濃度ｐ型半導体領域３２
を高濃度ｐ型半導体領域３３に置き換えたものと同様で
あり、図示を省略する。

【００８２】＜実施例２の装置の特性＞実施例２の装置
であるＩＧＢＴ３００では、ｎ型エミッタ領域４とｎ型
エピタキシャル層２の間に形成されるｎ型チャネルは、
Ａ２−Ａ２線の近傍においては、高濃度ｐ型半導体領域
３２の影響を受けてゲート閾電圧Ｖ_GE(th)が高くなり、
かつチャネル長Ｌが長い。この反転層は実施例１の装置
であるＩＧＢＴ２００のＡ１−Ａ１線の近傍における高
濃度ｐ型半導体領域３１の反転層が形成するｎ型チャネ
ルに比較してチャネル長が大きい。このため、実施例１
の装置に比較して、飽和電流Ｉ_CE(sat) を低減する効果
がより高いという利点がある。

【００８３】＜実施例２の装置の製造工程＞図２４及び
図２５はＩＧＢＴ３００の製造工程のある段階におけ
る、ＩＧＢＴユニットセル３１０のＡ２−Ａ２線におけ
る断面図である。これらの図を参照して、この実施例の
装置であるＩＧＢＴ３００の製造工程について説明す
る。

【００８４】まず、ＩＧＢＴ２００における図８〜図１
１までの工程と同様の工程を実行する。つづいて図２４
に図示する工程に移って、まずゲート電極６及びシリコ
ン酸化膜７１の上全面にレジスト層を設ける。図１に図
示するマスクパターン５６に相当するパターンを有した
マスク８２を使用してレジスト層の写真製版を行い、そ
れによってマスクパターン５６に対応したレジストパタ
ーン８３を得る。更に、このレジストパターン８３をマ
スクとして高濃度で高エネルギーのボロンをｐ型ベース
領域３及びｎ型エピタキシャル層２の中に選択的に注入
し、高濃度ｐ型半導体領域８４を得る。

【００８５】次に、図２５に図示する工程に進んで、レ
ジストパターン８３を除去して、ドライブ工程によって
高濃度ｐ型半導体領域８４内のボロンを拡散させ、高濃
度ｐ型半導体領域３３を得る。図２４に示す工程で使用
したマスクパターン５６が、図２２に示したようにＡ２
−Ａ２線の近傍ではより広く、Ｂ２−Ｂ２線の近傍では
より狭い形状をなしている。このために、高濃度ｐ型半
導体領域３３はＡ２−Ａ２線の近傍では、ゲート電極６
の下方のｎ型エピタキシャル層２の領域にまで広がって
いる。一方Ｂ２−Ｂ２線の近傍では高濃度ｐ型半導体領
域３３の広がりは、図１５に図示する実施例１の装置に
おける高濃度ｐ型半導体領域３２と同様であり、ゲート
電極６の開口部６ａの内側にとどまっている。続く工程
は、実施例１の装置における図１６〜図２２に図示する
工程と同様である。

【００８６】［実施例３．］＜実施例３の装置の構成＞図２６は、実施例３のＮチャ
ネル型ＩＧＢＴ４００の構造を図示する平面図である。
このＩＧＢＴ４００は、図１に示した実施例１の装置で
あるＩＧＢＴ２００と同様に多数のＩＧＢＴユニットセ
ル４１０が並列に接続された構造を有している。図２６
にはエミッタ電極７及び酸化膜８を除去して図示してい
る。図２６には更に、このＩＧＢＴ４００の製造工程で
使用する各種マスクパターンの形状を点線で図示してい
る。マスクパターン５７は高濃度ｐ型半導体領域３４を
形成するときに使用されるマスクパターンである。図２
７は図２６に図示するＡ３−Ａ３線における１個のＩＧ
ＢＴユニットセル４１０の断面図であり、図２８は同様
にＢ３−Ｂ３線における断面図である。

【００８７】図２６に示すように、Ａ３−Ａ３線は実施
例１の装置におけるＡ１−Ａ１線と同様に、その近傍で
はｎ型エミッタ領域４の上部からみた幅が比較的広くな
っており、Ｂ３−Ｂ３線は実施例１の装置におけるＢ１
−Ｂ１線と同様に、その近傍においてｎ型エミッタ領域
４の上部からみた幅が比較的狭くなっている。

【００８８】実施例１又は２の装置では、相対的に高い
ゲート閾電圧Ｖ_GE(th-High) を有したｎ型チャネルを得
るために形成される高濃度ｐ型半導体領域３２又は３３
は、ｎ型エミッタ領域４の直下にも拡散形成され、前述
の寄生サイリスタの効果を抑制する働きをも兼ねてい
た。この実施例のＩＧＢＴ４００では、図２７に図示す
るように、相対的に高いゲート閾電圧Ｖ_GE(th-High) を
有したｎ型チャネルを得るために形成される高濃度ｐ型
半導体領域３５は、寄生サイリスタの効果を抑制するた
めに設けられる高濃度ｐ型半導体領域３４とは別個に、
図２７、２８に図示するように浅く拡散される。高濃度
ｐ型半導体領域３５の上主面から見た形状は図２６に図
示するように、図１に図示する実施例１の装置における
高濃度ｐ型半導体領域３２の形状と同様である。一方、
高濃度ｐ型半導体領域３４は寄生サイリスタ効果を抑制
するのが目的であるため、ｎ型エミッタ領域４の直下に
高濃度ｐ型半導体領域３５よりは深く拡散形成される。
更に、図２７、２８に図示するように、高濃度ｐ型半導
体領域３４はＡ３−Ａ３線近傍においてもＢ３−Ｂ３線
近傍と同様に、ゲート閾電圧Ｖ_GE(th)に影響を与えない
ようにｎ型エミッタ領域４の内側に形成される。

【００８９】なお、高濃度ｐ型半導体領域３５はＢ３−
Ｂ３線の近傍では形成されなくても良い。

【００９０】＜実施例３の装置の特性＞このように構成
されるので、この実施例におけるＩＧＢＴ４００では、
高濃度ｐ型半導体領域３４の形状及びボロン濃度を寄生
サイリスタ効果の抑制に適するように最適化し、一方高
濃度ｐ型半導体領域３５の形状及びボロン濃度を、飽和
電流Ｉ_CE(sat) の低減に適するように最適化することが
できる。すなわち、各々２つの目的に対して独立に最適
になるような構成を選択することができるので、それぞ
れの目的において、より高い効果が得られる利点があ
る。

【００９１】＜実施例３の装置の製造工程＞図２９〜図
３４はＩＧＢＴ４００の製造工程のある段階における、
ＩＧＢＴユニットセル４１０の正面断面図である。これ
らの図を参照して、この実施例の装置であるＩＧＢＴ４
００の製造工程について説明する。

【００９２】まず、ＩＧＢＴ２００における図８〜図１
１までの工程と同様の工程を実行する。つづいて図２９
（Ａ３−Ａ３線及びＢ３−Ｂ３線における断面図）に図
示する工程に移って、まずゲート電極６及びシリコン酸
化膜７１の上全面にレジスト層を設ける。図２６に図示
するマスクパターン５７に相当するパターンを有したマ
スク８５を使用してレジスト層の写真製版を行い、それ
によってマスクパターン５７に対応したレジストパター
ン８６を得る。更に、このレジストパターン８６をマス
クとして高濃度のボロンをｐ型ベース領域３の中に選択
的に注入し、高濃度ｐ型半導体領域８７を得る。

【００９３】次に、図３０（Ａ３−Ａ３線及びＢ３−Ｂ
３線における断面図）に図示する工程に進んで、レジス
トパターン８６を除去して、ドライブ工程によって高濃
度ｐ型半導体領域８７内のボロンを拡散させ、高濃度ｐ
型半導体領域８８を得る。図２９に示す工程で使用した
マスクパターン５７は、図２６に図示するようにＡ３−
Ａ３線、Ｂ３−Ｂ３線のいずれにおいても同一の断面形
状を有しているために、両断面の間でこれらの工程上の
差異はない。高濃度ｐ型半導体領域８８が電極６の開口
部６ａの内側にその位置を占める（図３０）ように、マ
スクパターン５７の形状及び高濃度ｐ型半導体領域８７
の拡散の条件が適当に選定される。

【００９４】つづく図３１（Ａ３−Ａ３線における断面
図）及び図３２（Ｂ３−Ｂ３線における断面図）に示す
工程は、実施例１の装置における図１２及び図１３に示
す工程と同要領で実行される。すなわち、マスクパター
ン５４を使ってレジストパターン７６を作成し、レジス
トパターン７６とゲート電極６とをマスクとして比較的
高濃度のボロンをｐ型ベース領域３及び高濃度ｐ型半導
体領域８８の中に選択的に注入し、高濃度ｐ型半導体領
域８９を得る。

【００９５】つづく図３３（Ａ３−Ａ３線における断面
図）及び図３４（Ｂ３−Ｂ３線における断面図）に示す
工程では、レジストパターン７６を除去して、ドライブ
工程によって高濃度ｐ型半導体領域８９内のボロンを拡
散させ、図２７及び図２８に示す高濃度ｐ型半導体領域
３５を得る。このとき、高濃度ｐ型半導体領域８８内の
ボロンも同時に拡散することにより、高濃度ｐ型半導体
領域３４が得られる。

【００９６】以上の工程に後続する工程は、実施例１の
装置における図１６〜図２２に図示する工程と同様であ
る。

【００９７】［実施例４．］＜実施例４の装置の構成＞図３５は、この実施例の装置
であるＮチャネル型ＩＧＢＴ５００の構造を図示する平
面図である。このＩＧＢＴ５００も他の実施例同様、多
数のＩＧＢＴユニットセル５１０が並列に接続された構
造を有している。図３５にはエミッタ電極７及び酸化膜
８を除去して図示している。図３５には更に、このＩＧ
ＢＴ５００の製造工程で使用する各種マスクパターンの
形状を点線で図示している。図３６は図３５に図示する
Ａ４−Ａ４線における１個のＩＧＢＴユニットセル５１
０の断面図である。

【００９８】この実施例の装置は、図３５及び図３６に
図示するように、実施例２の装置と実施例３の装置の特
徴をそれぞれ組合せたものである。すなわち、実施例３
の装置と同様に、相対的に高いゲート閾電圧Ｖ_GE(th-Hi
gh) を有したｎ型チャネルを得るために形成される高濃
度ｐ型半導体領域３６が、寄生サイリスタの効果を抑制
するために設けられる高濃度ｐ型半導体領域３４とは別
個に形成されている。更に、高濃度ｐ型半導体領域３６
は、実施例２の装置と同様に、ｎ型エミッタ領域４の上
部からみた幅が比較的広くなっているＡ４−Ａ４線の近
傍において、ｐ型ベース領域３を超えてｎ型エピタキシ
ャル層２の領域に侵入する形で形成されている。Ｂ４−
Ｂ４線における断面構造は実施例３の装置のＢ３−Ｂ３
線における断面構造と同様である。すなわちＢ４−Ｂ４
線における断面図（図示を省略する）は、図２８におい
て高濃度ｐ型半導体領域３５を高濃度ｐ型半導体領域３
６としたものと同様である。

【００９９】＜実施例４の装置の特性＞このように構成
されるので、この実施例におけるＩＧＢＴ５００では、
実施例２の装置の特性と実施例３の装置の特性を合わせ
て有している。すなわち、実施例２の装置と同様に高濃
度ｐ型半導体領域３６により形成される相対的に高いゲ
ート閾電圧Ｖ_GE(th-High) を有するｎ型チャネルのチャ
ネル長が実施例１又は実施例３の装置に比べて長いため
に、これらの装置に比べて飽和電流Ｉ_CE(sat) を低減す
る効果がより高いという利点がある。更に実施例３の装
置と同様に、飽和電流Ｉ_CE(sat) を低減するための高濃
度ｐ型半導体領域３４と寄生サイリスタ効果を抑制する
ための高濃度ｐ型半導体領域３６の形成をそれぞれ独立
に最適化できるために、これら双方の目的において、よ
り高い効果が得られる利点がある。

【０１００】＜実施例４の装置の製造工程＞図３７及び
図３８はＩＧＢＴ５００の製造工程のある段階におけ
る、ＩＧＢＴユニットセル５１０のＡ４−Ａ４線におけ
る断面図である。これらの図を参照して、この実施例の
装置であるＩＧＢＴ５００の製造工程について説明す
る。

【０１０１】まず、実施例３の装置であるＩＧＢＴ４０
０の製造工程と同様の工程を、図３０に図示する工程ま
で実行する。これにつづいて、図３７に図示する工程へ
移行し、まずゲート電極６及びシリコン酸化膜７１の上
全面にレジスト層を設ける。図３５に図示するマスクパ
ターン５６に相当するパターンを有したマスク８２を使
用してレジスト層の写真製版を行い、それによってマス
クパターン５６に対応したレジストパターン８３を得
る。更に、このレジストパターン８３をマスクとして高
濃度で高エネルギーのボロンを高濃度ｐ型半導体領域８
８、ｐ型ベース領域３及びｎ型エピタキシャル層２の中
に選択的に注入し、高濃度ｐ型半導体領域９０を得る。

【０１０２】次に、図３８に図示する工程に進んで、レ
ジストパターン８３を除去して、ドライブ工程によって
高濃度ｐ型半導体領域９０内のボロンを拡散させ、高濃
度ｐ型半導体領域３６を得る。このとき、高濃度ｐ型半
導体領域８８内のボロンも同時に拡散することにより、
高濃度ｐ型半導体領域３４が得られる。図３７に示す工
程で使用したマスクパターン５６が、図３５に示したよ
うにＡ４−Ａ４線の近傍ではより広く、Ｂ４−Ｂ４線の
近傍ではより狭い形状をなしている。このために、高濃
度ｐ型半導体領域３６はＡ４−Ａ４線の近傍では、ゲー
ト電極６の下方のｎ型エピタキシャル層２の領域にまで
広がっている。一方、この工程後のＢ４−Ｂ４線におけ
る断面構造は、図３４に図示する実施例３の装置におけ
るＢ３−Ｂ３線における断面構造において高濃度ｐ型半
導体領域３５を高濃度ｐ型半導体領域３６としたものと
同様であり、高濃度ｐ型半導体領域３４および高濃度ｐ
型半導体領域３６の広がりはゲート電極６の開口部６ａ
の内側にとどまっている。つづく工程は、実施例３の装
置における図３３及び図３４に図示する工程に後続する
工程と同様である。

【０１０３】［実施例１〜実施例４の変形例］（１）上記の実施例はいずれも相対的に高いゲート閾
電圧Ｖ_GE(th-High) を有したｎ型チャネルを形成すべき
高濃度ｐ型半導体領域３２、３３、３５、又は３６を、
ｎ型エミッタ領域４の上部からみた幅が比較的広くなっ
ている領域に設けている。これは、高濃度ｐ型半導体領
域３２等が、寄生サイリスタ効果を抑制する働きをも効
果的に果たすことを目的としたものである。相対的に高
いゲート閾電圧Ｖ_GE(th-High) を有したｎ型チャネルを
形成すべき高濃度ｐ型半導体領域を、上記ｎ型エミッタ
領域４の上部からみた幅が比較的広くなっている領域以
外の領域に設けてもよい。この場合にも、飽和電流Ｉ_CE
(sat) を低減する効果は得られる。

【０１０４】（２）上記の実施例の装置はいずれも、
ｎ型チャネルＩＧＢＴを例示したが、ＩＧＢＴを構成す
る半導体層の極性が全てこれらとは逆であるｐ型チャネ
ルＩＧＢＴにも、この発明は同様に実施することが可能
である。実施例１の装置と半導体の極性が逆になってい
る装置の例を図３９に図示する。図３９はＩＧＢＴユニ
ットセルの図２に対応する位置での正面断面図である。
図において、半導体層１ａ〜４ａ、及び３１ａはそれぞ
れ図２における半導体層１〜４、及び３１と極性が逆に
なっている。

【０１０５】（３）上記の実施例では、ゲート閾電圧
Ｖ_GE(th-High) のゲート電圧Ｖ_GEとの大きさの関係が、
Ｖ_GE(th-High) ＜Ｖ_GEである場合について記述したが、
高濃度ｐ型半導体領域３２、３３等の不純物濃度を高く
して、Ｖ_GE(th-High) ≧Ｖ_GEとなるように高濃度ｐ型半
導体領域３２、３３等を形成してもよい。このとき、コ
レクタ・エミッタ間飽和電圧Ｖ_CE(sat) を低減する効果
は幾分減退するが、飽和電流Ｉ_CE(sat) を低減する効果
はより高く、より高い短絡耐量が得られる利点がある。

【０１０６】（４）この発明におけるゲート閾電圧Ｖ_GE
(th)の高い領域を、全ＩＧＢＴユニットセルに均一に配
置せず、ＩＧＢＴチップ内の特定の箇所に配置してもよ
い。例えば、ＩＧＢＴチップのパターン上でコレクタ電
流Ｉｃの集中を抑制するように配置すれば同様な改善効
果が得られる。

【０１０７】（５）この発明は、ＩＧＢＴに限定するこ
となくゲート絶縁型半導体装置（例えば、パワーＭＯＳ
ＦＥＴ、ＥＳＴ、ＭＣＴなど）一般に実施が可能であ
る。

【０１０８】［実施例５．］＜ＩＧＢＴの特性＞ここでは、上述の各実施例に示した
ＩＧＢＴ２００〜５００、２００ａと同様の断面構造を
有するＩＧＢＴにおいて、エミッタコンタクト率ｅ、ｎ
型エミッタ領域４のシート抵抗等を最適化した実施例５
のＩＧＢＴについて述べる。

【０１０９】図４３は、これらの最適化を検討するため
に実測に供したＩＧＢＴ２００ａの構造を示す平面図で
ある。図４３に示すＩＧＢＴユニットセル２１０ａは、
図１に示したＩＧＢＴユニットセル２１０と同様に、多
数が並列に接続されてＩＧＢＴ２００ａを形成してい
る。ｎ型エミッタ領域４ａ、高濃度ｐ型半導体領域３２
ａ、マスクパターン５３ａ、及びマスクパターン５４ａ
は、それぞれＩＧＢＴユニットセル２１０におけるｎ型
エミッタ領域４、高濃度ｐ型半導体領域３２、マスクパ
ターン５３、及びマスクパターン５４に相当する。ＩＧ
ＢＴユニットセル２１０ａでは、図４に示したＩＧＢＴ
ユニットセル２１０ａとは異なり、高濃度ｐ型半導体領
域３２ａの幅が広い領域（Ａ１ａ−Ａ１ａ線の近傍）以
外には、帯状に並んだ２つのｎ型エミッタ領域４ａが相
互に接続した部分（図４のＣ１ａ−Ｃ１ａ線の近傍）は
存在しない。Ａ１ａ−Ａ１ａ線およびＢ１ａ−Ｂ１ａ線
におけるＩＧＢＴユニットセル２１０ａの断面構造は、
それぞれ図５及び図３の断面図に示す通りである。

【０１１０】図４３に図示するｎ型エミッタパターンに
おいて、図示するようにｎ型エミッタ領域４の幅をＸ、
ｎ型エミッタ領域４でない領域、すなわちｐ型ベース領
域３の半導体基体２２０の上主面上に露出している領域
の幅をＹとする。このとき、前述のようにエミッタコン
タクト率（エミッタバイパス率）ｅは、数４により与え
られる。

【０１１１】図４３に図示するように半導体基体２２０
の上主面上において、ｎ型エミッタ領域４ａとｎ型エピ
タキシャル層２の間に高濃度ｐ型半導体領域３２ａが介
在する部分の長さをＨ、高濃度ｐ型半導体領域３２ａが
介在せずにｐ型ベース領域３のみで隔絶される部分の長
さをＬとする。前述のように、高ゲート閾電圧領域率ｇ
は、これらのＨ、Ｌをもとに数５により与えられる。

【０１１２】ところで、エミッタコンタクト率ｅを減少
させると、ｎ型エミッタ領域４ａの面積が小さくなるの
で、ｎ型エミッタ領域４ａのエミッタ抵抗は小さくな
る。これはＭＯＳＦＥＴ領域において等価的に直列に接
続されたソース抵抗が大きくなることに等しく、ＭＯＳ
ＦＥＴ領域の電子電流が抑制される要因となる。これに
よってＩＧＢＴの短絡電流は低減され、その結果短絡耐
量が改善されることが期待される。一方、高ゲート閾電
圧領域率ｇを増加させると、前述のように短絡電流は抑
制され、短絡耐量が改善される。

【０１１３】図４３に示すＩＧＢＴ２００ａにおいて、
幅Ｘ、Ｙの相互の割合を変えると、それに伴って長さ
Ｈ、Ｌの相互の割合も略同要領で変化する。すなわち、
エミッタコンタクト率ｅを増加させると、それに伴って
高ゲート閾電圧領域率ｇも略同要領で増加する。すなわ
ち、ＩＧＢＴ２００ａにおける短絡耐量を、幅Ｘ、Ｙの
比率とそれに伴う長さＨ、Ｌの比率とを様々に変えつつ
実測することにより、エミッタコンタクト率ｅの低下
と、高ゲート閾電圧領域率ｇの増加との間で、いずれが
より効果的に短絡耐量の改善に寄与するかを判定するこ
とができる。

【０１１４】図４４は、図４３に示すＩＧＢＴ２００ａ
におけるコレクタ・エミッタ間飽和電圧Ｖ_CE(sat) 、飽
和電流密度（負荷短絡電流密度）Ｊ_CE(sat) 、および短
絡耐量ｔw のエミッタコンタクト率ｅ依存性に関する実
測結果を示すグラフである。図には示さないが、エミッ
タコンタクト率ｅの増加・減少に伴って、高ゲート閾電
圧領域率ｇが同様に増加・減少していることは上述の通
りである。なお、実測に供したＩＧＢＴ２００ａにおけ
るコレクタ・エミッタ間電圧Ｖ_CEおよびコレクタ電流Ｉ
_CEの定格値は、それぞれ６００Ｖ、および１００Ａであ
る。

【０１１５】エミッタコンタクト率ｅが増加するにとも
ない、コレクタ・エミッタ間飽和電圧Ｖ_CE(sat) は極小
値、飽和電流密度Ｊ_CE(sat) は極大値を有する。一方、
短絡耐量ｔw はエミッタコンタクト率ｅの増加ととも
に、飽和傾向を示しつつも単調に減少する。エミッタコ
ンタクト率ｅの高い領域では、エミッタコンタクト率ｅ
の増大に伴って飽和電流密度Ｊ_CE(sat) は減少する。す
なわち、この領域では高ゲート閾電圧領域率ｇが、エミ
ッタコンタクト率ｅよりも強く飽和電流密度Ｊ_CE(sat)
の大きさを支配することが理解できる。しかしながら注
目すべきことは、この領域においても、短絡耐量ｔw は
エミッタコンタクト率ｅの増加に対して減少傾向を示す
点である。このことは、短絡耐量ｔw に対しては、エミ
ッタコンタクト率ｅが高ゲート閾電圧領域率ｇよりも大
きく影響を及ぼすことを示している。従って、所要の短
絡耐量ｔw を得るためには、高ゲート閾電圧領域率ｇを
高くするよりも、エミッタコンタクト率ｅを低く設定す
ることがより効果的である。

【０１１６】実用的上要求される短絡耐量ｔw の大きさ
は、１０μｓｅｃ以上である。この値に２μｓｅｃの余
裕を見込んで、１２μｓｅｃが実用的な短絡耐量ｔw の
下限値である。図４４のグラフにおいて、ｔw ＝１２μ
ｓｅｃはｅ＝２５％に相当する。したがって、エミッタ
コンタクト率ｅが２５％以下であれば、実用上所要の短
絡耐量ｔw が得られる。一方、コレクタ・エミッタ間飽
和電圧Ｖ_CE(sat) の大きさにも、実用上好ましい上限が
あり、その値は２．４Ｖ程度である。図４４のグラフに
おて、このコレクタ・エミッタ間飽和電圧Ｖ_CE(sat) の
値に対応するエミッタコンタクト率ｅは５％である。し
たがって、エミッタコンタクト率ｅにおける実用上要求
される下限値は５％である。

【０１１７】エミッタコンタクト率ｅが短絡耐量ｔw に
強く影響するという図４４が示した結果は、エミッタ抵
抗が短絡耐量ｔw に強い影響を及ぼすという、より一般
的な結論を予測させる。図４５は、このことを実証した
実測結果を示すグラフである。すなわち図４５は、図４
４に示したコレクタ・エミッタ間飽和電圧Ｖ_CE(sat)が
極小値を有するＩＧＢＴ２００ａと同一である一定の構
造を有するＩＧＢＴ２００ａ（すなわちエミッタコンタ
クト率ｅ＝１６．７％）に対して、ｎ型エミッタ領域４
ａにおけるシート抵抗の値を様々に変えたときの各特性
量の測定結果を示す。上述の予測通りに、短絡耐量ｔw
はシート抵抗の大きさに強く依存する。すなわち、ｎ型
エミッタ領域４ａのシート抵抗の増加に伴って、短絡耐
量ｔw は略正比例の関係を持って上昇する。飽和電流密
度Ｊ_CE(sat) も予測通りに減少傾向を示す。一方、コレ
クタ・エミッタ間飽和電圧Ｖ_CE(sat) は、シート抵抗に
は殆ど依存しない。従って、ｎ型エミッタ領域４ａのシ
ート抵抗を高く設定することにより、装置の通常動作時
の損失には殆ど影響を与えることなく、短絡耐量ｔw を
所要の程度に低減させることが可能である。

【０１１８】図４５のグラフにおいて、実用的に要求さ
れる短絡耐量ｔw の値である１０μｓｅｃに対応するシ
ート抵抗の値は４０Ω／□である。また、コレクタ・エ
ミッタ間飽和電圧Ｖ_CE(sat) における実用上の要求値で
ある２．４Ｖに対応するシート抵抗の値は１５０Ω／□
である。したがって、実用上望ましいシート抵抗の値
は、４０Ω／□〜１５０Ω／□の範囲にある。より好ま
しくは、６０Ω／□〜１２０Ω／□の範囲に設定するの
がよい。

【０１１９】ｎ型エミッタ領域４ａのシート抵抗を高く
設定すると、装置がターンオフ・ターンオンする際の遷
移時間が永くなるために、装置のスイッチング動作に伴
う損失が幾分増大するという問題を生じる。このため、
望ましくはゲート電極６の抵抗値を低くすることにより
遷移時間を短縮するのがよい。ポリシリコンで形成され
ているゲート電極６の抵抗値を低減させるには、例えば
ヒ素などのｎ型不純物を導入するとよい。図４６は、実
測により得られた、ポリシリコンのゲート電極６のシー
ト抵抗と装置のターンオンに伴う損失との関係を示すグ
ラフである。図４６から、シート抵抗が低下する程損失
が減少することがわかる。実用上要求される損失の上限
値は５．６mJ/pulse程度である。図４６において、この
値に対応するシート抵抗の値は２５０Ω／□である。し
たがって、実用上好ましいシート抵抗の値は、２５０Ω
／□以下の範囲である。より望ましくは、２００Ω／□
以下の範囲に設定するのがよい。

【０１２０】＜ＩＧＢＴの製造方法＞この実施例のＩＧ
ＢＴの製造方法について、図１に示したＩＧＢＴ２００
と同様の断面形状を有するＩＧＢＴ２００を例として説
明する。

【０１２１】＜製造方法の例１．＞図４７はＩＧＢＴ２
００の製造工程の第１の例のある段階における、ＩＧＢ
Ｔユニットセル２１０のＢ１−Ｂ１線における断面図で
ある。この図を参照してこの実施例のＩＧＢＴ２００の
製造工程について説明する。

【０１２２】はじめに、実施例１の装置であるＩＧＢＴ
２００に関する図８〜図１５に示した製造工程と同様の
工程を実行する。つぎに図４７に示す工程へ移行し、ま
ずポリシリコンのゲート電極６及びシリコン酸化膜７１
の上全面にレジスト層を設ける。図１に図示したマスク
パターン５４と同様のマスクパターン５６を有したマス
ク８２を使用してレジスト層の写真製版を行い、それに
よってマスクパターン５６に対応したレジストパターン
８３を得る。更に、このレジストパターン８３をマスク
として所定量のヒ素をゲート電極６の中に選択的に注入
し、あらかじめゲート電極６のシート抵抗を低減する。
レジストパターン８３を除去した後、図１６〜図２１に
示した工程と同様の工程を実行する。

【０１２３】なお、図１８および図１９に示す工程にお
いて、半導体基体１の上主面と同時にゲート電極６には
再び不純物が導入される。このときの不純物の導入量
は、半導体基体１の上主面に所定のｎ型エミッタ領域４
を形成するように設定される。したがって、図４７に示
した工程においてゲート電極６へ導入される不純物の量
は、全ての工程を終了した後におけるゲート電極６のシ
ート抵抗が所定の大きさとなるように、あらかじめ調整
される。

【０１２４】＜製造方法の例２．＞図４８はＩＧＢＴ２
００の製造方法の第２の例のある段階における、ＩＧＢ
Ｔユニットセル２１０のＢ１−Ｂ１線における断面図で
ある。この図を参照してこの実施例のＩＧＢＴ２００の
製造工程について説明する。

【０１２５】はじめに、実施例１の装置であるＩＧＢＴ
２００に関する図８〜図１９に示した製造工程と同様の
工程を実行する。つぎに図４８に示す工程へ移行し、ま
ずポリシリコンのゲート電極６及び酸化膜７１（すなわ
ちゲート絶縁膜５および中央エリアに残留する酸化膜パ
ターン８０）の上全面にレジスト層を設ける。図１に図
示したマスクパターン５４と同様のマスクパターン５６
を有したマスク８２を使用してレジスト層の写真製版を
行い、それによってマスクパターン５６に対応したレジ
ストパターン８３を得る。更に、このレジストパターン
８３をマスクとして所定量のヒ素をゲート電極６の中に
選択的に注入し、ゲート電極６のシート抵抗を低減す
る。レジストパターン８３を除去した後、図２０および
図２１に示した工程と同様の工程を実行する。

【０１２６】なお、図１８および図１９に示す工程にお
いて、半導体基体１の上主面と同時にゲート電極６には
あらかじめ不純物が導入される。このときの不純物の導
入量は、半導体基体１の上主面に所定のｎ型エミッタ領
域４を形成するように設定される。したがって、図４８
に示した工程においてゲート電極６へ再度導入される不
純物の量は、全ての工程を終了した後におけるゲート電
極６のシート抵抗が所定の大きさとなるように調整され
る。

【０１２７】＜製造方法の例３．＞図４９はＩＧＢＴ２
００の製造方法の第３の例のある段階における、ＩＧＢ
Ｔユニットセル２１０の断面図である。この図を参照し
てこの実施例のＩＧＢＴ２００の製造工程について説明
する。

【０１２８】はじめに、実施例１の装置であるＩＧＢＴ
２００に関する図８〜図９に示した製造工程と同様の工
程を実行する。つぎに図４９に示す工程へ移行し、まず
ポリシリコンのゲート電極６を酸化膜７１の上全面に設
ける。つぎに、ゲート電極６の全域に所定量のヒ素を注
入し、ゲート電極６のシート抵抗をあらかじめ低減す
る。その後、図１０〜図２１に示した工程と同様の工程
を実行する。

【０１２９】なお、図１８および図１９に示す工程にお
いて、半導体基体１の上主面と同時にゲート電極６には
再び不純物が導入される。このときの不純物の導入量
は、半導体基体１の上主面に所定のｎ型エミッタ領域４
を形成するように設定される。したがって、図４９に示
した工程においてゲート電極６へ導入される不純物の量
は、全ての工程を終了した後におけるゲート電極６のシ
ート抵抗が所定の大きさとなるように、あらかじめ調整
される。

【０１３０】図４９の工程によってゲート電極６に不純
物を導入する代わりに、あらかじめリンなどの不純物を
ドープしたポリシリコン（ドープド・ポリシリコン）を
用いてゲート電極６を形成してもよい。このときには、
ドープされる不純物の濃度が、全ての工程を終了した後
におけるゲート電極６のシート抵抗が所定の大きさとな
るように、あらかじめ調整される。

【０１３１】

【発明の効果】この発明におけるゲート絶縁型半導体装
置では、反転層を形成すべき区間が、ゲート閾電圧Ｖ_GE
(th)の低い部分と高い部分とが電気回路的に並列に接続
された構造を有している。このため、装置を微細化或は
高密度化するとともに、ゲート閾電圧Ｖ_GE(th)の高い部
分と低い部分の配分を最適化することにより、コレクタ
・エミッタ間飽和電圧Ｖ_CE(sat) を低くして損失を低減
するとともに、飽和電流Ｉ_CE(sat) を低減して高い短絡
耐量をもった装置を得ることができる効果がある（請求
項１〜３）。

【０１３２】さらにこの発明におけるゲート絶縁型半導
体装置は、第１の主電極層へ電気的に接続する第３の半
導体領域と第４の半導体領域の割合を最適化したもので
あるために、飽和電流Ｉ_CE(sat) が小さく、従って大き
な短絡耐量を有し得る効果がある（請求項２）。

【０１３３】さらにこの発明におけるゲート絶縁型半導
体装置は、チャネル全体に占める相対的に高いゲート閾
電圧Ｖ_GE(th)を有するチャネルの占める割合を最適化し
たものであるために飽和電流Ｉ_CE(sat) が小さく、従っ
て大きな短絡耐量を有し得る効果がある（請求項３）。

【０１３４】この発明における製造方法では、上記の利
点を有するゲート絶縁型半導体装置を製造できる効果が
ある（請求項４）。

【０１３５】この発明のゲート絶縁型半導体装置では、
第３の半導体領域のシート抵抗の値が、臨界シート抵抗
以上の値に設定されているので、所用の短絡耐量が得ら
れる効果がある（請求項５、６、８〜１０、１２）。

【０１３６】この発明のゲート絶縁型半導体装置では、
第３の半導体領域のシート抵抗の値が、４０Ω／□〜１
５０Ω／□の範囲にある。このため、実用上要求される
１０μｓｅｃ以上の短絡耐量が保証されるとともに、コ
レクタ・エミッタ間飽和電圧Ｖ_CE(sat) に対しても、実
用的な値が得られる効果がある（請求項６）。

【０１３７】この発明のゲート絶縁型半導体装置では、
制御電極層のシート抵抗の値が２５０Ω／□以下である
ために、実用上の要求を満たし得る程に低いスイッチン
グ損失を実現し得る効果がある（請求項７、９、１１、
１２）。

【０１３８】この発明のゲート絶縁型半導体装置では、
エミッタコンタクト（エミッタバイパス）率が５％〜２
５％であるので、所定の余裕を見込んで実用的な１０μ
ｓｅｃ以上の短絡耐量が保証されると同時に、コレクタ
・エミッタ間飽和電圧Ｖ_CE(sat) についても実用的に低
い値が得られる効果がある（請求項８、１０〜１２）。
この発明の製造方法では、請求項５および請求項７の
双方に記載されるゲート絶縁型半導体装置を効果的に製
造することができる（請求項１３〜１６）。

【図面の簡単な説明】

【図１】この発明の第１実施例のＮチャネル型ＩＧＢＴ
の構造を示す平面図である。

【図２】図１のＡ１−Ａ１線に沿った断面図である。

【図３】図１のＢ１−Ｂ１線に沿った断面図である。

【図４】この発明の第１実施例の変形におけるＮチャネ
ル型ＩＧＢＴの構造を示す平面図である。

【図５】図４のＡ１ａ−Ａ１ａ線に沿った断面図であ
る。

【図６】図４のＣ１ａ−Ｃ１ａ線に沿った断面図であ
る。

【図７】図４〜図６のＩＧＢＴにおける実測結果を図示
するグラフである。

【図８】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図９】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１０】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１１】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１２】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１３】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１４】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１５】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１６】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１７】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１８】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図１９】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図２０】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図２１】図１のＩＧＢＴの製造工程を示す断面図であ
る。

【図２２】この発明の第２実施例のＮチャネル型ＩＧＢ
Ｔの構造を示す平面図である。

【図２３】図１８のＡ２−Ａ２線に沿った断面図であ
る。

【図２４】図１８のＩＧＢＴの製造工程を示す断面図で
ある。

【図２５】図１８のＩＧＢＴの製造工程を示す断面図で
ある。

【図２６】この発明の第３実施例のＮチャネル型ＩＧＢ
Ｔの構造を示す平面図である。

【図２７】図２２のＡ３−Ａ３線に沿った断面図であ
る。

【図２８】図２２のＢ３−Ｂ３線に沿った断面図であ
る。

【図２９】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３０】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３１】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３２】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３３】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３４】図２２のＩＧＢＴの製造工程を示す断面図で
ある。

【図３５】この発明の第４実施例のＮチャネル型ＩＧＢ
Ｔの構造を示す平面図である。

【図３６】図３５のＡ４−Ａ４線に沿った断面図であ
る。

【図３７】図３５のＩＧＢＴの製造工程を示す断面図で
ある。

【図３８】図３５のＩＧＢＴの製造工程を示す断面図で
ある。

【図３９】この発明の変形例のＮチャネル型ＩＧＢＴの
構造を示す正面断面図である。

【図４０】従来のＮチャネル型ＩＧＢＴの構造を示す平
面図である。

【図４１】図４０のＡ−Ａ線に沿った断面図である。

【図４２】図４０のＢ−Ｂ線に沿った断面図である。

【図４３】この発明の実施例におけるＮチャネル型ＩＧ
ＢＴの構造を示す平面図である。

【図４４】この発明の実施例における各種特性とエミッ
タコンタクト率ｅとの関係を示すグラフである。

【図４５】この発明の実施例における各種特性とｎ型エ
ミッタ領域のシート抵抗との関係を示すグラフである。

【図４６】この発明の実施例におけるターンオン損失と
ゲート電極６のシート抵抗との関係を示すグラフであ
る。

【図４７】この発明の実施例５のＩＧＢＴの製造工程を
示す断面図である。

【図４８】この発明の実施例５のＩＧＢＴの製造工程を
示す断面図である。

【図４９】この発明の実施例５のＩＧＢＴの製造工程を
示す断面図である。

【符号の説明】

１ｐ型コレクタ層２ｎ型エピタキシャル層３ｐ型ベース領域４ｎ型エミッタ領域４ａｎ型エミッタ領域５ゲート絶縁膜６ゲート電極６ａ開口部６ｂ開口端７エミッタ電極８酸化膜８ａ開口部８ｂ開口端９コレクタ電極３１高濃度ｐ型半導体領域３２高濃度ｐ型半導体領域３２ａ高濃度ｐ型半導体領域３３高濃度ｐ型半導体領域３４高濃度ｐ型半導体領域３５高濃度ｐ型半導体領域３６高濃度ｐ型半導体領域５１マスクパターン５２マスクパターン５３マスクパターン５３ａマスクパターン５４マスクパターン５４ａマスクパターン５５マスクパターン５６マスクパターン５７マスクパターン７１シリコン酸化膜７３レジストパターン７４ｐ型半導体領域７６レジストパターン７７高濃度ｐ型半導体領域７９レジストパターン８０酸化膜パターン８３レジストパターン８４高濃度ｐ型半導体領域８６レジストパターン８７高濃度ｐ型半導体領域８８高濃度ｐ型半導体領域８９高濃度ｐ型半導体領域９０高濃度ｐ型半導体領域２２０半導体基体Ｓ１下主面ＣＡ中央エリアＢＡ帯状エリアＷＤ開口部

Claims

【特許請求の範囲】

【請求項１】下記の（ａ）〜（ｅ）を備えるゲート絶
縁型半導体装置。（ａ）下記の（ａ−１）から（ａ−４）を備える半導体
基体：（ａ−１）前記半導体基体の上主面に露出する、第１導
電形式の第１の半導体領域；（ａ−２）前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；（ａ−３）前記第２の半導体領域の上面部分に選択的に
形成され、前記半導体基体の上主面上において、前記第
２の半導体領域の露出面の辺縁部分の内側において、少
なくともその一部においては所定の中央エリアを隔てて
いる実質的に平行に配列した一対の帯状エリア、へ露出
する第１導電形式の第３の半導体領域；（ａ−４）第２導電形式であって第２導電形式を形成す
る不純物の濃度が前記第２の半導体領域よりも高く、前
記第３の半導体領域を包含するように前記半導体基体の
上面部分に選択的に形成され、前記中央エリアにおいて
前記半導体基体の上主面に露出し、前記一対の帯状エリ
アの一部のみにおいて当該一対の帯状エリアより外側に
規定された外側エリアで前記半導体基体の上主面に露出
した第４の半導体領域；（ｂ）前記半導体基体の前記上主面の上に選択的に形成
されて、前記一対の帯状エリアの一部と前記中央エリア
の少なくとも一部とを覆う所定領域の上に開口部を有す
る絶縁層；（ｃ）前記絶縁層の中に埋設されて、前記一対の帯状エ
リアと前記第１の半導体領域の露出面との間の区間に対
向する制御電極層；（ｄ）前記開口部の中に形成されて、前記半導体基体の
前記上主面のうち前記開口部に露出する部分に電気的に
接続される第１の主電極層；（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層。
【請求項２】前記開口部の面積に対する、当該開口部
に露出する前記一対の帯状エリアの占める面積の割合が
５０％以下である、請求項１に記載のゲート絶縁型半導体装置。
【請求項３】前記半導体基体の前記上主面上におい
て、前記一対の帯状エリアの前記中央エリアとの境界を
除いた辺縁に対する、前記外側エリアと境界をなす前記
辺縁の占める割合が２０％以上である、請求項１に記載のゲート絶縁型半導体装置。
【請求項４】下記の工程（ａ）〜（ｏ）を備えるゲー
ト絶縁型半導体装置の製造方法。（ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程；（ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程；（ｃ）前記酸化膜の上に実質的に帯状の第１の開口部を
有する制御電極層を形成する工程；（ｄ）前記第１の開口部を介して前記半導体基体の上主
面に第２導電形式の不純物を選択的に導入し第２導電形
式の第２の半導体領域を形成する工程；（ｅ）前記工程（ｄ）で導入された第２導電形式の前記
不純物を前記第１の半導体領域の中に選択的に拡散さ
せ、それによって第２導電形式の前記第２の半導体領域
を前記半導体基体のうち前記制御電極層の下にまで広げ
る工程；（ｆ）第２の開口部であって当該第２の開口部の開口端
の一部のみが前記第１の開口部の中に位置する第２の開
口部を有する遮蔽膜であって、不純物の導入を阻止する
遮蔽膜を前記第１の開口部の中の前記酸化膜の上主面と
前記制御電極層の上主面の上に設ける工程；（ｇ）前記第２の開口部を介して前記半導体基体の上主
面に前記工程（ｄ）において導入された不純物の濃度よ
りも高濃度の第２導電形式の不純物を選択的に導入し第
２導電形式の第３の半導体領域を形成する工程；（ｈ）前記遮蔽膜を除去する工程；（ｉ）前記工程（ｇ）で導入された第２導電形式の前記
不純物を前記半導体基体の中に選択的に拡散させ、それ
によってその一部のみを前記制御電極層の下にまで広
げ、前記半導体基体の上主面へのその露出面が前記第１
の開口部の直下に相当する前記上主面上の領域を包含
し、前記第２の半導体領域よりも高い濃度の第２導電形
式不純物の濃度を有する、前記第３の半導体領域を得る
工程；（ｊ）前記第１の開口部の下に存在する前記酸化膜のう
ち、前記第１の開口部の内側において、少なくともその
一部においては所定の中央エリアを隔てている実質的に
平行に配列した一対の帯状エリア、の部分を選択的に除
去することにより、当該帯状エリアにおいて前記半導体
基体の上主面が露出し、前記中央エリアの部分には前記
酸化膜を残す工程；（ｋ）前記中央エリアに残る前記酸化膜と前記制御電極
層の下に存在する前記酸化膜とをマスクとして使用し
て、前記半導体基体の上主面に第１導電形式の不純物を
選択的に導入し、前記第３の半導体領域の中に、第１導
電形式の第４の半導体領域を形成する工程；（ｌ）前記中央エリアに残る前記酸化膜を除去する工
程；（ｍ）前記半導体基体の前記上主面のうち前記一対の帯
状エリアの一部と前記中央エリアの少なくとも一部とを
覆う所定領域の上に第３の開口部を有し、前記制御電極
層の側面及び上面を覆う絶縁層を形成する工程；（ｎ）前記半導体基体の前記上主面のうち前記第３の開
口部に露出する部分に電気的に接続する第１の主電極層
を前記第３の開口部の中に設ける工程；（ｏ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を前記半導体基体の下主面の上に形成する工
程。
【請求項５】下記の（ａ）〜（ｅ）を備えるゲート絶
縁型半導体装置。（ａ）下記の（ａ−１）から（ａ−４）を備える半導体
基体：（ａ−１）前記半導体基体の上主面に露出する、第１導
電形式の第１の半導体領域；（ａ−２）前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；（ａ−３）前記第２の半導体領域の上面部分に選択的に
形成され、前記半導体基体の上主面上において、前記第
２の半導体領域の露出面の辺縁部分の内側において、少
なくともその一部においては所定の中央エリアを隔てて
いる実質的に平行に配列した一対の帯状エリア、へ露出
する第１導電形式の第３の半導体領域；ただし当該第３
の半導体領域のシート抵抗の値は、所要の短絡耐量に対
応して定まる臨界シート抵抗以上の値である；（ａ−４）第２導電形式であって第２導電形式を形成す
る不純物の濃度が前記第２の半導体領域よりも高く、前
記第３の半導体領域を包含するように前記半導体基体の
上面部分に選択的に形成され、前記中央エリアにおいて
前記半導体基体の上主面に露出し、前記一対の帯状エリ
アの一部のみにおいて当該一対の帯状エリアより外側に
規定された外側エリアで前記半導体基体の上主面に露出
した第４の半導体領域；（ｂ）前記半導体基体の前記上主面の上に選択的に形成
されて、前記一対の帯状エリアの一部と前記中央エリア
の少なくとも一部とを覆う所定領域の上に開口部を有す
る絶縁層；（ｃ）前記絶縁層の中に埋設されて、前記一対の帯状エ
リアと前記第１の半導体領域の露出面との間の区間に対
向する制御電極層；（ｄ）前記開口部の中に形成されて、前記半導体基体の
前記上主面のうち前記開口部に露出する部分に電気的に
接続される第１の主電極層；（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層。
【請求項６】前記シート抵抗の値が４０Ω／□ないし
５０Ω／□である、請求項５に記載のゲート絶縁型半導
体装置。
【請求項７】下記の（ａ）〜（ｅ）を備えるゲート絶
縁型半導体装置。（ａ）下記の（ａ−１）から（ａ−４）を備える半導体
基体：（ａ−１）前記半導体基体の上主面に露出する、第１導
電形式の第１の半導体領域；（ａ−２）前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；（ａ−３）前記第２の半導体領域の上面部分に選択的に
形成され、前記半導体基体の上主面上において、前記第
２の半導体領域の露出面の辺縁部分の内側において、少
なくともその一部においては所定の中央エリアを隔てて
いる実質的に平行に配列した一対の帯状エリア、へ露出
する第１導電形式の第３の半導体領域；（ａ−４）第２導電形式であって第２導電形式を形成す
る不純物の濃度が前記第２の半導体領域よりも高く、前
記第３の半導体領域を包含するように前記半導体基体の
上面部分に選択的に形成され、前記中央エリアにおいて
前記半導体基体の上主面に露出し、前記一対の帯状エリ
アの一部のみにおいて当該一対の帯状エリアより外側に
規定された外側エリアで前記半導体基体の上主面に露出
した第４の半導体領域；（ｂ）前記半導体基体の前記上主面の上に選択的に形成
されて、前記一対の帯状エリアの一部と前記中央エリア
の少なくとも一部とを覆う所定領域の上に開口部を有す
る絶縁層；（ｃ）前記絶縁層の中に埋設されて、前記一対の帯状エ
リアと前記第１の半導体領域の露出面との間の区間に対
向する制御電極層；ただし当該制御電極層のシート抵抗
の値は２５０Ω／□以下である；（ｄ）前記開口部の中に形成されて、前記半導体基体の
前記上主面のうち前記開口部に露出する部分に電気的に
接続される第１の主電極層；（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層。
【請求項８】下記の（ａ）〜（ｅ）を備えるゲート絶
縁型半導体装置。（ａ）下記の（ａ−１）から（ａ−４）を備える半導体
基体：（ａ−１）前記半導体基体の上主面に露出する、第１導
電形式の第１の半導体領域；（ａ−２）前記第１の半導体領域の上面部分に選択的に
形成され、前記半導体基体の前記上主面に選択的に露出
する第２導電形式の第２の半導体領域；（ａ−３）前記第２の半導体領域の上面部分に選択的に
形成され、前記半導体基体の上主面上において、前記第
２の半導体領域の露出面の辺縁部分の内側において、少
なくともその一部においては所定の中央エリアを隔てて
いる実質的に平行に配列した一対の帯状エリア、へ露出
する第１導電形式の第３の半導体領域；（ａ−４）第２導電形式であって第２導電形式を形成す
る不純物の濃度が前記第２の半導体領域よりも高く、前
記第３の半導体領域を包含するように前記半導体基体の
上面部分に選択的に形成され、前記中央エリアにおいて
前記半導体基体の上主面に露出し、前記一対の帯状エリ
アの一部のみにおいて当該一対の帯状エリアより外側に
規定された外側エリアで前記半導体基体の上主面に露出
した第４の半導体領域；（ｂ）前記半導体基体の前記上主面の上に選択的に形成
されて、前記一対の帯状エリアの一部と前記中央エリア
の少なくとも一部とを覆う所定領域の上に開口部を有す
る絶縁層；（ｃ）前記絶縁層の中に埋設されて、前記一対の帯状エ
リアと前記第１の半導体領域の露出面との間の区間に対
向する制御電極層；（ｄ）前記開口部の中に形成されて、前記半導体基体の
前記上主面のうち前記開口部に露出する部分に電気的に
接続される第１の主電極層；（ｅ）前記半導体基体の下主面の上に形成され当該下主
面上の半導体基体と電気的に接続される第２の主電極
層；ただし当該ゲート絶縁型半導体装置において、前記開口
部の面積に対する、当該開口部に露出する前記一対の帯
状エリアの占める面積の割合は５％ないし２５％であ
る。
【請求項９】前記制御電極層のシート抵抗の値が２５
０Ω／□以下である、請求項５に記載のゲート絶縁型半
導体装置。
【請求項１０】前記開口部の面積に対する、当該開口
部に露出する前記一対の帯状エリアの占める面積の割合
が５％ないし２５％である、請求項５に記載のゲート絶
縁型半導体装置。
【請求項１１】前記開口部の面積に対する、当該開口
部に露出する前記一対の帯状エリアの占める面積の割合
が５％ないし２５％である、請求項７に記載のゲート絶
縁型半導体装置。
【請求項１２】前記開口部の面積に対する、当該開口
部に露出する前記一対の帯状エリアの占める面積の割合
が５％ないし２５％である、請求項９に記載のゲート絶
縁型半導体装置。
【請求項１３】下記の工程（ａ）〜（ｒ）を備えるゲ
ート絶縁型半導体装置の製造方法。（ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程；（ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程；（ｃ）前記酸化膜の上に実質的に帯状の第１の開口部を
有する制御電極層を形成する工程；（ｄ）前記第１の開口部を介して前記半導体基体の上主
面に第２導電形式の不純物を選択的に導入し第２導電形
式の第２の半導体領域を形成する工程；（ｅ）前記工程（ｄ）で導入された第２導電形式の前記
不純物を前記第１の半導体領域の中に選択的に拡散さ
せ、それによって第２導電形式の前記第２の半導体領域
を前記半導体基体のうち前記制御電極層の下にまで広げ
る工程；（ｆ）第２の開口部であって当該第２の開口部の開口端
の一部のみが前記第１の開口部の中に位置する第２の開
口部を有する第１の遮蔽膜であって、不純物の導入を阻
止する第１の遮蔽膜を、前記第１の開口部の中の前記酸
化膜の上主面と前記制御電極層の上主面の上に設ける工
程；（ｇ）前記第２の開口部を介して前記半導体基体の上主
面に前記工程（ｄ）において導入された不純物の濃度よ
りも高濃度の第２導電形式の不純物を選択的に導入し第
２導電形式の第３の半導体領域を形成する工程；（ｈ）前記第１の遮蔽膜を除去する工程；（ｉ）前記工程（ｇ）で導入された第２導電形式の前記
不純物を前記半導体基体の中に選択的に拡散させ、それ
によってその一部のみを前記制御電極層の下にまで広
げ、前記半導体基体の上主面へのその露出面が前記第１
の開口部の直下に相当する前記上主面上の領域を包含
し、前記第２の半導体領域よりも高い濃度の第２導電形
式不純物の濃度を有する、前記第３の半導体領域を得る
工程；（ｊ）不純物の導入を阻止する第２の遮蔽膜であって、
前記第１の開口部を覆う第２の遮蔽膜を、前記酸化膜の
上主面の上に設ける工程；（ｋ）前記第２の遮蔽膜をマスクとして使用し、前記制
御電極層へ第１導電形式の不純物を選択的に導入する工
程；（ｌ）前記第２の遮蔽膜を除去する工程；（ｍ）前記第１の開口部の下に存在する前記酸化膜のう
ち、前記第１の開口部の内側において、少なくともその
一部においては所定の中央エリアを隔てている実質的に
平行に配列した一対の帯状エリア、の部分を選択的に除
去することにより、当該帯状エリアにおいて前記半導体
基体の上主面が露出し、前記中央エリアの部分には前記
酸化膜を残す工程；（ｎ）第４の半導体領域を形成する工程であって、前記
中央エリアに残る前記酸化膜と前記制御電極層の下に存
在する前記酸化膜とをマスクとして使用して、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、しかも当該第４の半導体領域のシート抵抗の値が所
要の短絡耐量に対応して定まる臨界シート抵抗以上の値
となるように導入し、前記第３の半導体領域の中に、第
１導電形式の第４の半導体領域を形成する工程；ただし
当該工程（ｎ）における第１導電形式の前記不純物の導
入は、第１導電形式の当該不純物の前記制御電極層への
導入を伴う；（ｏ）前記中央エリアに残る前記酸化膜を除去する工
程；（ｐ）前記半導体基体の前記上主面のうち前記一対の帯
状エリアの一部と前記中央エリアの少なくとも一部とを
覆う所定領域の上に第３の開口部を有し、前記制御電極
層の側面及び上面を覆う絶縁層を形成する工程；（ｑ）前記半導体基体の前記上主面のうち前記第３の開
口部に露出する部分に電気的に接続する第１の主電極層
を前記第３の開口部の中に設ける工程；（ｒ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を前記半導体基体の下主面の上に形成する工
程；ただし、前記工程（ｋ）において、前記制御電極層への
第１導電形式の不純物の導入は、当該工程（ｋ）および
前記工程（ｎ）の双方の後において、当該制御電極層の
シート抵抗の値が２５０Ω／□以下となるように行われ
る。
【請求項１４】下記の工程（ａ）〜（ｒ）を備えるゲ
ート絶縁型半導体装置の製造方法。（ａ）第１導電形式
の第１の半導体領域を備えた半導体基体であって、かつ
前記第１の半導体領域が前記半導体基体の上主面に露出
する前記半導体基体を得る工程；（ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程；（ｃ）前記酸化膜の上に実質的に帯状の第１の開口部を
有する制御電極層を形成する工程；（ｄ）前記第１の開口部を介して前記半導体基体の上主
面に第２導電形式の不純物を選択的に導入し第２導電形
式の第２の半導体領域を形成する工程；（ｅ）前記工程（ｄ）で導入された第２導電形式の前記
不純物を前記第１の半導体領域の中に選択的に拡散さ
せ、それによって第２導電形式の前記第２の半導体領域
を前記半導体基体のうち前記制御電極層の下にまで広げ
る工程；（ｆ）第２の開口部であって当該第２の開口部の開口端
の一部のみが前記第１の開口部の中に位置する第２の開
口部を有する第１の遮蔽膜であって、不純物の導入を阻
止する第１の遮蔽膜を、前記第１の開口部の中の前記酸
化膜の上主面と前記制御電極層の上主面の上に設ける工
程；（ｇ）前記第２の開口部を介して前記半導体基体の上主
面に前記工程（ｄ）において導入された不純物の濃度よ
りも高濃度の第２導電形式の不純物を選択的に導入し第
２導電形式の第３の半導体領域を形成する工程；（ｈ）前記第１の遮蔽膜を除去する工程；（ｉ）前記工程（ｇ）で導入された第２導電形式の前記
不純物を前記半導体基体の中に選択的に拡散させ、それ
によってその一部のみを前記制御電極層の下にまで広
げ、前記半導体基体の上主面へのその露出面が前記第１
の開口部の直下に相当する前記上主面上の領域を包含
し、前記第２の半導体領域よりも高い濃度の第２導電形
式不純物の濃度を有する、前記第３の半導体領域を得る
工程；（ｊ）前記第１の開口部の下に存在する前記酸化膜のう
ち、前記第１の開口部の内側において、少なくともその
一部においては所定の中央エリアを隔てている実質的に
平行に配列した一対の帯状エリア、の部分を選択的に除
去することにより、当該帯状エリアにおいて前記半導体
基体の上主面が露出し、前記中央エリアの部分には前記
酸化膜を残す工程；（ｋ）第４の半導体領域を形成する工程であって、前記
中央エリアに残る前記酸化膜と前記制御電極層の下に存
在する前記酸化膜とをマスクとして使用して、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、しかも当該第４の半導体領域のシート抵抗の値が所
要の短絡耐量に対応して定まる臨界シート抵抗以上の値
となるように導入し、前記第３の半導体領域の中に、第
１導電形式の第４の半導体領域を形成する工程；ただし
当該工程（ｋ）における第１導電形式の前記不純物の導
入は、第１導電形式の当該不純物の前記制御電極層への
導入を伴う；（ｌ）不純物の導入を阻止する第２の遮蔽膜であって、
前記第１の開口部を覆う第２の遮蔽膜を、前記帯状エリ
アに露出する前記半導体基体の上主面および前記中央エ
リアの部分に残る前記酸化膜の上主面の上に設ける工
程；（ｍ）前記第２の遮蔽膜をマスクとして使用し、当該制
御電極層のシート抵抗の値が２５０Ω／□以下となるよ
うに、前記制御電極層へ第１導電形式の不純物を選択的
に導入する工程；（ｎ）前記第２の遮蔽膜を除去する工程；（ｏ）前記中央エリアに残る前記酸化膜を除去する工
程；（ｐ）前記半導体基体の前記上主面のうち前記一対の帯
状エリアの一部と前記中央エリアの少なくとも一部とを
覆う所定領域の上に第３の開口部を有し、前記制御電極
層の側面及び上面を覆う絶縁層を形成する工程；（ｑ）前記半導体基体の前記上主面のうち前記第３の開
口部に露出する部分に電気的に接続する第１の主電極層
を前記第３の開口部の中に設ける工程；（ｒ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を前記半導体基体の下主面の上に形成する工
程。
【請求項１５】下記の工程（ａ）〜（ｑ）を備えるゲ
ート絶縁型半導体装置の製造方法。（ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程；（ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程；（ｃ）前記酸化膜の上に制御電極層を形成する工程；（ｄ）前記制御電極層に第１導電形式の不純物を導入す
る工程；（ｅ）前記制御電極層に実質的に帯状の第１の開口部を
形成する工程；（ｆ）前記第１の開口部を介して前記半導体基体の上主
面に第２導電形式の不純物を選択的に導入し第２導電形
式の第２の半導体領域を形成する工程；（ｇ）前記工程（ｆ）で導入された第２導電形式の前記
不純物を前記第１の半導体領域の中に選択的に拡散さ
せ、それによって第２導電形式の前記第２の半導体領域
を前記半導体基体のうち前記制御電極層の下にまで広げ
る工程；（ｈ）第２の開口部であって当該第２の開口部の開口端
の一部のみが前記第１の開口部の中に位置する第２の開
口部を有する第１の遮蔽膜であって、不純物の導入を阻
止する第１の遮蔽膜を、前記第１の開口部の中の前記酸
化膜の上主面と前記制御電極層の上主面の上に設ける工
程；（ｉ）前記第２の開口部を介して前記半導体基体の上主
面に前記工程（ｆ）において導入された不純物の濃度よ
りも高濃度の第２導電形式の不純物を選択的に導入し第
２導電形式の第３の半導体領域を形成する工程；（ｊ）前記第１の遮蔽膜を除去する工程；（ｋ）前記工程（ｉ）で導入された第２導電形式の前記
不純物を前記半導体基体の中に選択的に拡散させ、それ
によってその一部のみを前記制御電極層の下にまで広
げ、前記半導体基体の上主面へのその露出面が前記第１
の開口部の直下に相当する前記上主面上の領域を包含
し、前記第２の半導体領域よりも高い濃度の第２導電形
式不純物の濃度を有する、前記第３の半導体領域を得る
工程；（ｌ）前記第１の開口部の下に存在する前記酸化膜のう
ち、前記第１の開口部の内側において、少なくともその
一部においては所定の中央エリアを隔てている実質的に
平行に配列した一対の帯状エリア、の部分を選択的に除
去することにより、当該帯状エリアにおいて前記半導体
基体の上主面が露出し、前記中央エリアの部分には前記
酸化膜を残す工程；（ｍ）第４の半導体領域を形成する工程であって、前記
中央エリアに残る前記酸化膜と前記制御電極層の下に存
在する前記酸化膜とをマスクとして使用して、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、しかも当該第４の半導体領域のシート抵抗の値が所
要の短絡耐量に対応して定まる臨界シート抵抗以上の値
となるように導入し、前記第３の半導体領域の中に、第
１導電形式の第４の半導体領域を形成する工程；ただし
当該工程（ｍ）における第１導電形式の前記不純物の導
入は、第１導電形式の当該不純物の前記制御電極層への
導入を伴う；（ｎ）前記中央エリアに残る前記酸化膜を除去する工
程；（ｏ）前記半導体基体の前記上主面のうち前記一対の帯
状エリアの一部と前記中央エリアの少なくとも一部とを
覆う所定領域の上に第３の開口部を有し、前記制御電極
層の側面及び上面を覆う絶縁層を形成する工程；（ｐ）前記半導体基体の前記上主面のうち前記第３の開
口部に露出する部分に電気的に接続する第１の主電極層
を前記第３の開口部の中に設ける工程；（ｑ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を前記半導体基体の下主面の上に形成する工
程；ただし、前記工程（ｄ）において、前記制御電極層への
第１導電形式の不純物の導入は、当該工程（ｄ）および
前記工程（ｍ）の双方の後において、当該制御電極層の
シート抵抗の値が２５０Ω／□以下となるように行われ
る。
【請求項１６】下記の工程（ａ）〜（ｐ）を備えるゲ
ート絶縁型半導体装置の製造方法。（ａ）第１導電形式の第１の半導体領域を備えた半導体
基体であって、かつ前記第１の半導体領域が前記半導体
基体の上主面に露出する前記半導体基体を得る工程；（ｂ）前記半導体基体の上主面の上に酸化膜を形成する
工程；（ｃ）第１導電形式の不純物があらかじめ導入された制
御電極層を前記酸化膜の上に形成する工程；（ｄ）前記制御電極層に実質的に帯状の第１の開口部を
形成する工程；（ｅ）前記第１の開口部を介して前記半導体基体の上主
面に第２導電形式の不純物を選択的に導入し第２導電形
式の第２の半導体領域を形成する工程；（ｆ）前記工程（ｅ）で導入された第２導電形式の前記
不純物を前記第１の半導体領域の中に選択的に拡散さ
せ、それによって第２導電形式の前記第２の半導体領域
を前記半導体基体のうち前記制御電極層の下にまで広げ
る工程；（ｇ）第２の開口部であって当該第２の開口部の開口端
の一部のみが前記第１の開口部の中に位置する第２の開
口部を有する第１の遮蔽膜であって、不純物の導入を阻
止する第１の遮蔽膜を、前記第１の開口部の中の前記酸
化膜の上主面と前記制御電極層の上主面の上に設ける工
程；（ｈ）前記第２の開口部を介して前記半導体基体の上主
面に前記工程（ｆ）において導入された不純物の濃度よ
りも高濃度の第２導電形式の不純物を選択的に導入し第
２導電形式の第３の半導体領域を形成する工程；（ｉ）前記第１の遮蔽膜を除去する工程；（ｊ）前記工程（ｈ）で導入された第２導電形式の前記
不純物を前記半導体基体の中に選択的に拡散させ、それ
によってその一部のみを前記制御電極層の下にまで広
げ、前記半導体基体の上主面へのその露出面が前記第１
の開口部の直下に相当する前記上主面上の領域を包含
し、前記第２の半導体領域よりも高い濃度の第２導電形
式不純物の濃度を有する、前記第３の半導体領域を得る
工程；（ｋ）前記第１の開口部の下に存在する前記酸化膜のう
ち、前記第１の開口部の内側において、少なくともその
一部においては所定の中央エリアを隔てている実質的に
平行に配列した一対の帯状エリア、の部分を選択的に除
去することにより、当該帯状エリアにおいて前記半導体
基体の上主面が露出し、前記中央エリアの部分には前記
酸化膜を残す工程；（ｌ）第４の半導体領域を形成する工程であって、前記
中央エリアに残る前記酸化膜と前記制御電極層の下に存
在する前記酸化膜とをマスクとして使用して、前記半導
体基体の上主面に第１導電形式の不純物を選択的に導入
し、しかも当該第４の半導体領域のシート抵抗の値が所
要の短絡耐量に対応して定まる臨界シート抵抗以上の値
となるように導入し、前記第３の半導体領域の中に、第
１導電形式の第４の半導体領域を形成する工程；ただし
当該工程（ｍ）における第１導電形式の前記不純物の導
入は、第１導電形式の当該不純物の前記制御電極層への
導入を伴う；（ｍ）前記中央エリアに残る前記酸化膜を除去する工
程；（ｎ）前記半導体基体の前記上主面のうち前記一対の帯
状エリアの一部と前記中央エリアの少なくとも一部とを
覆う所定領域の上に第３の開口部を有し、前記制御電極
層の側面及び上面を覆う絶縁層を形成する工程；（ｏ）前記半導体基体の前記上主面のうち前記第３の開
口部に露出する部分に電気的に接続する第１の主電極層
を前記第３の開口部の中に設ける工程；（ｐ）前記半導体基体の下主面と電気的に接続する第２
の主電極層を前記半導体基体の下主面の上に形成する工
程；ただし、前記工程（ｃ）において形成される前記制御電
極層へあらかじめ導入される第１導電形式の不純物の濃
度は、当該工程（ｃ）および前記工程（ｍ）の双方の後
において、当該制御電極層のシート抵抗の値が２５０Ω
／□以下となるように設定される。