JPH07302898A - Ｍｏｓ半導体素子およびその制御方法 - Google Patents
Ｍｏｓ半導体素子およびその制御方法Info
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- JPH07302898A JPH07302898A JP9599194A JP9599194A JPH07302898A JP H07302898 A JPH07302898 A JP H07302898A JP 9599194 A JP9599194 A JP 9599194A JP 9599194 A JP9599194 A JP 9599194A JP H07302898 A JPH07302898 A JP H07302898A
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Abstract
(57)【要約】
【目的】絶縁ゲート型バイポーラトランジスタ（ＩＧＢ
Ｔ）より小電流領域でオン電圧が小さく、しかもターン
オフ時間の短い、損失の少ないＭＯＳ半導体素子を得
る。 【構成】ＩＧＢＴのチップ内に、ひとつの広い面積のア
ノードショートを設ける。その部分はソース電極および
ドレイン電極を共通にしたＭＯＳＦＥＴになり、ＩＧＢ
ＴとＭＯＳＦＥＴが並列接続された素子になる。特に、
ＩＧＢＴ部とＭＯＳＦＥＴ部のゲート電極を分離して、
ＩＧＢＴ部をオフした後にＭＯＳＦＥＴ部をオフする。
Ｔ）より小電流領域でオン電圧が小さく、しかもターン
オフ時間の短い、損失の少ないＭＯＳ半導体素子を得
る。 【構成】ＩＧＢＴのチップ内に、ひとつの広い面積のア
ノードショートを設ける。その部分はソース電極および
ドレイン電極を共通にしたＭＯＳＦＥＴになり、ＩＧＢ
ＴとＭＯＳＦＥＴが並列接続された素子になる。特に、
ＩＧＢＴ部とＭＯＳＦＥＴ部のゲート電極を分離して、
ＩＧＢＴ部をオフした後にＭＯＳＦＥＴ部をオフする。
Description
【０００１】
【産業上の利用分野】本発明は、表面にＭＯＳ型ゲート
構造を有し、電圧駆動型のスイッチング素子として使用
されるＭＯＳ半導体素子に関する。
構造を有し、電圧駆動型のスイッチング素子として使用
されるＭＯＳ半導体素子に関する。
【０００２】
【従来の技術】近年、スイッチング素子として比較的高
周波の範囲では電圧駆動型で多数キャリア素子であるＭ
ＯＳＦＥＴが使われている。一方低周波の範囲では、伝
導度変調を利用した絶縁ゲート型バイポーラトランジス
タ（以下ＩＧＢＴと記す）が、低オン電圧の特徴を生か
し、特に大電流の分野で広く使用されており、低雑音化
にも効果がある。
周波の範囲では電圧駆動型で多数キャリア素子であるＭ
ＯＳＦＥＴが使われている。一方低周波の範囲では、伝
導度変調を利用した絶縁ゲート型バイポーラトランジス
タ（以下ＩＧＢＴと記す）が、低オン電圧の特徴を生か
し、特に大電流の分野で広く使用されており、低雑音化
にも効果がある。
【０００３】図５にリーチスルー型（以後ＲＴ型と呼
ぶ）ＩＧＢＴの基本構造の断面図を示す。図に示したの
は、一つの制御電極を含む単位の部分（以後セルと呼
ぶ）であって、ＩＧＢＴの主電流の導通、遮断のスイッ
チング作用を行う活性領域は、極めて多数のこのような
セルからなっている。図において、ｎ基板３の表面層に
ｐベース領域４が選択的に形成され、そのｐベース領域
４の表面層にｎ+ ソース領域５が選択的に形成されてい
る。ｎ基板３とｎ+ ソース領域５とに挟まれたｐベース
領域４の表面層はチャネル領域１１となる部分で、その
上にゲート酸化膜６を介して多結晶シリコンからなりＧ
端子に接続されるゲート電極７が設けられている。ま
た、ｎ+ ソース領域５とｐベース領域４の表面上に共通
に接触しＳ端子に接続されるソース電極９が、ｎ基板３
の裏面には、ｎ+ バッファ層２を介してｐ+ ドレイン領
域１が形成され、そのｐ+ ドレイン領域１の表面上にＤ
端子に接続されるドレイン電極８が設けられている。図
では、ゲート電極７の上に絶縁膜１０が堆積されてい
て、その上にソース電極９が延長されている。
ぶ）ＩＧＢＴの基本構造の断面図を示す。図に示したの
は、一つの制御電極を含む単位の部分（以後セルと呼
ぶ）であって、ＩＧＢＴの主電流の導通、遮断のスイッ
チング作用を行う活性領域は、極めて多数のこのような
セルからなっている。図において、ｎ基板３の表面層に
ｐベース領域４が選択的に形成され、そのｐベース領域
４の表面層にｎ+ ソース領域５が選択的に形成されてい
る。ｎ基板３とｎ+ ソース領域５とに挟まれたｐベース
領域４の表面層はチャネル領域１１となる部分で、その
上にゲート酸化膜６を介して多結晶シリコンからなりＧ
端子に接続されるゲート電極７が設けられている。ま
た、ｎ+ ソース領域５とｐベース領域４の表面上に共通
に接触しＳ端子に接続されるソース電極９が、ｎ基板３
の裏面には、ｎ+ バッファ層２を介してｐ+ ドレイン領
域１が形成され、そのｐ+ ドレイン領域１の表面上にＤ
端子に接続されるドレイン電極８が設けられている。図
では、ゲート電極７の上に絶縁膜１０が堆積されてい
て、その上にソース電極９が延長されている。
【０００４】ＩＧＢＴには、上記の活性領域の他に、活
性領域を囲む周縁部に、耐圧を担うガードリング構造等
の耐圧構造部がある。但し、耐圧構造の詳細は、本発明
の本質に関わることではないので省略する。図８に、半
導体素子のチップの例として、ＲＴ型ＩＧＢＴのチップ
の平面図を示す。ここではソース電極９が絶縁膜を介し
てゲート電極の上まで延びて覆っているので、ゲート電
極のパターンは見えていない。ゲート電極７に接続され
たゲートパッド７１がソース電極９に囲まれて表面に露
出している。ここでは、耐圧構造部は、ソース電極９の
外側とする。
性領域を囲む周縁部に、耐圧を担うガードリング構造等
の耐圧構造部がある。但し、耐圧構造の詳細は、本発明
の本質に関わることではないので省略する。図８に、半
導体素子のチップの例として、ＲＴ型ＩＧＢＴのチップ
の平面図を示す。ここではソース電極９が絶縁膜を介し
てゲート電極の上まで延びて覆っているので、ゲート電
極のパターンは見えていない。ゲート電極７に接続され
たゲートパッド７１がソース電極９に囲まれて表面に露
出している。ここでは、耐圧構造部は、ソース電極９の
外側とする。
【０００５】図５のＩＧＢＴのスイッチング動作は次の
ように行う。Ｄ端子に、Ｓ端子に対して正の電圧を印加
した状態で、ゲート電極７にしきい値以上の電圧を印加
すると、ゲート電極７の直下のチャネル領域１１にチャ
ネルが形成され、そのチャンネルを通ってｎ+ ソース領
域５から電子がｎ基板３、ｎ+ バッファ層２に注入され
る。ｎ+ バッファ層２とｐ+ ドレイン領域１との間の接
合は、順バイアスされているので、電子はこの接合を通
ってｐ+ ドレイン領域１に流入する。すると、ｐ+ ドレ
イン領域１から多量の正孔がｎ+ バッファ層２とｎ基板
３に注入され、ｐ+ ドレイン領域１、ｎ+ バッファ層２
とｎ基板３、ｐベース領域４をそれぞれエミッタ、ベー
ス、コレクタとするｐｎｐトランジスタが動作し、ｎ+
バッファ層２とｎ基板３内で伝導度変調が起こって、Ｉ
ＧＢＴがオンする。このＩＧＢＴをオフする場合は、Ｇ
端子−Ｓ端子間の電圧を除去すれば、ゲート電極７の直
下のチャネル領域１１に形成されていたチャネルが消滅
し、ｎ+ ソース領域５からｎ基板３、ｎ+ バッファ層２
への電子の注入が止まり、オフすることができる。
ように行う。Ｄ端子に、Ｓ端子に対して正の電圧を印加
した状態で、ゲート電極７にしきい値以上の電圧を印加
すると、ゲート電極７の直下のチャネル領域１１にチャ
ネルが形成され、そのチャンネルを通ってｎ+ ソース領
域５から電子がｎ基板３、ｎ+ バッファ層２に注入され
る。ｎ+ バッファ層２とｐ+ ドレイン領域１との間の接
合は、順バイアスされているので、電子はこの接合を通
ってｐ+ ドレイン領域１に流入する。すると、ｐ+ ドレ
イン領域１から多量の正孔がｎ+ バッファ層２とｎ基板
３に注入され、ｐ+ ドレイン領域１、ｎ+ バッファ層２
とｎ基板３、ｐベース領域４をそれぞれエミッタ、ベー
ス、コレクタとするｐｎｐトランジスタが動作し、ｎ+
バッファ層２とｎ基板３内で伝導度変調が起こって、Ｉ
ＧＢＴがオンする。このＩＧＢＴをオフする場合は、Ｇ
端子−Ｓ端子間の電圧を除去すれば、ゲート電極７の直
下のチャネル領域１１に形成されていたチャネルが消滅
し、ｎ+ ソース領域５からｎ基板３、ｎ+ バッファ層２
への電子の注入が止まり、オフすることができる。
【０００６】図６に、ＭＯＳＦＥＴの活性領域のセルの
断面図を示す。ＭＯＳＦＥＴの活性領域においては、ｎ
基板３の上方の構造はＩＧＢＴの場合と全く同じであ
る。すなわち、選択的に形成されたｐベース領域４とｎ
+ ソース領域５、ゲート酸化膜６、ゲート電極７、ソー
ス電極９がある。しかしｎ基板３の下方の構造は、ＩＧ
ＢＴと異なって、ｎ+ バッファ層２の裏面にドレイン電
極８が設けられている。
断面図を示す。ＭＯＳＦＥＴの活性領域においては、ｎ
基板３の上方の構造はＩＧＢＴの場合と全く同じであ
る。すなわち、選択的に形成されたｐベース領域４とｎ
+ ソース領域５、ゲート酸化膜６、ゲート電極７、ソー
ス電極９がある。しかしｎ基板３の下方の構造は、ＩＧ
ＢＴと異なって、ｎ+ バッファ層２の裏面にドレイン電
極８が設けられている。
【０００７】ＭＯＳＦＥＴの動作は、Ｇ端子−Ｓ端子間
への電圧印加によりｎ+ ソース領域５からチャネル領域
１１に形成されたチャネルを通ってｎ基板３に電子電流
が流入されることによりこの素子をオンすることができ
る。ソース電極９は、ｐベース領域４とｎ+ ソース領域
５を短絡しているので、ｎ基板１、ｐベース領域５、ｎ
+ ソース領域５からなるｎｐｎトランジスタの動作は阻
止されている。このＭＯＳＦＥＴは、Ｇ端子−Ｓ端子間
の電圧を零にすればオフできる。
への電圧印加によりｎ+ ソース領域５からチャネル領域
１１に形成されたチャネルを通ってｎ基板３に電子電流
が流入されることによりこの素子をオンすることができ
る。ソース電極９は、ｐベース領域４とｎ+ ソース領域
５を短絡しているので、ｎ基板１、ｐベース領域５、ｎ
+ ソース領域５からなるｎｐｎトランジスタの動作は阻
止されている。このＭＯＳＦＥＴは、Ｇ端子−Ｓ端子間
の電圧を零にすればオフできる。
【０００８】図７にアノードショート型（以後ＡＳ型と
呼ぶ）ＩＧＢＴのセルの断面図を示す。図において、ｎ
基板３の表面層にｐベース領域４が選択的に形成され、
そのｐベース領域４の中にｎ+ ソース領域５が選択的に
形成されている。ｎ基板３とｎ+ ソース領域５とに挟ま
れたｐベース領域４の表面層のチャンネル領域１１の上
にゲート絶縁膜６を介して多結晶シリコンからなりＧ端
子に接続されるゲート電極７が設けられている。また、
ｎ+ ソース領域５とｐベース領域４の表面上に共通に接
触しＳ端子に接続されるソース電極９が、ｎ基板３の裏
面には、ｎ+ バッファ層２を介してｐ+ ドレイン領域１
が部分的に形成され、ｐ+ ドレイン領域１が形成されて
いない部分には、ｎ+ ショート１２が形成されている。
そのｐ+ドレイン領域１とｎ+ ショート１２との表面上
に共通にＤ端子に接続されるドレイン電極８が設けられ
ている。図では、ゲート電極７の上に絶縁膜１０が堆積
されていて、その上にソース電極９が延長されている。
図９にＡＳ型ＩＧＢＴのドレイン領域の表面の平面図の
例を示す。Ｐ+ ドレイン領域１とｎ+ ショート１２とが
市松模様状に配置されている。
呼ぶ）ＩＧＢＴのセルの断面図を示す。図において、ｎ
基板３の表面層にｐベース領域４が選択的に形成され、
そのｐベース領域４の中にｎ+ ソース領域５が選択的に
形成されている。ｎ基板３とｎ+ ソース領域５とに挟ま
れたｐベース領域４の表面層のチャンネル領域１１の上
にゲート絶縁膜６を介して多結晶シリコンからなりＧ端
子に接続されるゲート電極７が設けられている。また、
ｎ+ ソース領域５とｐベース領域４の表面上に共通に接
触しＳ端子に接続されるソース電極９が、ｎ基板３の裏
面には、ｎ+ バッファ層２を介してｐ+ ドレイン領域１
が部分的に形成され、ｐ+ ドレイン領域１が形成されて
いない部分には、ｎ+ ショート１２が形成されている。
そのｐ+ドレイン領域１とｎ+ ショート１２との表面上
に共通にＤ端子に接続されるドレイン電極８が設けられ
ている。図では、ゲート電極７の上に絶縁膜１０が堆積
されていて、その上にソース電極９が延長されている。
図９にＡＳ型ＩＧＢＴのドレイン領域の表面の平面図の
例を示す。Ｐ+ ドレイン領域１とｎ+ ショート１２とが
市松模様状に配置されている。
【０００９】ＡＳ型ＩＧＢＴの動作は次のように行われ
る。Ｄ端子にＳ端子に対して正の電圧を印加した状態
で、ゲート電極７にしきい値以上の電圧を印加すると、
ｎ+ ソース領域５からチャネル領域１１に形成されたチ
ャネルを通ってｎ基板３に電子電流が流入する。ｎ基板
３に注入された電子電流は、ｎ基板３、ｎ+ バッファ層
２を通って、初めｐ+ ドレイン領域１には流れ込まず、
ｐ+ ドレイン領域１に沿って横に流れ、ｎ+ ショート１
２を通ってドレイン電極８に流れる。そしてそのｐ+ ド
レイン領域１に沿って生じる電位差が、ｎ+ バッファ層
２とｐ+ ドレイン領域１間の接合のビルトイン電位差を
越えると、電子がｐ+ ドレイン領域１に流れ込み、逆に
ｐ+ ドレイン領域１からｎ+ バッファ層２、ｎ基板１へ
多量の正孔の注入が起こる。その結果正孔電流はｐベー
ス領域４に流れ込みｎ+ ソース領域５の直下を流れて、
ソース電極９へ抜ける。ソース電極９はＰベース領域４
とｎ + ソース領域５を短絡しているので、ｐ+ ドレイン
領域１、ｎ+ バッファ層２とｎ基板３、ｐベース領域
４、ｎ+ ソース領域５からなる四層のサイリスタのラッ
チアップは起きない。このＡＳ型ＩＧＢＴは、Ｇ端子−
Ｓ端子間の電圧を零にすることにより素子をターンオフ
できる。
る。Ｄ端子にＳ端子に対して正の電圧を印加した状態
で、ゲート電極７にしきい値以上の電圧を印加すると、
ｎ+ ソース領域５からチャネル領域１１に形成されたチ
ャネルを通ってｎ基板３に電子電流が流入する。ｎ基板
３に注入された電子電流は、ｎ基板３、ｎ+ バッファ層
２を通って、初めｐ+ ドレイン領域１には流れ込まず、
ｐ+ ドレイン領域１に沿って横に流れ、ｎ+ ショート１
２を通ってドレイン電極８に流れる。そしてそのｐ+ ド
レイン領域１に沿って生じる電位差が、ｎ+ バッファ層
２とｐ+ ドレイン領域１間の接合のビルトイン電位差を
越えると、電子がｐ+ ドレイン領域１に流れ込み、逆に
ｐ+ ドレイン領域１からｎ+ バッファ層２、ｎ基板１へ
多量の正孔の注入が起こる。その結果正孔電流はｐベー
ス領域４に流れ込みｎ+ ソース領域５の直下を流れて、
ソース電極９へ抜ける。ソース電極９はＰベース領域４
とｎ + ソース領域５を短絡しているので、ｐ+ ドレイン
領域１、ｎ+ バッファ層２とｎ基板３、ｐベース領域
４、ｎ+ ソース領域５からなる四層のサイリスタのラッ
チアップは起きない。このＡＳ型ＩＧＢＴは、Ｇ端子−
Ｓ端子間の電圧を零にすることにより素子をターンオフ
できる。
【００１０】
【発明が解決しようとする課題】ＭＯＳＦＥＴは、多数
キャリア素子であるために、高速スイッチング特性を示
すが、素子耐圧の増加と周囲温度の増加に伴ってオン抵
抗が増加する。これらは、耐圧の増加による基板の厚さ
が増し、抵抗分が増えるためである。オン抵抗の低下の
ための方策として、セルの微細化がある。しかし、この
方法は低耐圧の素子では有効であるが、高耐圧の素子で
はその効果は少ない。更に温度の上昇に伴い、チャンネ
ル領域でのキャリアの移動度の低下によってオン抵抗が
増加する。更に、これらは電流の増加によっても著し
い。図１０に、ＭＯＳＦＥＴの順方向特性を示す。縦軸
は電流、横軸は電圧である。図に見るように、ＭＯＳＦ
ＥＴは多数キャリアが電流の担体となるので伝導度変調
は起きず、オン電圧は電流にほぼ比例して増大する。し
かも高耐圧のＭＯＳＦＥＴ程オン抵抗は大きく、また温
度が高い程オン抵抗が大きくなる。
キャリア素子であるために、高速スイッチング特性を示
すが、素子耐圧の増加と周囲温度の増加に伴ってオン抵
抗が増加する。これらは、耐圧の増加による基板の厚さ
が増し、抵抗分が増えるためである。オン抵抗の低下の
ための方策として、セルの微細化がある。しかし、この
方法は低耐圧の素子では有効であるが、高耐圧の素子で
はその効果は少ない。更に温度の上昇に伴い、チャンネ
ル領域でのキャリアの移動度の低下によってオン抵抗が
増加する。更に、これらは電流の増加によっても著し
い。図１０に、ＭＯＳＦＥＴの順方向特性を示す。縦軸
は電流、横軸は電圧である。図に見るように、ＭＯＳＦ
ＥＴは多数キャリアが電流の担体となるので伝導度変調
は起きず、オン電圧は電流にほぼ比例して増大する。し
かも高耐圧のＭＯＳＦＥＴ程オン抵抗は大きく、また温
度が高い程オン抵抗が大きくなる。
【００１１】一方、ＲＴ型ＩＧＢＴの順方向特性は、図
１１に示すようになる。縦軸は電流、横軸は電圧であ
る。図に示したようにＩＧＢＴにおいては、少数キャリ
アの注入が起きるので、伝導度変調によって大電流領域
でのオン抵抗はＭＯＳＦＥＴに比べて非常に小さい。し
かしＲＴ型ＩＧＢＴは、バイポーラモードの素子である
ため、ターンオフ時に、蓄積されたキャリアおよび空乏
層から掃きだされるキャリアのためにターンオフ時間が
長くなり、スイッチング損失の増加を招くので高周波で
のスイッチングには適さない。
１１に示すようになる。縦軸は電流、横軸は電圧であ
る。図に示したようにＩＧＢＴにおいては、少数キャリ
アの注入が起きるので、伝導度変調によって大電流領域
でのオン抵抗はＭＯＳＦＥＴに比べて非常に小さい。し
かしＲＴ型ＩＧＢＴは、バイポーラモードの素子である
ため、ターンオフ時に、蓄積されたキャリアおよび空乏
層から掃きだされるキャリアのためにターンオフ時間が
長くなり、スイッチング損失の増加を招くので高周波で
のスイッチングには適さない。
【００１２】このＲＴ型ＩＧＢＴの欠点を改良した素子
としてＡＳ型ＩＧＢＴが開発された。すなわち、図７に
おいて説明したように、ＩＧＢＴのｐ+ ドレイン領域１
の一部にｎ+ ショート１２が設けられ、それによってｎ
+ バッファ層２がドレイン電極８に短絡されている。ｐ
+ ドレイン領域１のある部分はＩＧＢＴに相当し、ｎ +
ショート１２が設けられた部分はＭＯＳＦＥＴに相当す
ることになる。ターンオフ時には、ｎ基板３に蓄積され
たキャリアおよび空乏層から掃きだされるキャリアは、
ｎ+ シヨート１２を通ってドレイン電極に流れ出るの
で、ターンオフ時間が短くなる。
としてＡＳ型ＩＧＢＴが開発された。すなわち、図７に
おいて説明したように、ＩＧＢＴのｐ+ ドレイン領域１
の一部にｎ+ ショート１２が設けられ、それによってｎ
+ バッファ層２がドレイン電極８に短絡されている。ｐ
+ ドレイン領域１のある部分はＩＧＢＴに相当し、ｎ +
ショート１２が設けられた部分はＭＯＳＦＥＴに相当す
ることになる。ターンオフ時には、ｎ基板３に蓄積され
たキャリアおよび空乏層から掃きだされるキャリアは、
ｎ+ シヨート１２を通ってドレイン電極に流れ出るの
で、ターンオフ時間が短くなる。
【００１３】図１２にＡＳ型ＩＧＢＴの順方向特性を示
す。縦軸は電流、横軸はオン電圧である。図９と図１０
とから、ＡＳ型ＩＧＢＴでは、ＭＯＳＦＥＴの低電流領
域の優れた特性と、ＩＧＢＴの大電流領域の低オン抵抗
化された電流−電圧特性が得られそうであるが、実際に
は図１１に示したように、低電流の領域に、非常にオン
抵抗の大きい領域があり、その後負性抵抗領域を経てＩ
ＧＢＴの順方向特性に移るという電流−電圧特性を示
す。
す。縦軸は電流、横軸はオン電圧である。図９と図１０
とから、ＡＳ型ＩＧＢＴでは、ＭＯＳＦＥＴの低電流領
域の優れた特性と、ＩＧＢＴの大電流領域の低オン抵抗
化された電流−電圧特性が得られそうであるが、実際に
は図１１に示したように、低電流の領域に、非常にオン
抵抗の大きい領域があり、その後負性抵抗領域を経てＩ
ＧＢＴの順方向特性に移るという電流−電圧特性を示
す。
【００１４】図１２の低電流領域での大きいオン抵抗の
出現は、次のような理由による。すなわち、図７のＡＳ
型ＩＧＢＴの断面図に見るように、ｎ+ ショート２１
は、コレクタ層１に均等に分布するように配置される。
電流に対して均等であるためには、ｎ+ ショート２１は
各セルに一個または複数個配置される。そして対称性を
考慮すると、各セルの中央又は両端に配置される。図で
はセルの中央すなわちゲート電極７の真下に配置した例
を示す。この素子では、Ｇ端子−Ｓ端子間の電圧印加に
よりｎ+ ソース領域５からチャンネルを通ってｎ基板３
に電子が注入され、その注入された電子がｎ基板３、ｎ
+ バッファ層２を通って、ｐ+ ドレイン領域１に沿って
流れｎ+ ショート１２へ入る。このｐ+ ドレイン領域１
に沿った電位差がｎ+ バッファ層２とｐ+ ドレイン領域
１間の接合のビルトイン電位差より大きくなると、電子
はｐ+ ドレイン領域１に注入され、逆にｐ+ ドレイン領
域１からｎ+ バッファ層２へ大量の正孔が注入され、伝
導度変調が発生する。伝導度変調が発生した領域がＩＧ
ＢＴの特性を示し、伝導度変調が発生しない領域部分が
ＭＯＳＦＥＴの特性を示すことになる。実際の素子で
は、高耐圧になるに従ってｎ基板３の厚さが増加するた
め、電子電流のばらつきが大きくなり、その上電子電流
がｐ+ ドレイン領域１の上を通過する際の不均一が発生
するために、電子電流が流れてからｐ+ ドレイン領域１
から正孔の注入が始まるまでに大きな電圧が発生するこ
とになる。そして、正孔の注入も不均一であるために、
伝導度変調も均一に動作せず、電流分担が不均一になっ
て、特に低電流領域で期待された程オン抵抗が低くなら
ない。このためスイッチング損失が増し、高周波で駆動
する際の問題となる。
出現は、次のような理由による。すなわち、図７のＡＳ
型ＩＧＢＴの断面図に見るように、ｎ+ ショート２１
は、コレクタ層１に均等に分布するように配置される。
電流に対して均等であるためには、ｎ+ ショート２１は
各セルに一個または複数個配置される。そして対称性を
考慮すると、各セルの中央又は両端に配置される。図で
はセルの中央すなわちゲート電極７の真下に配置した例
を示す。この素子では、Ｇ端子−Ｓ端子間の電圧印加に
よりｎ+ ソース領域５からチャンネルを通ってｎ基板３
に電子が注入され、その注入された電子がｎ基板３、ｎ
+ バッファ層２を通って、ｐ+ ドレイン領域１に沿って
流れｎ+ ショート１２へ入る。このｐ+ ドレイン領域１
に沿った電位差がｎ+ バッファ層２とｐ+ ドレイン領域
１間の接合のビルトイン電位差より大きくなると、電子
はｐ+ ドレイン領域１に注入され、逆にｐ+ ドレイン領
域１からｎ+ バッファ層２へ大量の正孔が注入され、伝
導度変調が発生する。伝導度変調が発生した領域がＩＧ
ＢＴの特性を示し、伝導度変調が発生しない領域部分が
ＭＯＳＦＥＴの特性を示すことになる。実際の素子で
は、高耐圧になるに従ってｎ基板３の厚さが増加するた
め、電子電流のばらつきが大きくなり、その上電子電流
がｐ+ ドレイン領域１の上を通過する際の不均一が発生
するために、電子電流が流れてからｐ+ ドレイン領域１
から正孔の注入が始まるまでに大きな電圧が発生するこ
とになる。そして、正孔の注入も不均一であるために、
伝導度変調も均一に動作せず、電流分担が不均一になっ
て、特に低電流領域で期待された程オン抵抗が低くなら
ない。このためスイッチング損失が増し、高周波で駆動
する際の問題となる。
【００１５】以上の問題に鑑み、本発明の目的は、上記
の欠点を除去し、低電流領域でも高電流領域でもオン電
圧が低い、発生損失の少ない半導体素子を提供すること
にある。
の欠点を除去し、低電流領域でも高電流領域でもオン電
圧が低い、発生損失の少ない半導体素子を提供すること
にある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、半導体層からなる第一導電型ベ
ース層と、その第一導電型ベース層の一方の側の表面層
の一部に選択的に形成された第二導電型ベース領域と、
その第二導電型ベース領域の表面層の一部に形成された
第一導電型ソース領域とからなる三層部分と、その三層
部分に加えて前記第一導電型べース層の他方の側の一部
に設けられた第二導電型ドレイン領域を有する四層部分
とを有し、三層部分と四層部分の両部分の第一導電型ベ
ース層と第一導電型ソース領域とに挟まれた第二導電型
ベース領域の表面上にゲート絶縁膜を介して堆積された
ゲート電極と、前記第二導電型ベース領域と第一導電型
ソース領域の表面に共通に接触するソース電極と、第一
導電型ベース層の他方の側と第二導電型ドレイン領域の
表面に共通に接触するドレイン電極とを有するものにお
いて、前記ドレイン電極に接触する第一導電型ベース層
の表面が一つであるものとする。
め、本発明においては、半導体層からなる第一導電型ベ
ース層と、その第一導電型ベース層の一方の側の表面層
の一部に選択的に形成された第二導電型ベース領域と、
その第二導電型ベース領域の表面層の一部に形成された
第一導電型ソース領域とからなる三層部分と、その三層
部分に加えて前記第一導電型べース層の他方の側の一部
に設けられた第二導電型ドレイン領域を有する四層部分
とを有し、三層部分と四層部分の両部分の第一導電型ベ
ース層と第一導電型ソース領域とに挟まれた第二導電型
ベース領域の表面上にゲート絶縁膜を介して堆積された
ゲート電極と、前記第二導電型ベース領域と第一導電型
ソース領域の表面に共通に接触するソース電極と、第一
導電型ベース層の他方の側と第二導電型ドレイン領域の
表面に共通に接触するドレイン電極とを有するものにお
いて、前記ドレイン電極に接触する第一導電型ベース層
の表面が一つであるものとする。
【００１７】その際、三層部分のゲート電極と四層部分
のそれぞれのゲート電極が共通に結合されていても、三
層部分のゲート電極と四層部分のゲート電極とが分離さ
れていてもよい。上記の半導体装置の制御方法として
は、三層部分のゲート電極と四層部分のゲート電極とが
分離されている場合には、三層部分のゲート電極と四層
部分のゲート電極とに同時に信号が与えてもよいし、三
層部分のゲート電極と四層部分のゲート電極とに与えら
れる信号に時間差を有してもよい。
のそれぞれのゲート電極が共通に結合されていても、三
層部分のゲート電極と四層部分のゲート電極とが分離さ
れていてもよい。上記の半導体装置の制御方法として
は、三層部分のゲート電極と四層部分のゲート電極とが
分離されている場合には、三層部分のゲート電極と四層
部分のゲート電極とに同時に信号が与えてもよいし、三
層部分のゲート電極と四層部分のゲート電極とに与えら
れる信号に時間差を有してもよい。
【００１８】特に、四層部分のゲート電極には、三層部
分のゲート電極よりも早くオフ信号を与えるのが望まし
い。
分のゲート電極よりも早くオフ信号を与えるのが望まし
い。
【００１９】
【作用】上記の構成の三層部分はＭＯＳＦＥＴであり四
層部分はＩＧＢＴである。すなわち、ＭＯＳＦＥＴとＩ
ＧＢＴとを並列接続した形の半導体装置となり、双方の
優れた特性を併せて、又は選択して利用できる。具体的
には、電流領域により、ＩＧＢＴとＭＯＳＦＥＴのオン
電圧が低い方の特性が利用できる。また、大電流領域で
のＩＧＢＴの低いオン電圧特性と、ＭＯＳＦＥＴの早い
スイッチング特性を利用することもできる。
層部分はＩＧＢＴである。すなわち、ＭＯＳＦＥＴとＩ
ＧＢＴとを並列接続した形の半導体装置となり、双方の
優れた特性を併せて、又は選択して利用できる。具体的
には、電流領域により、ＩＧＢＴとＭＯＳＦＥＴのオン
電圧が低い方の特性が利用できる。また、大電流領域で
のＩＧＢＴの低いオン電圧特性と、ＭＯＳＦＥＴの早い
スイッチング特性を利用することもできる。
【００２０】三層部分と四層部分のそれぞれのゲート電
極が共通に結合されている場合には、一つのゲート信号
で、ＩＧＢＴとＭＯＳＦＥＴのオン電圧が低い方の特性
が利用できる。三層部分のゲート電極と四層部分のゲー
ト電極とが分離されている場合には、ＭＯＳＦＥＴとＩ
ＧＢＴとの双方の優れた特性を選択して利用できる。
極が共通に結合されている場合には、一つのゲート信号
で、ＩＧＢＴとＭＯＳＦＥＴのオン電圧が低い方の特性
が利用できる。三層部分のゲート電極と四層部分のゲー
ト電極とが分離されている場合には、ＭＯＳＦＥＴとＩ
ＧＢＴとの双方の優れた特性を選択して利用できる。
【００２１】特に、三層部分のゲート電極と四層部分の
ゲート電極とが分離されている場合には、三層部分のゲ
ート電極と四層部分のゲート電極とに時間差を有する信
号を与えることによって、すなわち、四層部分のゲート
電極に、三層部分のゲート電極より早くオフ信号を与え
ることによって、ＭＯＳＦＥＴの早いスイッチング特性
を利用することもできる。
ゲート電極とが分離されている場合には、三層部分のゲ
ート電極と四層部分のゲート電極とに時間差を有する信
号を与えることによって、すなわち、四層部分のゲート
電極に、三層部分のゲート電極より早くオフ信号を与え
ることによって、ＭＯＳＦＥＴの早いスイッチング特性
を利用することもできる。
【００２２】
【実施例】以下に、図面を参照しながら、本発明の実施
例を説明する。図１に本発明の第一の実施例の半導体素
子チップの斜視断面図を示す。図の下部に断面図を示し
た。チップの右側部分は、ｎ基板２３の表面層にｐベー
ス領域２４が選択的に形成され、そのｐベース領域２４
の表面層にｎ+ ソース領域２５が選択的に形成されてい
る。ｎ基板２３とｎ+ ソース領域２５とに挟まれたｐベ
ース領域２４の表面層はチャネル領域３１となる部分
で、その上にゲート絶縁膜２６を介して多結晶シリコン
からなりＧ端子に接続されるゲート電極２７が設けられ
ている。また、ｎ+ ソース領域２５とｐベース領域２４
の表面上に共通に接触しＳ端子に接続されるソース電極
２９が、ｎ基板２３の裏面には、ｎ+ バッファ層２２を
介してｐ+ ドレイン領域２１が形成され、そのｐ+ ドレ
イン領域２１の表面上にＤ端子に接続されるドレイン電
極２８が設けられている。図では、ゲート電極２７の上
に絶縁膜３０が堆積されていて、その上にソース電極２
９が延長されている。すなわち、ＩＧＢＴと同じ構造と
なっている。チップの左側部分は、ｎ基板２３の上方の
構造はチップの右側部分と同じである。すなわち、選択
的に形成されたｐベース領域２４とｎ+ ソース領域２
５、ゲート酸化膜２６、ゲート電極２７、ソース電極２
９がある。ｎ基板２３の下方の構造は、チップの右側部
分と異なって、ｎ+ バッファ層２２の裏面にドレイン電
極２８が設けられている。すなわち、ＭＯＳＦＥＴと同
じ構造となっている。そして両部分のゲート電極２７、
ドレイン電極２８およびソース電極２９は共通に設けら
れている。勿論チップの周縁部分（図では両端）には耐
圧構造が設けられている。すなわち本半導体素子は、Ｒ
Ｔ型ＩＧＢＴとＭＯＳＦＥＴとを並列接続した形のもの
である。図１３にその等価回路を示す。ＩＧＢＴとＭＯ
ＳＦＥＴとが並列接続され、共通のＳ端子とＤ端子を有
している。それぞれのＧ端子を共通にすることも、分離
することもできる。
例を説明する。図１に本発明の第一の実施例の半導体素
子チップの斜視断面図を示す。図の下部に断面図を示し
た。チップの右側部分は、ｎ基板２３の表面層にｐベー
ス領域２４が選択的に形成され、そのｐベース領域２４
の表面層にｎ+ ソース領域２５が選択的に形成されてい
る。ｎ基板２３とｎ+ ソース領域２５とに挟まれたｐベ
ース領域２４の表面層はチャネル領域３１となる部分
で、その上にゲート絶縁膜２６を介して多結晶シリコン
からなりＧ端子に接続されるゲート電極２７が設けられ
ている。また、ｎ+ ソース領域２５とｐベース領域２４
の表面上に共通に接触しＳ端子に接続されるソース電極
２９が、ｎ基板２３の裏面には、ｎ+ バッファ層２２を
介してｐ+ ドレイン領域２１が形成され、そのｐ+ ドレ
イン領域２１の表面上にＤ端子に接続されるドレイン電
極２８が設けられている。図では、ゲート電極２７の上
に絶縁膜３０が堆積されていて、その上にソース電極２
９が延長されている。すなわち、ＩＧＢＴと同じ構造と
なっている。チップの左側部分は、ｎ基板２３の上方の
構造はチップの右側部分と同じである。すなわち、選択
的に形成されたｐベース領域２４とｎ+ ソース領域２
５、ゲート酸化膜２６、ゲート電極２７、ソース電極２
９がある。ｎ基板２３の下方の構造は、チップの右側部
分と異なって、ｎ+ バッファ層２２の裏面にドレイン電
極２８が設けられている。すなわち、ＭＯＳＦＥＴと同
じ構造となっている。そして両部分のゲート電極２７、
ドレイン電極２８およびソース電極２９は共通に設けら
れている。勿論チップの周縁部分（図では両端）には耐
圧構造が設けられている。すなわち本半導体素子は、Ｒ
Ｔ型ＩＧＢＴとＭＯＳＦＥＴとを並列接続した形のもの
である。図１３にその等価回路を示す。ＩＧＢＴとＭＯ
ＳＦＥＴとが並列接続され、共通のＳ端子とＤ端子を有
している。それぞれのＧ端子を共通にすることも、分離
することもできる。
【００２３】この半導体装置のスイッチング動作は次の
ように行う。Ｄ端子に、Ｓ端子に対して正の電圧を印加
した状態で、ゲート電極２７に、図１５に示す信号３４
の前半のように、しきい値以上の電圧を図１のＧ端子に
加えると、図１のチップの左側のＭＯＳＦＥＴ部分でも
右側のＩＧＢＴ部分でもゲート電極２７の直下のチャネ
ル領域３１にチャネルが形成され、そのチャネルを通っ
てｎ+ ソース領域２５から電子がｎ基板２３、ｎ+ バッ
ファ層２２に注入される。図の右側部分の電子電流は、
裏面にｐ+ ドレイン領域２１が形成されており、ｎ+ バ
ッファ層２２とｐ+ ドレイン領域２１との間の接合のビ
ルトイン電位差によってｐ+ ドレイン領域２１には流れ
込めず、図の左側部分のドレイン電極２８に流れ込む。
右側部分の電子電流が均一に、かつ全ての電流がｐ+ ド
レイン領域２１の上側を通過し、左側部分に流れるため
に、時間の経過と共にこの電流による電位差が大きくな
り、ｐ+ ドレイン領域２１とｎ+ バッファ層２２との間
の接合のビルトイン電位差を越えると、やがてｐ+ ドレ
イン領域２１に流入し始める。この電子電流は、ＩＧＢ
Ｔに内蔵されているｐ+ ドレイン領域２１、ｎ+ バッフ
ァ層２２とｎ基板２３、ｐベース領域２４をそれぞれエ
ミッタ、ベース、コレクタとするｐｎｐトランジスタの
ベース電流になり、ｐｎｐトランジスタが動作し、ｐ+
ドレイン領域２１から多量の正孔がｎ+ バッファ層２２
とｎ基板２３に注入され、ｎ+ バッファ層２２とｎ基板
２３内で伝導度変調が起こって、チップのＩＧＢＴ部分
がオンする。
ように行う。Ｄ端子に、Ｓ端子に対して正の電圧を印加
した状態で、ゲート電極２７に、図１５に示す信号３４
の前半のように、しきい値以上の電圧を図１のＧ端子に
加えると、図１のチップの左側のＭＯＳＦＥＴ部分でも
右側のＩＧＢＴ部分でもゲート電極２７の直下のチャネ
ル領域３１にチャネルが形成され、そのチャネルを通っ
てｎ+ ソース領域２５から電子がｎ基板２３、ｎ+ バッ
ファ層２２に注入される。図の右側部分の電子電流は、
裏面にｐ+ ドレイン領域２１が形成されており、ｎ+ バ
ッファ層２２とｐ+ ドレイン領域２１との間の接合のビ
ルトイン電位差によってｐ+ ドレイン領域２１には流れ
込めず、図の左側部分のドレイン電極２８に流れ込む。
右側部分の電子電流が均一に、かつ全ての電流がｐ+ ド
レイン領域２１の上側を通過し、左側部分に流れるため
に、時間の経過と共にこの電流による電位差が大きくな
り、ｐ+ ドレイン領域２１とｎ+ バッファ層２２との間
の接合のビルトイン電位差を越えると、やがてｐ+ ドレ
イン領域２１に流入し始める。この電子電流は、ＩＧＢ
Ｔに内蔵されているｐ+ ドレイン領域２１、ｎ+ バッフ
ァ層２２とｎ基板２３、ｐベース領域２４をそれぞれエ
ミッタ、ベース、コレクタとするｐｎｐトランジスタの
ベース電流になり、ｐｎｐトランジスタが動作し、ｐ+
ドレイン領域２１から多量の正孔がｎ+ バッファ層２２
とｎ基板２３に注入され、ｎ+ バッファ層２２とｎ基板
２３内で伝導度変調が起こって、チップのＩＧＢＴ部分
がオンする。
【００２４】この半導体装置をオフする場合は、図１５
に示す信号３４の後半のように、Ｇ端子−Ｓ端子間の電
圧を除去すれば、ゲート電極２７の直下のチャネル領域
３１に形成されていたチャネルが消滅し、ｎ+ ソース領
域２５からｎ基板２３、ｎ+バッファ層２２への電子の
注入が止まり、オフすることができる。図１４に、この
半導体素子の順方向特性を示す。縦軸は電流密度、横軸
は電圧である。低電流密度領域では、ＭＯＳＦＥＴの低
いオン電圧、高電流密度領域では伝導度変調の起きたＩ
ＧＢＴの低いオン電圧が得られる。このように、ＩＧＢ
Ｔ部分とＭＯＳＦＥＴ部分の電流分担を効率良く行いな
がら駆動することができる。
に示す信号３４の後半のように、Ｇ端子−Ｓ端子間の電
圧を除去すれば、ゲート電極２７の直下のチャネル領域
３１に形成されていたチャネルが消滅し、ｎ+ ソース領
域２５からｎ基板２３、ｎ+バッファ層２２への電子の
注入が止まり、オフすることができる。図１４に、この
半導体素子の順方向特性を示す。縦軸は電流密度、横軸
は電圧である。低電流密度領域では、ＭＯＳＦＥＴの低
いオン電圧、高電流密度領域では伝導度変調の起きたＩ
ＧＢＴの低いオン電圧が得られる。このように、ＩＧＢ
Ｔ部分とＭＯＳＦＥＴ部分の電流分担を効率良く行いな
がら駆動することができる。
【００２５】図２は、本発明第二の実施例の半導体素子
チップの斜視断面図を示す。図１の実施例と同じく同一
半導体素子チップ内にＩＧＢＴ部とＭＯＳＦＥＴ部とが
並列接続した形に構成されているが、両部分の分割の仕
方が内側と外側とに分割されている。図では内側にＩＧ
ＢＴ部を配置したが逆でもよい。図３は本発明第三の実
施例の半導体素子の斜視断面図を示す。図１の実施例と
同じく同一半導体素子チップ内にＩＧＢＴ部とＭＯＳＦ
ＥＴ部とが並列接続した形に構成されている。図１の実
施例と異なっている点は、ＩＧＢＴ部とＭＯＳＦＥＴ部
とのゲート電極が分離され、それぞれゲート電極端子Ｇ
１とＧ２とに接続されている点である。このような構成
にすることによって、Ｇ１とＧ２とに同じ信号を与える
ことも、別の信号を与えることもできる。
チップの斜視断面図を示す。図１の実施例と同じく同一
半導体素子チップ内にＩＧＢＴ部とＭＯＳＦＥＴ部とが
並列接続した形に構成されているが、両部分の分割の仕
方が内側と外側とに分割されている。図では内側にＩＧ
ＢＴ部を配置したが逆でもよい。図３は本発明第三の実
施例の半導体素子の斜視断面図を示す。図１の実施例と
同じく同一半導体素子チップ内にＩＧＢＴ部とＭＯＳＦ
ＥＴ部とが並列接続した形に構成されている。図１の実
施例と異なっている点は、ＩＧＢＴ部とＭＯＳＦＥＴ部
とのゲート電極が分離され、それぞれゲート電極端子Ｇ
１とＧ２とに接続されている点である。このような構成
にすることによって、Ｇ１とＧ２とに同じ信号を与える
ことも、別の信号を与えることもできる。
【００２６】図４は、本発明第四の実施例の半導体素子
の斜視断面図であり、この場合もＩＧＢＴ部とＭＯＳＦ
ＥＴ部のゲート電極が分離され、それぞれゲート電極端
子Ｇ１とＧ２とに接続されている。図１６は、第三、第
四の実施例の半導体素子の二つのゲート端子に与えられ
るゲート信号の図である。ＩＧＢＴ部分とＭＯＳＦＥＴ
部分のゲート端子Ｇ１、Ｇ２に３５、３６のゲート信号
を与える。オン信号はゲート端子Ｇ１、Ｇ２とも同じで
あるが、オフ信号はＩＧＢＴ部の信号３５をＭＯＳＦＥ
Ｔ部の信号３６より早く与えることにする。このように
してＩＧＢＴ部がほぼオフした後にＭＯＳＦＥＴ部をオ
フすることによって、ターンオフ時間はＭＯＳＦＥＴの
それ並に短縮でき、ターンオフ時の損失を大幅に削減で
きる。
の斜視断面図であり、この場合もＩＧＢＴ部とＭＯＳＦ
ＥＴ部のゲート電極が分離され、それぞれゲート電極端
子Ｇ１とＧ２とに接続されている。図１６は、第三、第
四の実施例の半導体素子の二つのゲート端子に与えられ
るゲート信号の図である。ＩＧＢＴ部分とＭＯＳＦＥＴ
部分のゲート端子Ｇ１、Ｇ２に３５、３６のゲート信号
を与える。オン信号はゲート端子Ｇ１、Ｇ２とも同じで
あるが、オフ信号はＩＧＢＴ部の信号３５をＭＯＳＦＥ
Ｔ部の信号３６より早く与えることにする。このように
してＩＧＢＴ部がほぼオフした後にＭＯＳＦＥＴ部をオ
フすることによって、ターンオフ時間はＭＯＳＦＥＴの
それ並に短縮でき、ターンオフ時の損失を大幅に削減で
きる。
【００２７】図１６のゲート信号を出力するには、ゲー
ト信号出力手段が二つ必要であるが、素子内に演算機能
を内蔵するようにして一つで済ませることもできる。
ト信号出力手段が二つ必要であるが、素子内に演算機能
を内蔵するようにして一つで済ませることもできる。
【００２８】
【発明の効果】以上説明したように、本発明による半導
体素子は、ＩＧＢＴとＭＯＳＦＥＴを複合した形のもの
であることから、次の効果を奏する。ＩＧＢＴとＭＯＳ
ＦＥＴの双方の優れた特性を併せたＭＯＳ半導体素子が
できる。すなわち、低電流領域においてはＭＯＳＦＥＴ
の低いオン電圧、高電流領域においてはＩＧＢＴの伝導
度変調を利用した低いオン電圧特性により電力損失が低
減できる。しかも制御信号を工夫することによって、Ｍ
ＯＳＦＥＴ並の短いターンオフ時間でのスイッチングが
実現でき、より高周波で駆動でき、スイッチング損失の
低減にも寄与するところ大である。
体素子は、ＩＧＢＴとＭＯＳＦＥＴを複合した形のもの
であることから、次の効果を奏する。ＩＧＢＴとＭＯＳ
ＦＥＴの双方の優れた特性を併せたＭＯＳ半導体素子が
できる。すなわち、低電流領域においてはＭＯＳＦＥＴ
の低いオン電圧、高電流領域においてはＩＧＢＴの伝導
度変調を利用した低いオン電圧特性により電力損失が低
減できる。しかも制御信号を工夫することによって、Ｍ
ＯＳＦＥＴ並の短いターンオフ時間でのスイッチングが
実現でき、より高周波で駆動でき、スイッチング損失の
低減にも寄与するところ大である。
【図１】本発明の第一の実施例の半導体素子チップの斜
視断面図
視断面図
【図２】本発明の第二の実施例の半導体素子チップの斜
視断面図
視断面図
【図３】本発明の第三の実施例の半導体素子チップの斜
視断面図
視断面図
【図４】本発明の第四の実施例の半導体素子チップの斜
視断面図
視断面図
【図５】ＲＴ型ＩＧＢＴの部分断面図
【図６】ＭＯＳＦＥＴの部分断面図
【図７】ＡＳ型ＩＧＢＴの部分断面図
【図８】ＲＴ型ＩＧＢＴのチップの平面図
【図９】ＡＳ型ＩＧＢＴのチップのドレイン領域表面の
平面図
平面図
【図１０】ＭＯＳＦＥＴの順方向特性図
【図１１】ＲＴ型ＩＧＢＴの順方向特性図
【図１２】ＡＳ型ＩＧＢＴの順方向特性図
【図１３】本発明の半導体素子の等価回路図
【図１４】本発明の半導体素子の順方向特性図
【図１５】本発明の第一の実施例の半導体素子に印加す
るゲート信号の図
るゲート信号の図
【図１６】本発明の第三、第四の実施例の半導体素子に
印加するゲート信号の図
印加するゲート信号の図
１、２１ ｐ+ ドレイン領域 ２、２２ ｎ+ バッファ層 ３、２３ ｎ基板 ４、２４ ｐベース領域 ５、２５ ｎ+ ソース領域８ ６、２６ ゲート酸化膜 ７、２７ ゲート電極 ８、２８ ドレイン電極 ９、２９ ソース電極 １０、３０ 絶縁膜 １１、３１ チャンネル領域 １２、 ｎ+ シヨート ３４ ゲート信号 ３５ ＩＧＢＴ部のゲート信号 ３６ ＭＯＳＦＥＴ部のゲート信号 ７１ ゲートパッド
Claims (6)
- 【請求項１】半導体層からなる第一導電型ベース層と、
その第一導電型ベース層の一方の側の表面層の一部に選
択的に形成された第二導電型ベース領域と、その第二導
電型ベース領域の表面層の一部に形成された第一導電型
ソース領域との三層からなる三層部分と、その三層に加
えて前記第一導電型べース層の他方の側の一部に設けら
れた第二導電型ドレイン領域を有する四層部分とを有
し、三層部分と四層部分の両部分の第一導電型ベース層
と第一導電型ソース領域とに挟まれた第二導電型ベース
領域の表面上にゲート絶縁膜を介して堆積されたゲート
電極と、前記第二導電型ベース領域と第一導電型ソース
領域の表面に共通に接触するソース電極と、第一導電型
ベース層の他方の側と第二導電型ドレイン領域の表面に
共通に接触するドレイン電極とを有するものにおいて、
前記ドレイン電極に接触する第一導電型ベース層の表面
が一つであることを特徴とするＭＯＳ半導体素子。 - 【請求項２】三層部分と四層部分のそれぞれのゲート電
極が共通に接続されていることを特徴とする請求項１に
記載のＭＯＳ半導体素子。 - 【請求項３】三層部分のゲート電極と四層部分のゲート
電極とが分離されていることを特徴とする請求項１に記
載のＭＯＳ半導体素子。 - 【請求項４】三層部分のゲート電極と四層部分のゲート
電極とに同時に信号が与えられることを特徴とする請求
項３に記載のＭＯＳ半導体素子の制御方法。 - 【請求項５】三層部分のゲート電極と四層部分のゲート
電極とに与えられるる信号が時間差を有することを特徴
とする請求項３に記載のＭＯＳ半導体素子の制御方法。 - 【請求項６】四層部分のゲート電極には、三層部分のゲ
ート電極よりも早くオフ信号を与えることを特徴とする
請求項５に記載のＭＯＳ半導体素子の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9599194A JPH07302898A (ja) | 1994-05-10 | 1994-05-10 | Ｍｏｓ半導体素子およびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9599194A JPH07302898A (ja) | 1994-05-10 | 1994-05-10 | Ｍｏｓ半導体素子およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302898A true JPH07302898A (ja) | 1995-11-14 |
Family
ID=14152603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9599194A Pending JPH07302898A (ja) | 1994-05-10 | 1994-05-10 | Ｍｏｓ半導体素子およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302898A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054748A (en) * | 1997-03-18 | 2000-04-25 | Kabushiki Kaisha Toshiba | High voltage semiconductor power device |
| JP2005122176A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | プラズマディスプレイパネルのスイッチング回路、及びプラズマディスプレイパネルの駆動装置 |
| JP2007266550A (ja) * | 2006-03-30 | 2007-10-11 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
-
1994
- 1994-05-10 JP JP9599194A patent/JPH07302898A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054748A (en) * | 1997-03-18 | 2000-04-25 | Kabushiki Kaisha Toshiba | High voltage semiconductor power device |
| JP2005122176A (ja) * | 2003-10-16 | 2005-05-12 | Samsung Sdi Co Ltd | プラズマディスプレイパネルのスイッチング回路、及びプラズマディスプレイパネルの駆動装置 |
| US7372432B2 (en) | 2003-10-16 | 2008-05-13 | Samsung Sdi Co., Ltd. | Switching device and driving apparatus for plasma display panel |
| JP2007266550A (ja) * | 2006-03-30 | 2007-10-11 | Shindengen Electric Mfg Co Ltd | 半導体装置 |
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