JPH0613621A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH0613621A
JPH0613621A JP4191578A JP19157892A JPH0613621A JP H0613621 A JPH0613621 A JP H0613621A JP 4191578 A JP4191578 A JP 4191578A JP 19157892 A JP19157892 A JP 19157892A JP H0613621 A JPH0613621 A JP H0613621A
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semiconductor
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Abstract

(57)【要約】 【目的】 トレンチゲート型ＭＯＳＦＥＴにおいて、Ｎ
- ドリフト層２のゲート電極５近傍部分での電界集中を
緩和して、耐圧を向上する。 【構成】 ゲート電極５とＮ- ドリフト層２との間に介
在する第１ゲート絶縁膜６ａを、該ゲート電極５とウェ
ル領域３の、チャネルが形成される部分との間に介在す
る第２のゲート絶縁膜６ｂより薄くし、上記ゲート電極
５に逆バイアスを印加した時、上記Ｎ- ドリフト層２
の、ゲート電極に近接する部分がＰ型に反転するように
した。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法に関し、特にＭＩＳ（Metal Insulator Silicon)
構造の制御電極を有し、該制御電極へのバイアス印加に
よって動作するパワーデバイスにおける、耐圧とスイッ
チング特性の向上を図るための素子構造及び該素子構造
を実現するための製造方法に関するものである。
【０００２】
【従来の技術】このような電圧制御型のパワーデバイス
として、例えば文献「アイ イー イー イー トラン
ザクションズ エレクトリカル デバイス (IEEE Tran
sactions Electrical Device), ED-34(11), p.2329, 19
87」に示されたＮチャネルＵ−ＭＯＳＦＥＴがあり、図
１３はこのＭＯＳＦＥＴセルの断面構造を示している。
【０００３】図において、２０１はＮチャネルＵ−ＭＯ
ＳＦＥＴセル（以下Ｕ−ＭＯＳＦＥＴとも言う。）で、
これは半導体層内に形成された略Ｕ字型の溝（トレン
チ）２０１ａ内にゲート電極５が埋め込まれた構造を有
している。
【０００４】以下詳述すると、上記Ｕ−ＭＯＳＦＥＴ２
０１のＮ+ 半導体基板１上にはＮ-エピタキシャル層２
が形成され、これらのＮ+ 半導体基板１及びＮ- エピタ
キシャル層２はドレイン領域として働くようになってお
り、また上記Ｎ- エピタキシャル層２上にはＰウェル領
域３が形成されている。このＰウェル領域３は上記Ｎ-
エピタキシャル層２の表面にＰ型半導体層をエピタキシ
ャル成長することによって得られるものである。さらに
このＰ型半導体層には、これを貫通してその下側のＮ-
エピタキシャル層２の表面に達するＵ字形トレンチ２０
１ａが形成されおり、このトレンチ２０１ａ内にはゲー
ト絶縁膜６を介して、例えば高濃度に不純物がドープさ
れたポリシリコンが埋め込まれており、このポリシリコ
ンがゲート電極５となっている。
【０００５】また、上記Ｐウェル領域３の上部の周辺部
分にはＮ+ ソース領域４が形成されており、上記Ｐ型ウ
ェル領域３の、上記Ｎ+ ソース領域４とＮ- エピタキシ
ャル層（ドレイン領域）２とで挟まれた、上記絶縁膜６
に近接する部分３ａが、反転層が形成されるべきチャネ
ル領域となっている。そして上記Ｎ- エピタキシャル層
２の表面側には、全面に金属のソース電極７が形成され
ており、該ソース電極７は、上記Ｎ+ ソース領域４及び
Ｐウェル領域３とは直に接触して電気的につながってお
り、またゲート電極５とはゲート絶縁膜６により絶縁さ
れている。また上記Ｎ- エピタキシャル層２の裏面側に
は、金属のドレイン電極８がＮ+ 半導体基板（ドレイン
領域）１と電気的につながるよう形成されている。また
上記各電極５，７，８はそれぞれゲート端子Ｇ，ソース
端子Ｓ，ドレイン端子Ｄに接続されている。
【０００６】次に動作について説明する。上記ドレイン
端子Ｄが高電位、ソース端子Ｓが低電位（又はアース電
位）となるように両端子間に主電圧を印加する。この状
態でゲート端子Ｇに正のバイアスを印加すると、チャネ
ル領域３ａに反転層が形成され、トランジスタはオン状
態となり、電子電流がＮ+ ソース領域４からチャネル層
３ａを通ってＮ- エピタキシャル層（ドレイン領域）２
に流れる。この状態で、上記ゲート端子Ｇをアースと短
絡させるか、またはゲート端子Ｇを負にバイアスするこ
とによりチャネル領域３ａの反転層は消滅し、トランジ
スタはオフ状態となる。
【０００７】このようにチャネルが縦方向に形成される
Ｕ−ＭＯＳＦＥＴ２０１ではチャネルが横方向に形成さ
れるＤ−ＭＯＳＦＥＴ、つまりチャネル領域を２重拡散
（Double diffusion) により形成した一般的なＭＯＳＦ
ＥＴと比べていくつかの利点があるが、その利点を説明
する前にＤ−ＭＯＳＦＥＴの構造について簡単に説明す
る。
【０００８】図１８はＤ−ＭＯＳＦＥＴの一般的な構造
を示しており、図中３０１はＤ−ＭＯＳＦＥＴで、この
Ｄ−ＭＯＳＦＥＴ３０１では、Ｐ+ 半導体基板３１１上
のＮエピタキシャル層３１２内に複数のＰ型半導体領域
３１３が所定の間隔を隔てて形成され、さらに該Ｐ型半
導体領域３１３の表面両端部にはＮ+ 半導体領域３１４
が形成されており、上記Ｐ型半導体領域３１３の表面領
域の、上記Ｎ+ 半導体領域３１４とＮ型エピタキシャル
層３１２との間の部分に横方向にチャネル３１３ｂ1 が
形成されるようになっている。ここで上記Ｐ型半導体領
域３１３は二重拡散により形成されており、つまり最初
のＰ型不純物の拡散により第１のウェル領域３１３ａを
形成し、次のＰ型不純物の拡散によりチャネル領域３１
３ｂ1 を含む第２のウェル領域３１３ｂを形成すること
により上記Ｐ型半導体領域３１３が形成されている。
【０００９】なお３１５は上記Ｎ型エピタキシャル層３
１２上に、隣接するＰ型半導体領域３１３のチャネル領
域３１３ｂ1 に跨がるようゲート絶縁膜３１６を介して
形成されたゲート電極、３１７は上記Ｐ型半導体領域３
１３上にＮ+ 領域と電気的につながるよう形成されたエ
ミッタ電極、３１８は上記Ｐ+ 型半導体基板３１１の裏
面に形成されたコレクタ電極である。
【００１０】このような構造のＤ−ＭＯＳＦＥＴ３０１
と比べて上記Ｕ−ＭＯＳＦＥＴ２０１では、まず、チャ
ネルが縦方向に形成されるため、１つのチャネル領域を
形成するための単位構造，つまり１つのゲート電極５と
その両側のＮ+ ソース領域４を含む１ユニットセルの表
面積を小さくでき、セルの高集積化が可能となる。
【００１１】また、第２にＵ−ＭＯＳＦＥＴでは、Ｄ−
ＭＯＳＦＥＴで問題となるウェル領域３１３相互間で生
じるＪ−ＦＥＴ効果がその構造上存在せず、このため極
めて低いオン抵抗の素子が得られる。
【００１２】すなわち、Ｄ−ＭＯＳＦＥＴ３０１の構造
では、隣接するウェル領域３１３が対向して配置されて
いるため、オン電流Ｉonは図１８に示すように左右のウ
ェル領域３１３からチャネル領域３１３ｂ1 を介してＮ
エピタキシャル層３１２の、ゲート電極３１５の中央直
下部分３１２ａに集中して流れ込むこととなり、またこ
のＮエピタキシャル層３１２のゲート電極直下部分３１
２ａは、Ｊ−ＦＥＴ効果により、つまりその両側のＰ型
ウェル領域３１３とのＰＮ接合面から延びる空乏層によ
り電流経路Ｗj が狭くなっており、この部分３１２ａの
抵抗Ｒg は大きなものとなっている。この結果ＭＯＳＦ
ＥＴ素子のオン抵抗が大きく増大していまう。
【００１３】これに対し、Ｕ−ＭＯＳＦＥＴ２０１の構
造では、隣接するウェル領域３はトレンチ２０１ａによ
り分離されており、しかも各ウェル領域３は広いＮ- エ
ピタキシャル層２上に位置しているため、オン電流は図
１３に示すように各ウェル領域３からその下側の広いＮ
- エピタキシャル層２に直接流れ出ることとなり、狭い
領域に集中することはなく、またＰ型ウェル領域３とＮ
- エピタキシャル層２とのＰＮ接合面から延びる空乏層
によりオン電流の経路が狭められることもない。この結
果オン抵抗の極めて低いＭＯＳＦＥＴ素子を実現するこ
とができる。
【００１４】またパワーデバイスには、上述したＵ−Ｍ
ＯＳＦＥＴの他に、絶縁ゲート型バイポーラトランジス
タ（ＩＧＢＴ）やサイリスタ等の素子がある。
【００１５】上記ＩＧＢＴの構造は、上記Ｕ−ＭＯＳＦ
ＥＴの構造において、そのＮ+ 半導体基板１をこれに代
えてＰ+ 半導体基板としたもので、その他の構成は上記
Ｕ−ＭＯＳＦＥＴと同一である。このＩＧＢＴでは、動
作電流は上記ＭＯＳＦＥＴのように電子電流だけではな
く、正孔電流も加わることとなり、パワーＭＯＳＦＥＴ
よりさらに大きな電流を扱うことが可能であるが、スイ
ッチング速度が、動作電流に移動度が電子に比べて遅い
正孔の電流成分を含むためＭＯＳＦＥＴに比べて遅いと
いう欠点がある。ただし最近ではＩＧＢＴでも改良が進
み、スイッチング速度もかなり向上している。
【００１６】以下さらに従来のサイリスタ素子としてエ
ミッタスイッチドサイリスタ（ＥＳＴ）について説明す
る。
【００１７】図１６はＥＳＴ素子の構造の一例を示して
おり、図において２０２はＥＳＴ素子で、そのＰ+ 半導
体基板１０の上主面上にＮ- エピタキシャル層２０が形
成され、Ｎ- エピタキシャル層２０上にはＰ拡散領域１
１ａとＰ+ 拡散領域１１ｂとが隣接して形成されてい
る。またＰ拡散領域１１ａの中央付近の上部には、Ｎ+
拡散領域１２，Ｐ拡散領域１３が下から順に形成されて
おり、さらにＰ拡散領域１３の上部の周辺部分には選択
的にＮ+ 拡散領域１４が形成されている。ここで上記Ｐ
+ 半導体基板１０，Ｎ- エピタキシャル層２０，Ｐ拡散
領域１１ａ，Ｐ+拡散領域１１ｂ及びＮ+ 拡散領域１４
は、ＥＳＴ素子のサイリスタ部分を構成している。
【００１８】一方、上記Ｐ拡散領域１１ａの周辺部の上
部にはポリＳｉ等で形成されたゲート電極１５が形成さ
れており、ゲート電極１５は絶縁膜１６によってその周
りの半導体領域と絶縁分離されている。即ち、ゲート電
極１５は絶縁膜１６，Ｎ+ 拡散領域１４，Ｐ拡散領域１
３，Ｎ+ 拡散領域１２と共に縦型のＭＯＳ構造を形成し
ており、このＭＯＳ構造の部分がＥＳＴ素子のスイッチ
部分となっている。
【００１９】ここで上記Ｐ+ 拡散領域１１ｂと、Ｎ+ 拡
散領域１４及びＰ拡散領域１３とはＡｌ−Ｓｉ電極１７
によって短絡され、金属電極１８はＰ+ 基板１０の下主
面上に形成され、該基板１０と電気的に接続されてい
る。なお１６ｂは上記Ａｌ−Ｓｉ電極１７とゲート電極
１５とを電気的に分離する絶縁膜である。
【００２０】次に動作について説明する。図１７は上記
サイリスタの動作を説明するための図であり、図１６で
示すサイリスタの素子構造において流れる電流の経路を
示しており、図中、実線Ｈ１〜Ｈ５はホールの流れを、
破線Ｅ１，Ｅ２は電子の流れを示している。なお、ここ
では金属電極１８をアノード端子Ａに、Ａｌ−Ｓｉ電極
１７をコレクタ端子Ｃに、ゲート電極１５をゲート端子
Ｇにそれぞれ接続し、上記サイリスタを動作させる場合
について説明する。
【００２１】上記ゲート端子Ｇの電位がコレクタ端子Ｃ
の電位と等しい場合には、アノード端子Ａの電位を上昇
させていくと、Ｐ拡散領域１１ａ及びＰ+ 拡散領域１１
ｂとＮ- エピタキシャル層２０とが作るＰＮ接合は逆バ
イアス状態となり、このＰＮ接合面Ｊから空乏層が延
び、これによってコレクタ端子Ｃとアノード端子Ａの間
の耐圧が保持される。この状態では上記サイリスタ２０
２はオフしている。
【００２２】一方、ゲート端子Ｇの電位がコレクタ端子
Ｃの電位よりも高くなると、Ｐ拡散領域１３の、絶縁膜
１６を介してゲート電極１５に近接している部分がＮ型
に反転し、Ｎ型のチャネル１３ａが形成される。この結
果、破線Ｅ１に示すように電子がコレクタ端子ＣからＡ
ｌ−Ｓｉ電極１７、Ｎ+ 拡散領域１４及び上記チャネル
を通ってＮ+ 拡散領域１２へ流れ込む。この時Ｎ+ 拡散
領域１２とＰ拡散領域１１ａとの間には順バイアスがか
かっているので電子はさらにＮ- エピタキシャル層２０
へ注入される（破線Ｅ２参照）。
【００２３】またこの時、Ｐ+ 基板１０とＮ- エピタキ
シャル層２０との間にも順バイアスがかかっているの
で、ホールがアノード端子Ａから金属電極１８及びＰ+
基板１０を通ってＮ- エピタキシャル層２０へ注入され
る。このＮ- エピタキシャル層２０へ注入されたホール
の一部は実線Ｈ４で示すようにさらにＰ拡散領域１１ａ
を通ってＮ+ 拡散領域１２に注入され、他の一部はＮ-
エピタキシャル層２０から直接、あるいはさらにＰ拡散
領域１１ａを経由して、Ｐ+ 拡散領域１１ｂへと向かう
（実線Ｈ２，Ｈ３参照）。
【００２４】ここで、Ｎ+ 拡散領域１２，Ｐ拡散領域１
１ａ，Ｎ- エピタキシャル層２０及びＰ+ 基板１０によ
ってサイリスタが構成されているので、電流が保持電流
Ｉh以上になると、サイリスタ動作が行われる。このサ
イリスタ動作が行われているとき、Ｐ拡散領域１１ａを
通ってＮ+ 拡散領域１２に注入されるホール（経路Ｈ
４）は、ほとんどＮ+ 拡散領域１２内で再結合し、Ａｌ
−Ｓｉ電極１７へ向かうことはない。即ちＰ拡散領域１
３の、チャネルが形成されていない部分では電子もホー
ルも移動せず、この部分に形成された抵抗Ｒ１３には電
流が流れない。従って、抵抗Ｒ１３においては電圧降下
が生じることもなく、Ｎ+ 拡散領域１４とＰ拡散領域１
３の間に順バイアスがかかることもないので依然とし
て、Ｐ拡散領域１３中を流れる電流の経路はチャネルに
限定される。
【００２５】この結果ラッチアップの発生を招くことな
く、つまり上記Ｐ拡散領域１３を含む寄生サイリスタを
動作させることなく、ゲート電極１５によってコレクタ
端子Ｃとアノード端子Ａの間を流れる電流を制御するこ
とができ、最大可制御電流を高めることができる。しか
も既述のように、電流の経路はＰ拡散領域１３内では、
チャネル１３ａに限定されるので、Ｐ拡散領域１３はそ
の抵抗Ｒ１３を高める等の改善は不要であり、ＯＮ抵抗
を増大させてしまうこともない。
【００２６】ここで、Ｐ拡散領域１１ｂはＯＮ状態から
ＯＦＦ状態への移行を速やかにする役割を果たすもので
ある。つまりＯＮ状態においてゲート端子Ｇの電圧、即
ちゲート電極１５の電圧を低下させると、前述のサイリ
スタ部分に直列に接続されるチャネルが消失していき、
サイリスタ動作が停止するが、このとき、Ｐ+ 基板１０
からＮ- エピタキシャル層２０に注入されたホールはＰ
拡散領域１１ａのみならず、Ｐ+ 拡散領域１１ｂへも流
入して消滅することとなり、上記Ｐ+ 拡散領域１１ｂか
らのホールの引抜きによりサイリスタ素子のターンオフ
がより早く行われることとなる。
【００２７】
【発明が解決しようとする課題】従来のＵ−ＭＯＳＦＥ
Ｔ２０１では、ＭＯＳＦＥＴセルはトレンチ内にゲート
電極を埋め込んだ構造を有し、縦方向にチャネルが形成
されるトレンチセル構造となっているので、セルの高集
積化による低オン抵抗化が容易になるという長所がある
反面、トレンチセルの形成による耐圧の低下という問題
点があり、以下詳述する。
【００２８】図１４は耐圧低下の原因となる電界集中の
様子を説明するための図であり、シミュレーションによ
ってコレクタ電極に６２Ｖの逆バイアスを印加した状態
を実現したところ、トレンチの底面コーナー部，つまり
Ｎ- エピタキシャル層２の、ゲート電極５の下部コーナ
部に近接する部分に電界が集中しているのがわかる。こ
の部分の電界強度は４．８×１０5 Ｖ/cm とバルク領域
での電界強度に比べて７〜１０倍高い値であり、耐圧が
このトレンチの底面コーナー部によって律速されること
になる。
【００２９】この耐圧低下に対する改善案として図１５
に示すように、Ｎ- エピタキシャル層２内に、埋込み型
のゲート電極５の底面及びコーナー部が覆われるようフ
ローティングＰ+ 拡散領域９を形成し、上記コーナー部
での電界集中を緩和する方法等も提案されているが、上
記Ｐ+ 拡散領域９を形成する際、横方向拡散を精密に制
御できない等の製造プロセス上の問題があり、上記電界
強度の集中を充分緩和することができないという問題点
があった。
【００３０】また図１６，図１７に示したサイリスタの
素子構造では、高ラッチアップ耐性に効果的である反
面、ターンオフ時、再結合によって消滅するホール以外
のホールはＰ+ 領域１１ｂからまとめてカソード端子Ｃ
に引き抜かれる比較的長い経路Ｈ２，Ｈ３を辿ることと
なり、ターンオフ時間の短縮は図れないものであるとい
う問題点があった。
【００３１】この発明は上記のような問題点を解消する
ためになされたもので、ゲート電極をトレンチ内に埋め
込んだ、縦方向にチャネルが形成される素子構造におい
て、電界集中を緩和することができ、耐圧の向上を図る
ことができる半導体装置及びその製造方法を得ることを
目的とする。
【００３２】またこの発明は、サイリスタの素子構造に
おいて、ターンオフ時に正孔電流を引き抜くためのバイ
パス経路を形成することができ、これによりターンオフ
時間の短縮を図ることができる半導体装置及びその製造
方法を得ることを目的とする。
【００３３】
【課題を解決するための手段】この発明に係る半導体装
置は、第１導電型の半導体層の表面上に第１の絶縁膜を
介して形成された複数の制御電極と、該制御電極相互間
に第２の絶縁膜を介して設けられた第２導電型のウェル
領域と、該ウェル領域の表面部分に上記第２の絶縁膜に
接するよう形成された第１導電型の半導体領域とを有
し、上記制御電極に順バイアスを印加した時、上記ウェ
ル領域にチャネルが形成されて、上記半導体層と半導体
領域とが導通する素子構造において、上記第１の絶縁膜
を、上記制御電極に逆バイアスを印加した時上記半導体
層の、該絶縁膜に近接する領域に反転層が形成されるよ
う、上記第２の絶縁膜に比べて薄くしたものである。
【００３４】この発明は上記半導体装置において、上記
素子構造を、上記制御電極相互間の、第２導電型のウエ
ル領域下側の領域には、上記第１の絶縁膜の一部を介し
て上記第１導電型の半導体層の一部が位置し、上記半導
体層の、上記制御電極底面に近接する部分では、その他
の部分に比べて不純物濃度が低くなっており、上記制御
電極に逆バイアスを印加した時、上記第１の絶縁膜の表
面が全て第２導電型の反転領域で覆われる素子構造とし
たものである。
【００３５】この発明は上記半導体装置において、上記
素子構造を、上記制御電極相互間の、第２導電型のウエ
ル領域下側の領域には、上記第１の絶縁膜の一部を介し
て上記第１導電型の半導体層の一部が位置し、上記半導
体層の、上記制御電極の底面及び該底面両端のコーナ部
に近接する部分には第２導電型の半導体領域が形成され
ており、上記第１の絶縁膜の、制御電極底面と接する部
分は、その制御電極側面と接する部分に比べて厚くなっ
ており、上記制御電極に逆バイアスを印加した時、上記
半導体層の、第１の絶縁膜に近接する領域に反転層が生
じて、上記第２導電型のウェル領域と上記第２導電型の
半導体領域とが上記反転層により短絡する素子構造とし
たものである。
【００３６】この発明は上記半導体装置において、上記
素子構造を、上記制御電極相互間に位置する第２導電型
のウェル領域が断面台形形状をしており、上記制御電極
の、上記ウェル領域相互間に位置する部分が断面逆台形
形状をしており、上記ウェル領域と制御電極との間に上
記第２の絶縁膜が介在している素子構造としたものであ
る。
【００３７】この発明は上記半導体装置において、上記
第２の絶縁膜の膜厚を、上記第１の絶縁膜の薄膜化によ
る制御電極の容量増大分が相殺されるよう増大し、かつ
この膜厚の増大によるしきい値電圧の変動が相殺される
よう、上記第２の絶縁膜の、ウェル領域と接する部分に
イオンを注入して固定電荷を形成したものである。
【００３８】この発明に係る半導体装置の製造方法は、
第１導電型の第１半導体層上に第２導電型の第２半導体
層を形成し、該第２半導体層内に第１導電型の第３半導
体層を選択的に形成する工程と、上記第１ないし第３半
導体層を選択的に除去して、上記第２及び第３半導体層
を貫通する断面逆台形形状の第１の溝を形成するととも
に、断面台形形状のウェル領域及び第１導電型の半導体
領域を形成する工程と、上記第１の溝の底面部分を選択
的に除去して、上記第１半導体層の表面部分に断面長方
形形状の第２の溝を形成する工程と、上記第１及び第２
の溝の内壁面上に絶縁膜を所定の膜厚でもって形成し、
その後全面に酸素イオンビームを照射する工程と、熱処
理により、上記第１の溝内壁面上及び第２の溝底面上の
絶縁膜の膜厚を、第２の溝側壁面上の絶縁膜の膜厚より
厚くする工程と、その後制御電極を上記第１及び第２の
溝内に埋め込み、上記ウェル領域上に上記第１導電型の
半導体領域と電気的につながるよう第１の主電極を、上
記第１半導体層の裏面側にこれと電気的につながるよう
第２の主電極を形成する工程とを含むものである。
【００３９】この発明は上記半導体装置の製造方法にお
いて、上記制御電極の形成後、主電極を形成する前に、
軽イオンをその飛程距離が上記ウェル領域内に収まるよ
う１０10〜１０13個／cm2 の照射量で第１半導体層の第
１主面側から照射する工程と、その後低温シンターを３
００〜４００°温度で１〜５時間行う工程とを追加し、
上記絶縁膜の、第１の溝内壁面上及び第２の溝底面上の
部分の膜厚化によるしきい値電圧の変動が相殺されるよ
う、上記絶縁膜の、ウェル領域と接する部分に固定電荷
を形成するものである。
【００４０】この発明に係る半導体装置は、第１導電型
の第１半導体層の第１主面上に第２の導電型の第２半導
体層及び第１導電型の第３半導体層を順次形成し、該第
３半導体層上に選択的に第２導電型の第４半導体層を、
該第４半導体層上に第１導電型の第５半導体層を形成
し、該第５半導体層の上部の周辺部分に選択的に第２導
電型の第６半導体層を形成してなる半導体層構造と、上
記第４及び第５の半導体層の両側に絶縁膜を介して形成
された制御電極とを有し、上記制御電極に順バイアスを
印加した時、上記第５半導体層の、上記絶縁膜近傍部分
にチャネルが形成されて、上記第４半導体層と第６半導
体層との間が導通する素子構造において、上記制御電極
に逆バイアスを印加した時、上記第２導電型の第４半導
体層の、上記絶縁膜近傍の部分に第２導電型の反転層が
形成されるよう、上記絶縁膜の、第４半導体層と接する
部分をその他の部分より薄くしたものである。
【００４１】この発明は上記半導体装置において、上記
絶縁膜の、上記第４半導体層と接する部分の薄膜化によ
る制御電極の容量増大分が相殺されるよう、上記絶縁膜
の、第３，第５，第６半導体層と接する部分の膜厚を増
大し、かつこの膜厚の増大によるしきい値電圧の変動が
相殺されるよう、上記絶縁膜の、第５半導体層と接する
部分にイオンを注入して固定電荷を形成したものであ
る。
【００４２】
【作用】この発明においては、制御電極と第１導電型の
半導体層との間に介在する第１の絶縁膜の膜厚を、制御
電極と第２導電型の、チャネルが形成される領域との間
に介在する第２の絶縁膜の膜厚より薄くし、上記制御電
極に逆バイアスを印加した時、上記第１導電型の半導体
層の、制御電極に近接する部分に第２導電型の反転が形
成されるようにしたから、逆バイアス印加時には、上記
第１の絶縁膜の、制御電極に接する部分が第２導電型の
反転領域で覆われることとなり、これにより高耐圧化を
図ることができる。
【００４３】またこの発明においては、上記制御電極相
互間に位置する第２導電型のウェル領域を断面台形形状
とし、上記制御電極の、上記ウェル領域相互間に位置す
る部分を断面逆台形形状としたので、上記ウェル領域形
成後、制御電極を形成する前に全面に絶縁膜を形成する
と、該絶縁膜の上記ウェル領域上の部分が斜めに傾斜し
て配置されることとなり、基板表面側に表面に対して垂
直な方向から酸素イオンを注入し熱処理を行うことによ
り、上記絶縁膜のウェル領域上の部分を、従来のプロセ
スフローを大幅に変更することなく簡単に厚膜化するこ
とができる。
【００４４】この発明においては、上記第２の絶縁膜の
膜厚を、上記第１の絶縁膜の薄膜化による制御電極の容
量増大分が相殺されるよう増大し、かつこの膜厚の増大
によるしきい値電圧の変動が相殺されるよう、上記第２
の絶縁膜の、ウェル領域と接する部分にイオンを注入し
て固定電荷を形成したので、ゲート絶縁膜の膜厚に関し
てトレードオフの関係にあるしきい値電圧の増大とスイ
ッチング速度の低下とをともに抑えつつ、高耐圧化を図
ることができる。
【００４５】また、この発明においては、サイリスタ構
造を第１〜第４半導体層により構成するとともに、上記
サイリスタ構造に電流を供給する経路を第５及び第６半
導体層により構成し、第４半導体層と制御電極との間に
介在する絶縁膜を、チャネルが形成される第５半導体層
と制御電極との間に介在する絶縁膜より薄くし、上記制
御電極に逆バイアスを印加した時、上記第１導電型の第
４半導体層の、制御電極に近接する部分に第２導電型の
反転層が形成されるようにしたので、ターンオフ時に
は、第３半導体層から第４半導体層の反転層を介して第
５半導体層へ到る、ホールを引き抜くためのバイパス経
路が形成されることとなり、つまりターンオフ時の電流
経路が短縮されることとなり、これにより高速化を図る
ことができる。
【００４６】またこの発明においては、上記第４半導体
層と接する絶縁膜の薄膜化による制御電極の容量増大分
が相殺されるよう、上記第３，第５，第６半導体層と接
する絶縁膜の厚膜を増大し、かつこの膜厚の増大による
しきい値電圧の変動が相殺されるよう、上記第５半導体
層と接する絶縁膜にイオンを注入して固定電荷を形成し
たので、しきい値電圧の増大を招くことなく上記ターン
オフ時間の短縮を図ることができる。
【００４７】
【実施例】以下、この発明の実施例を図について説明す
る。 実施例１．図１はこの発明の第１の実施例による半導体
装置を説明するための図であり、Ｕ−ＭＯＳＦＥＴの断
面構造を示している。図において、１０１は本実施例の
Ｕ−ＭＯＳＦＥＴで、このＵ−ＭＯＳＦＥＴ１０１で
は、Ｎ- エピタキシャル層２と上記ゲート電極５との間
に介在している第１ゲート絶縁膜（第１の絶縁膜）６ａ
を、ウェル領域３とゲート電極５との間に介在している
第２ゲート絶縁膜（第２の絶縁膜）６ｂより薄くすると
ともに、上記Ｎ- エピタキシャル層２の、上記ゲート電
極５の底面部と近接している部分を特に濃度が低いＮ--
領域２ａとしている。なお、６ａ1 及び６ａ2 は、それ
ぞれ上記第１ゲート絶縁膜６ａの、上記ゲート電極５ａ
の側面と接する側面部、及び上記ゲート電極５ａの底面
と接する底面部であり、その他の部分は図１３に示した
従来のＵ−ＭＯＳＦＥＴ２０１と同一構成である。
【００４８】次に動作について説明する。上記Ｕ−ＭＯ
ＳＦＥＴのオフ状態において、ゲート電極９を負にバイ
アスすると、図２に示すようにＮ- エピタキシャル層
（ＭＯＳＦＥＴではＮ- ドリフト層とも言う。）２の、
薄いゲート絶縁膜側壁部６ａ1 近傍に位置する領域がＰ
型領域２ｂに反転し、また上記薄いゲート絶縁膜底面部
６ａ2 直下のＮ--領域２ａはＰ型領域２ｃに反転するこ
ととなる。これによりドリフト層２に突出したトレンチ
壁，つまり第１のゲート絶縁膜６ａは全てＰ型半導体領
域で覆われることになり、ドレイン（またはコレクタ）
電極８に逆バイアスが印加された時に発生する空乏層に
より従来トレンチ壁のコーナー部で発生していた電界集
中が緩和される。
【００４９】またＵ−ＭＯＳＦＥＴのオン状態において
ゲート電極５を正にバイアスすると、図３に示すように
ウェル領域３の第２ゲート絶縁膜６ｂに近接する部分に
チャネル３ａが生じるとともに、薄いゲート絶縁膜６ａ
1 及び６ａ2 の近傍のＮ- ドリフト層２が各々Ｎ+ 半導
体領域２ｄ，Ｎ- 半導体領域２ｅに変化し、上記ソース
電極７からチャネル３ａを通過してＮ- ドリフト層２に
注入された電子が従来のトレンチ型ＭＯＳＦＥＴと同様
にＪ−ＦＥＴ効果の影響を受けることなく流れることと
なる。
【００５０】このように本実施例では、ゲート電極５と
Ｎ- エピタキシャル層２との間に介在する第１ゲート絶
縁膜６ａを、ゲート電極５とウェル領域３との間に介在
する第２ゲート絶縁膜６ｂより薄くし、上記ゲート電極
５に逆バイアスを印加した時、上記Ｎ- エピタキシャル
層２の、第１ゲート絶縁膜６ａに近接する部分に反転層
が形成されるようにしたので、逆バイアス印加時には、
上記第１ゲート絶縁膜６ａがＰ型半導体領域により覆わ
れることとなり、これにより主電極７，８間に逆バイア
スが印加された時に発生する空乏層による電界集中を緩
和することができる。
【００５１】実施例２．図４は本発明の第２の実施例に
よる半導体装置を説明するための図であり、Ｕ−ＭＯＳ
ＦＥＴの断面構造を示している。図において、１０２は
本実施例のＵ−ＭＯＳＦＥＴで、ここでは上記第１実施
例のＵ−ＭＯＳＦＥＴの構造において、上記Ｎ- エピタ
キシャル層２の、上記ゲート電極５の底面部及びコーナ
部に近接する部分にＰ+ 型フローティング領域９を、該
領域９によりゲート電極５ａが埋め込まれているトレン
チの底面部が覆われるように形成するとともに、第１ゲ
ート絶縁膜６ａの底面部６ａ2 を、第１ゲート絶縁膜６
ａの側面部６ａ1 より厚くし、上記ゲート電極５ａに逆
バイアスを印加した時、上記Ｎ- エピタキシャル層２
の、第１ゲート絶縁膜６ａの側壁部分６ａ1 に近接する
部分にＰ型反転層２ｂが生じて、上記Ｐ型ウェル領域３
と上記Ｐ+ 型フローティング領域９とが短絡するように
している。
【００５２】次に動作について説明する。上記Ｕ−ＭＯ
ＳＦＥＴのオフ状態において、ゲート電極９を負にバイ
アスすると、図５に示すように、Ｎ- ドリフト層２の、
薄いゲート絶縁膜側面部６ａ1 近傍の部分２ｂがＮ- 型
からＰ型に反転して、Ｐ型ウェル領域３とＰ型フローテ
ィング領域９が上記反転領域２ｂにより短絡する。これ
によりドリフト層２に突出したトレンチ壁，つまり第１
ゲート絶縁膜６ａは全てＰ型半導体領域で覆われること
になり、ドレイン（またはコレクタ）電極８に逆バイア
スが印加された時に発生する空乏層により従来トレンチ
壁のコーナー部で発生していた電界集中が緩和される。
【００５３】またＵ−ＭＯＳＦＥＴのオン状態において
ゲート電極５を正にバイアスすると、図６に示すように
ウェル領域３の第２の絶縁膜６ｂに近接する部分にチャ
ネル３ａが生じるとともに、Ｎ- ドリフト層２のゲート
絶縁膜側壁部分６ａ1 近傍がＮ+ 半導体領域２ｄに変化
し、上記チャネル３ａを通過してきた電子がＪＦＥＴ効
果の影響を受けることなくＮ- ドリフト層２に注入する
こととなる。
【００５４】この実施例においても、上記第１実施例と
同様、逆バイアス印加時には、上記第１ゲート絶縁膜６
ａがＰ型半導体領域により覆われることとなり、これに
より主電極７，８間に逆バイアスが印加された時に発生
する空乏層による電界集中を緩和することができる効果
がある。
【００５５】実施例３．図７は本発明の第３の実施例に
よる半導体装置を説明するための図であり、図におい
て、１０３は本実施例のＵ−ＭＯＳＦＥＴで、ここでは
上記第２の実施例のＵ−ＭＯＳＦＥＴの構造において、
上記ウェル領域３を、断面台形形状の領域３３とし、上
記ゲート電極５に代えて、その上半部分を断面逆台形形
状としたゲート電極３５を用いており、ここでは上記ウ
ェル領域３３とゲート電極３５との間の上記第２ゲート
絶縁膜６ｂは斜めに傾斜している。なお３４は上記断面
台形形状のウェル領域３３上部の周辺部分に形成された
Ｎ+ 領域である。
【００５６】このような構成の第３の実施例のＵ−ＭＯ
ＳＦＥＴにおいても、オン時及びオフ時の動作について
は上記第２実施例と同様である。
【００５７】次に製造方法について説明する。まず、Ｎ
+ 半導体基板１上にＮ- エピタキシャル層２を形成し、
Ｐ型半導体層を形成し、さらに該Ｐ型半導体層内に選択
的にＮ+ 半導体層を形成した後、該Ｎ型及びＰ型半導体
層を貫通して上記エピタキシャル層２に達する、傾斜し
た側壁を有する断面Ｖ字型溝１０３ａを形成する。これ
により上記Ｐ型ウェル領域３３が上記Ｎ- エピタキシャ
ル層２上に選択的に形成される（図８(a) ）。
【００５８】次に上記半導体基板表面側にレジスト３１
を上記Ｎ- エピタキシャル層２が露出するよう形成し
（図８(b) ）、該レジスト３１をマスクとして上記Ｎ-
エピタキシャル層２を異方性エッチングして、垂直な側
壁を有するトレンチ（溝）１０３ｂを形成する（図８
(c) ）。
【００５９】続いて上記レジスト３１を除去した後、Ｖ
字溝１０３ａの斜面、トレンチ溝１３ｂ表面を含む半導
体基板の表面側を酸化して酸化膜３６を形成し（図８
(d) ）、半導体基板の表面側に酸素イオン３３を基板１
０に対して垂直な方向から照射すると、上記酸化膜３６
の、トレンチ１０３ｂの側壁部を除く部分のみに注入さ
れる。これにより上記ウェル領域３３の表面の水平部分
及び傾斜部分にはイオン注入領域３７ａが、また上記ト
レンチの底面部にはイオン注入領域３７ｂが形成される
（図８(e) ）。
【００６０】その後、１２００〜１３００℃程度の適当
な熱処理を施し、これにより上記酸化膜３６の、トレン
チ１０３ｂの側壁部を除く部分を厚くし、上記第２ゲー
ト酸化膜６ｂ及び第１ゲート酸化膜６ａの底面部分６ａ
2 を形成する（図８(f) ）。
【００６１】その後は、図示していないが、上記溝１０
３ｂ及び１０３ａ内にゲート電極５を埋め込み、半導体
基板の表面側及び裏面側に主電極を形成して、図７に示
すＵ−ＭＯＳＦＥＴ１０３を形成する。
【００６２】このような構成の第３の実施例では、Ｐ型
ウェル領域３３を断面台形形状とし、ゲート電極３５の
上半分を該ウェル領域３３の形状に合った断面逆台形形
状としたので、Ｐ型ウェル領域３３の形成後全面に絶縁
膜３６を形成すると、該絶縁膜３６の、上記ウェル領域
３３側面上の部分が斜めに傾斜して配置されることとな
り、その後基板表面側に表面に対して垂直な方向から酸
素イオンを注入し、熱処理を施すことにより、上記絶縁
膜３６の、上記ウェル領域側面上の部分を従来のプロセ
スフローを大幅に変更することなく簡単に厚膜化するこ
とができる。つまり上記第１ゲート絶縁膜６ａの底面部
分６ａ2 及び第２ゲート絶縁膜６ｂの厚膜化を簡単に行
うことができる。
【００６３】実施例４．図９はこの発明の第４の実施例
による半導体装置を説明するための図であり、サイリス
タ素子の断面構造を示している。図において、１０４は
本実施例のサイリスタ素子で、この素子１０４では、ゲ
ート絶縁膜４６を、そのＮ+ 拡散領域１２と接する部分
４６ｂを他の部分４６ａ及び４６ｃに比べて薄くした構
造とし、ゲート電極１５に逆バイアスを印加した時、上
記Ｎ+ 拡散領域１２の、上記絶縁膜４６の薄膜化部分４
６ｂと接する部分にＰ型反転層１２ａが形成されるよう
にしている。なおここで４６ａは上記絶縁膜４６のＰ型
拡散領域１３と接する部分、４６ｃは上記絶縁膜４６
の、Ｐ型拡散領域１１ａと接する部分であり、その他の
部分は図１６に示した従来のサイリスタ素子２０２と同
一構成である。
【００６４】次に動作について説明する。オフ時の動作
において、この構造特有の効果が認められる。即ち、オ
ン状態においてゲート電極１５に負の電圧を印加して電
子電流を遮断すると、サイリスタ領域に残っていた電子
キャリアはターンオフの初期に正孔キャリアと再結合し
て消滅する。この時余剰の正孔キャリアはＰ型拡散領域
１１ａに注入され、Ｐ型拡散領域１１ｂを通って、カソ
ード電極１７へ吸収されるが、Ｎ型領域１２の絶縁膜４
６ｂ近傍の部分にはＰ型反転層１２ａが生じ、Ｐ型半導
体領域１３とＰ型領域１１ａが短絡されることとなり、
これにより正孔キャリアの一部がこの経路を通ってカソ
ード電極１７へ吸収される。この結果全体として電流経
路が短縮され、スイッチング時間が短縮される。
【００６５】このように本実施例では、トレンチゲート
型ＥＳＴのゲート絶縁膜の一部を薄膜化し、ゲート電極
に逆バイアスを印加した時に上記ゲート絶縁膜の一部に
近接する半導体領域に反転層が形成されるようにしたの
で、ターンオフ時に上記反転層により、正孔電流を引き
抜くためのバイパス経路が形成され、ターンオフ時間の
短縮を図ることができるという効果がある。
【００６６】なお、上記第１〜第４の実施例で示したよ
うにトレンチゲート絶縁膜の一部を薄膜化することによ
って耐圧の向上，ターンオフ時間の短縮等を図ったもの
を示したが、一方でこのゲート絶縁膜の薄膜化に伴い問
題点も発生する。
【００６７】すなわち、ゲート絶縁膜の薄膜化に伴って
ゲート容量が増大することとなり、このゲート容量の増
加によるスイッチング時間の遅れやミラー効果が生ずる
という問題があり、上記ミラー効果により、ターンオフ
時に電流の減少変化がスムーズに行われず、電流値が一
定レベルを保持し減少しない期間が生じてしまう。
【００６８】図１０(a) は第１あるいは第２の実施例の
構造を用いて、オフ（ターンオフ）時にゲート容量とし
て寄与する成分を説明するための図である。ここで全ゲ
ート容量をＣg とすると、 １／Ｃg ＝１／Ｃox＋１／Ｃs ＝１／（Ｃoxa ＋Ｃoxb ＋Ｃoxc ）＋１／Ｃs で表わされる。ここで、Ｃs は空乏層（Depletion laye
r)中の容量、Ｃoxは絶縁膜中の総容量である。
【００６９】また、図１０(b) はオフ時の電流・電圧波
形を示しており、この図において、オフ時間ｔf は次式
によって表わされる。 ｔf ＝Ｒg ×Ｃg ×ｌn （Ｉl ／（ｇｍ・Ｖt ）＋１） Ｒg ：ゲート抵抗(Gate Resistance) ｇｍ：相互コンダクタンス（ｄＩd ／ｄＶg ） Ｉl ：負荷電流（Load current） Ｖt ：しきい値電圧（Threshold Voltage) 上式から明らかなように、Ｃg の増加によってｔf は直
接影響を受けて増加する。従って、第１〜第４の実施例
では、オフ（ターンオフ）スイッチングに悪影響が及ば
ないようにするには、Ｃg の増加を抑える必要がある。
【００７０】実施例５．図１１は本発明の第５の実施例
による半導体装置を説明するための図であり、図におい
て、１０５は本実施例のＵ−ＭＯＳＦＥＴで、ここでは
上記第２の実施例のＵ−ＭＯＳＦＥＴの構造において、
第１ゲート絶縁膜６ａの側壁部分６ａ1の薄膜化による
ゲート容量の増大分が相殺されるよう、第１ゲート絶縁
膜の底面部分６ａ2 及び第２ゲート絶縁膜６ｂの膜厚を
増大し、かつこの膜厚増大によるしきい値電圧の変動が
相殺されるよう、上記第２ゲート絶縁膜６ｂの、ウェル
領域と接する部分にイオンを注入して固定電荷を形成し
ている。
【００７１】つまり、Ｎ- ドリフト層２に接するトレン
チゲート絶縁膜の側壁部６ａ1 を薄膜化すると、この部
分での容量成分Ｃoxb は増加する。この増加分を相殺す
べく、第１ゲート絶縁膜の底面部分６ａ2 及び第２ゲー
ト絶縁膜６ｂの膜厚を厚くしてこれらの部分での容量成
分Ｃoxc ，Ｃoxa を低下させているが、第２ゲート絶縁
膜６ｂの厚膜化によってしきい値電圧が増加してしま
う。このためしきい値電圧を最適化するために、例えば
プロトン等の軽イオン４０を表面側より、飛程を上記第
２ゲート絶縁膜のウェル領域と接する部分内に収まるよ
うに照射して、同膜中に選択的に正の固定電荷を導入し
ている。なお、このイオン照射はゲート電極５に正の電
圧を印加しながら行うと、より少ない照射量で同様の効
果が得られ、Ｐウェル領域３に与える損傷を最低限に抑
えることができる。
【００７２】なお、上記第１〜第３及び第５の実施例で
は、トレンチ型パワーデバイスとして、Ｕ−ＭＯＳＦＥ
Ｔを例に挙げて説明したが、これは、上記Ｕ−ＭＯＳＦ
ＥＴの構造において、Ｎ+ 半導体基板をＰ+ 半導体基板
に置き換えた素子構造のＩＧＢＴでもよく、この場合も
上記各実施例と同様の効果が得られる。
【００７３】この実施例では、第１ゲート絶縁膜の底面
部分６ａ2 及び第２ゲート絶縁膜６ｂの膜厚を増大した
ので、第１ゲート絶縁膜６ａの側壁部分６ａ1 の薄膜化
によるゲート容量の増大分が抑制されることとなり、ま
た上記第２ゲート絶縁膜６ｂの、ウェル領域と接する部
分にイオンを注入して固定電荷を形成したので、上記膜
厚増大によるしきい値電圧の変動が抑制されることとな
る。これによりしきい値電圧の最適化を図りつつ、上記
オフ時間を短縮することができる。
【００７４】実施例６．図１２は本発明の第６の実施例
による半導体装置を説明するための図であり、図におい
て、１０６は本実施例のＥＳＴサイリスタ素子で、これ
は、上記第４実施例のＥＳＴサイリスタにおいて、上記
ゲート絶縁膜４６の、Ｎ型領域１２と接する部分４６ｂ
の薄膜化によるゲート電極の容量増大分が相殺されるよ
う、上記絶縁膜４６の、Ｐ型領域１１ａ及びＰウェル領
域１３と接する部分４６ｃ，４６ａの膜厚を増大し、か
つこの膜厚増大によるしきい値電圧の変動が相殺される
よう、絶縁膜４６のチャネル対応部分４６ａにイオンを
注入して固定電荷を形成したものである。この場合第５
の実施例と同様、しきい値電圧の最適化を図りつつ、タ
ーンオフ時間を短縮することができる。
【００７５】
【発明の効果】以上のように本発明に係る半導体装置に
よれば、制御電極と第１導電型の半導体層との間に介在
する第１の絶縁膜の膜厚を、制御電極と第２導電型のチ
ャネルが形成される領域との間に介在する第２の絶縁膜
の膜厚より薄くし、上記制御電極に逆バイアスを印加し
た時、上記第１導電型の半導体層の、制御電極に近接す
る部分に第２導電型の反転領域が形成されるようにした
ので、逆バイアス印加時には、上記第１の絶縁膜の、制
御電極に接する部分が第２導電型の反転領域で覆われる
こととなり、これにより高耐圧化を図ることができる効
果がある。
【００７６】またこの発明によれば上記半導体装置にお
いて、上記制御電極相互間に位置する第２導電型のウェ
ル領域を断面台形形状とし、上記制御電極の、上記ウェ
ル領域相互間に位置する部分を上記ウェル領域の形状に
合わせて断面逆台形形状としたので、ウェル領域形成後
全面に絶縁膜を形成すると、該絶縁膜の、該ウェル領域
側面上の部分が斜めに傾斜して配置されることとなり、
その後基板表面側に表面に対して垂直な方向から酸素イ
オンを注入し熱処理を行うことにより、上記絶縁膜の上
記ウェル領域側面上部分の厚膜化を、従来のプロセスフ
ローを大幅に変更することなく簡単に行うことができる
効果がある。
【００７７】さらにこの発明によれば上記半導体装置に
おいて、上記第２の絶縁膜の膜厚を、上記第１の絶縁膜
の薄膜化による制御電極の容量増大分が相殺されるよう
増大し、かつこの膜厚増大によるしきい値電圧の変動が
相殺されるよう、上記第２の絶縁膜の、ウェル領域と接
する部分にイオンを注入して固定電荷を形成したので、
ゲート絶縁膜に関してトレードオフの関係にある、しき
い値電圧の増大とスイッチング速度の低下とをともに抑
えつつ高耐圧化を図ることができる効果がある。
【００７８】また、この発明に係る半導体装置によれ
ば、サイリスタ構造を第１〜第４半導体層により構成す
るとともに、上記サイリスタ構造に電流を供給する経路
を第５及び第６半導体層により構成し、第４半導体層と
制御電極との間に介在する絶縁膜を、チャネルが形成さ
れる第５半導体層と制御電極との間に介在する絶縁膜よ
り薄くし、上記制御電極に逆バイアスを印加した時、上
記第１導電型の第４半導体層の、制御電極に近接する部
分に第２導電型の反転層が形成されるようにしたので、
ターンオフ時には第３半導体層から第４半導体層の反転
層を介して第５半導体層へ到る電流引抜き経路が形成さ
れることとなり、つまりターンオフ時の電流経路が短縮
されることとなり、これにより高速化を図ることができ
る効果がある。
【００７９】また、この発明によれば上記半導体装置に
おいて、上記第４半導体層と接する絶縁膜の薄膜化によ
る制御電極の容量増大分が相殺されるよう、上記第３，
第５，第６半導体層と接する絶縁膜の膜厚を増大し、か
つこの膜厚の増大によるしきい値電圧の変動が相殺され
るよう、上記第５半導体層と接する絶縁膜にイオンを注
入して固定電荷を形成したので、しきい値電圧の増大を
招くことなく上記ターンオフ時間の短縮を図ることがで
きる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置として
Ｕ−ＭＯＳＦＥＴを示す断面図である。
【図２】上記Ｕ−ＭＯＳＦＥＴのオフ状態においてゲー
ト電極を負にバイアスした時の様子を示す断面図であ
る。
【図３】上記Ｕ−ＭＯＳＦＥＴのオン状態においてゲー
ト電極を正にバイアスした時の様子を示す断面図であ
る。
【図４】本発明の第２の実施例による半導体装置として
Ｕ−ＭＯＳＦＥＴを示す断面図である。
【図５】上記Ｕ−ＭＯＳＦＥＴのオフ状態においてゲー
ト電極を負にバイアスした時の様子を示す断面図であ
る。
【図６】上記Ｕ−ＭＯＳＦＥＴのオン状態においてゲー
ト電極を正にバイアスした時の様子を示す断面図であ
る。
【図７】本発明の第３の実施例による半導体装置として
Ｕ−ＭＯＳＦＥＴを示す断面図である。
【図８】上記第３実施例装置の製造フローを示す断面図
である。
【図９】本発明の第４の実施例による半導体装置として
サイリスタを示す断面図である。
【図１０】ゲート容量及びターンオフ時の電流−電圧特
性を示す図である。
【図１１】本発明の第５の実施例による半導体装置とし
てＵ−ＭＯＳＦＥＴを示す断面図である。
【図１２】本発明の第６の実施例による半導体装置とし
てサイリスタを示す断面図である。
【図１３】従来のパワーデバイスとしてＵ−ＭＯＳＦＥ
Ｔの構造を示す図である。
【図１４】上記ＭＯＳＦＥＴの構造におけるシュミレー
ションによる電界集中の様子を示す図である。
【図１５】上記Ｕ−ＭＯＳＦＥＴにおける耐圧低下に対
する対策を説明するための図である。
【図１６】従来のサイリスタの構造の一例を示す断面図
である。
【図１７】上記サイリスタの動作を説明するための断面
図である。
【図１８】従来のパワーデバイスとしてＤ−ＭＯＳＦＥ
Ｔの構造を示す断面図である。
【符号の説明】
１，１０ Ｐ型半導体基板 ２，２０ Ｎ- エピタキシャル層 ２ａ Ｎ--拡散領域 ３ Ｐウェル領域 ４ Ｎ+ 拡散領域 ５，１５ ゲート電極 ６ａ 第１ゲート絶縁膜 ６ａ1 第１ゲート絶縁膜側面部 ６ａ2 第１ゲート絶縁膜底面部 ６ｂ 第２ゲート絶縁膜 ７ ソース電極 ８ ドレイン電極 ９ Ｐ+ フローティング領域 １１ａ，１３ Ｐ型半導体領域 １１ｂ Ｐ+ 型半導体領域 １２，１４ Ｎ+ 型半導体領域 １２ａ チャネル領域 １６ａ 絶縁膜 １７ コレクタ電極 １８ アノード電極 ４６ ゲート絶縁膜 ４６ａ ゲート絶縁膜厚膜部分 ４６ｂ ゲート絶縁膜薄膜部 ４６ｃ ゲート絶縁膜底面部 １０１〜１０３，１０５ 第１〜第３及び第５の実施例
によるＵ−ＭＯＳＦＥＴ素子 １０４，１０６ 第４及び第６の実施例によるＥＳＴ素
子

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体層と、該半導体層の
    表面上に第１の絶縁膜を介して配設された複数の制御電
    極と、該制御電極相互間に第２の絶縁膜を介して設けら
    れた第２導電型のウェル領域と、該ウェル領域表面部の
    周辺部分に形成された第１導電型の半導体領域と、上記
    半導体層表面側に該第１導電型の半導体領域と電気的に
    つながるよう形成された第１の主電極と、上記半導体層
    裏面側にこの半導体層と電気的につながるよう形成され
    た第２の主電極とからなる素子構造を有し、上記制御電
    極に順バイアスを印加した時、上記第２導電型のウエル
    領域の、制御電極と近接する部分にチャネルが形成され
    るよう構成した半導体装置において、 上記第１の絶縁膜は、上記制御電極に逆バイアスを印加
    した時、上記第１導電型の半導体層における、該絶縁膜
    を介して制御電極に近接する領域が第２導電型領域に反
    転するよう、その膜厚を上記第２の絶縁膜の膜厚に比べ
    て薄くしたものであることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 上記制御電極相互間の、第２導電型のウエル領域の下側
    の領域には、上記第１の絶縁膜の一部を介して上記第１
    導電型の半導体層の一部が位置しており、 上記半導体層の、上記第１の絶縁膜を介して制御電極底
    面に近接する部分は、その他の部分に比べて不純物濃度
    が低くなっており、 上記逆バイアス印加時、上記第１の絶縁膜の表面が全て
    第２導電型の反転領域で覆われるようになっていること
    を特徴とする半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、 上記制御電極相互間の、第２導電型のウエル領域下側の
    領域には、上記第１の絶縁膜の一部を介して上記第１導
    電型の半導体層の一部が位置しており、 上記半導体層の、上記第１の絶縁膜を介して制御電極の
    底面及び該底面両端のコーナ部に近接する部分には第２
    導電型の半導体領域が形成されており、 上記第１の絶縁膜の、制御電極底面と接する部分は、そ
    の制御電極側面と接する部分に比べて厚くなっており、 上記逆バイアスの印加時、上記半導体層の、第１の絶縁
    膜に近接する第１導電型領域が第２導電型に反転して、
    上記第２導電型のウェル領域と上記第２導電型の半導体
    領域とが上記第２導電型反転領域により短絡されるよう
    になっていることを特徴とする半導体装置。
  4. 【請求項４】 請求項３記載の半導体装置において、 上記制御電極相互間に位置する第２導電型のウェル領域
    は、断面台形形状を、上記制御電極の、上記ウェル領域
    相互間に位置する部分は断面逆台形形状をしており、上
    記ウェル領域と制御電極との間には上記第２の絶縁膜が
    介在していることを特徴とする半導体装置。
  5. 【請求項５】 請求項１ないし４のいずれかに記載の半
    導体装置において、 上記第２の絶縁膜は、上記第１の絶縁膜の薄膜化による
    制御電極の容量増大分が相殺されるようその膜厚を増大
    し、かつこの膜厚増大によるしきい値電圧の変動が相殺
    されるよう、上記第２導電型のウェル領域と接する部分
    にイオンを注入して固定電荷を形成したものであること
    を特徴とする半導体装置。
  6. 【請求項６】 請求項４記載の半導体装置を製造する方
    法において、 第１導電型の第１半導体層上に第２導電型の第２半導体
    層を形成し、該第２半導体層内に第１導電型の第３半導
    体層を選択的に形成する工程と、 上記第１ないし第３半導体層を選択的に除去して、上記
    第２及び第３半導体層を貫通する断面逆台形形状の第１
    の溝を形成するとともに、上記断面台形形状の第２導電
    型のウェル領域及び上記第１導電型の半導体領域を形成
    する工程と、 上記第１の溝の底面部分を選択的に除去して、上記第１
    半導体層の表面部分に断面長方形形状の第２の溝を形成
    する工程と、 上記第１及び第２の溝の内壁面上に絶縁膜を所定の膜厚
    でもって形成し、その後全面に酸素イオンビームを照射
    する工程と、 熱処理により、上記第１の溝内壁面上及び第２の溝底面
    上の絶縁膜を、第２の溝側壁面上の絶縁膜より厚くする
    工程と、 その後制御電極を上記第１及び第２の溝内に埋め込み、
    上記ウェル領域上に上記第１導電型の半導体領域と電気
    的につながるよう第１の主電極を、上記第１半導体層の
    裏面側にこれと電気的につながるよう第２の主電極を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 上記制御電極の形成後、主電極を形成する前に、軽イオ
    ンをその飛程距離が上記ウェル領域内に収まるよう１０
    10〜１０13個／cm2 の照射量で第１半導体層の第１主面
    側から照射する工程と、その後低温シンターを３００〜
    ４００°温度で１〜５時間行う工程とを追加し、上記絶
    縁膜の、第１の溝内壁面上及び第２の溝底面上の部分の
    厚膜化によるしきい値電圧の変動が相殺されるよう、上
    記絶縁膜の、上記第２導電型のウェル領域と接する部分
    に固定電荷を形成することを特徴とする半導体装置。
  8. 【請求項８】 第１導電型の第１半導体層の第１主面上
    に第２の導電型の第２半導体層及び第１導電型の第３半
    導体層を順次形成し、該第３半導体層上に選択的に第２
    導電型の第４半導体層を、該第４半導体層上に第１導電
    型の第５半導体層を形成し、該第５半導体層の上部の周
    辺部分に選択的に第２導電型の第６半導体層を形成して
    なる半導体層構造を有するとともに、上記第４及び第５
    の半導体層の両側に絶縁膜を介して形成された制御電極
    と、上記第５及び第６の半導体層上に跨がって形成され
    た第１の主電極と、上記第１半導体層の第２主面上に形
    成された第２の主電極とを備え、上記制御電極に順バイ
    アスを印加した時、上記第５半導体層の、上記絶縁膜近
    傍部分にチャネルが形成されるよう構成した半導体装置
    において、 上記絶縁膜は、上記制御電極に逆バイアスを印加した
    時、上記第１導電型の第４半導体層の、該絶縁膜近傍部
    分が第２導電型領域に反転するよう、上記第４半導体層
    と接する部分の膜厚をその他の部分の膜厚に比べて薄く
    したものであることを特徴とする半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置において、 上記絶縁膜は、その上記第４半導体層と接する部分の薄
    膜化による制御電極の容量増大分が相殺されるよう、そ
    の上記第３，第５及び第６半導体層と接する部分の膜厚
    を増大し、かつこの膜厚の増大によるしきい値電圧の変
    動が相殺されるよう、その上記第５半導体層と接する部
    分にイオンを注入して固定電荷を形成したものであるこ
    とを特徴とする半導体装置。
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Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250731A (ja) * 1994-12-30 1996-09-27 Siliconix Inc 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ
WO1999038214A1 (en) * 1998-01-22 1999-07-29 Mitsubishi Denki Kabushiki Kaisha Insulating gate type bipolar semiconductor device
US5977570A (en) * 1995-07-19 1999-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
WO2003043091A1 (en) * 2001-11-16 2003-05-22 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and the manufacture thereof
US6693310B1 (en) 1995-07-19 2004-02-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
KR100452312B1 (ko) * 1997-05-13 2005-07-05 삼성전자주식회사 지티오(gto)를이용한메모리소자및그의제조방법
JP2005520319A (ja) * 2001-06-14 2005-07-07 ゼネラル セミコンダクター，インク． 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法
JP2006303287A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 電力用半導体装置
JP2007043210A (ja) * 2006-11-15 2007-02-15 Mitsubishi Electric Corp トレンチ構造を有する半導体装置及びその製造方法
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
US7470953B2 (en) 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US7723184B2 (en) 2006-11-27 2010-05-25 Elpida Memory, Inc. Semiconductor device and manufacture method therefor
US8633510B2 (en) 2011-05-16 2014-01-21 Renesas Electronics Corporation IE-type trench gate IGBT
JP2016115847A (ja) * 2014-12-16 2016-06-23 富士電機株式会社 半導体装置
CN107644908A (zh) * 2016-07-22 2018-01-30 三垦电气株式会社 半导体装置
JP2018032741A (ja) * 2016-08-24 2018-03-01 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP2019083354A (ja) * 2019-03-11 2019-05-30 富士電機株式会社 半導体装置
US11127844B2 (en) 2015-02-03 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same
CN113497033A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置及其控制方法

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250731A (ja) * 1994-12-30 1996-09-27 Siliconix Inc 高いブレークダウン電圧と低いオン抵抗を兼ね備えたトレンチ型ｍｏｓｆｅｔ
US6867437B2 (en) 1995-07-19 2005-03-15 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US5977570A (en) * 1995-07-19 1999-11-02 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US7253031B2 (en) 1995-07-19 2007-08-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6265735B1 (en) * 1995-07-19 2001-07-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6445012B2 (en) 1995-07-19 2002-09-03 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US6897493B2 (en) 1995-07-19 2005-05-24 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US6693310B1 (en) 1995-07-19 2004-02-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
KR100452312B1 (ko) * 1997-05-13 2005-07-05 삼성전자주식회사 지티오(gto)를이용한메모리소자및그의제조방법
US6225649B1 (en) 1998-01-22 2001-05-01 Mitsubishi Denki Kabushiki Kaisha Insulated-gate bipolar semiconductor device
JP4090516B2 (ja) * 1998-01-22 2008-05-28 三菱電機株式会社 絶縁ゲート型バイポーラ半導体装置
WO1999038214A1 (en) * 1998-01-22 1999-07-29 Mitsubishi Denki Kabushiki Kaisha Insulating gate type bipolar semiconductor device
JP2005520319A (ja) * 2001-06-14 2005-07-07 ゼネラル セミコンダクター，インク． 対称的トレンチ金属酸化膜半導体電界効果トランジスタ素子及びその製造方法
WO2003043091A1 (en) * 2001-11-16 2003-05-22 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and the manufacture thereof
US7470953B2 (en) 2003-10-08 2008-12-30 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device and manufacturing method thereof
JP2006303287A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 電力用半導体装置
JP2007043210A (ja) * 2006-11-15 2007-02-15 Mitsubishi Electric Corp トレンチ構造を有する半導体装置及びその製造方法
US7723184B2 (en) 2006-11-27 2010-05-25 Elpida Memory, Inc. Semiconductor device and manufacture method therefor
JP2008235546A (ja) * 2007-03-20 2008-10-02 Denso Corp 炭化珪素半導体装置およびその製造方法
US8022414B2 (en) 2007-03-20 2011-09-20 Denso Corporation Silicon carbide semiconductor device, and method of manufacturing the same
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US8633510B2 (en) 2011-05-16 2014-01-21 Renesas Electronics Corporation IE-type trench gate IGBT
JP2016115847A (ja) * 2014-12-16 2016-06-23 富士電機株式会社 半導体装置
US12419067B2 (en) 2015-02-03 2025-09-16 Fuji Electric Co., Ltd. Semiconductor device
US11127844B2 (en) 2015-02-03 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same
CN107644908A (zh) * 2016-07-22 2018-01-30 三垦电气株式会社 半导体装置
JP2018032741A (ja) * 2016-08-24 2018-03-01 富士電機株式会社 縦型ｍｏｓｆｅｔおよび縦型ｍｏｓｆｅｔの製造方法
JP2019083354A (ja) * 2019-03-11 2019-05-30 富士電機株式会社 半導体装置
US12068311B2 (en) 2020-03-19 2024-08-20 Kabushiki Kaisha Toshiba Semiconductor device
CN113497033B (zh) * 2020-03-19 2024-09-27 株式会社东芝 半导体装置及其控制方法
US12317581B2 (en) 2020-03-19 2025-05-27 Kabushiki Kaisha Toshiba Semiconductor device
CN113497033A (zh) * 2020-03-19 2021-10-12 株式会社东芝 半导体装置及其控制方法

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