JPH06138643A - 半導体装置用ガラスマスクおよびその製造方法 - Google Patents
半導体装置用ガラスマスクおよびその製造方法Info
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- JPH06138643A JPH06138643A JP29307492A JP29307492A JPH06138643A JP H06138643 A JPH06138643 A JP H06138643A JP 29307492 A JP29307492 A JP 29307492A JP 29307492 A JP29307492 A JP 29307492A JP H06138643 A JPH06138643 A JP H06138643A
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- chip
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- glass
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/50—Mask blanks not covered by G03F1/20 - G03F1/34; Preparation thereof
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/60—Substrates
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】 半導体チップのチップ領域のパターン密度が
所定値以下であっても、得られる半導体チップの回路パ
ターンの幅を設計値に近い値とする。 【構成】 ガラスマスク１０は、ガラス基板１１と、ガ
ラス基板１１上のマスクパターン１２ａ，１２ｂ，１２
ｃとからなっている。マスクパターン１２ａ，１２ｂ，
１２ｃは各マスク領域内に配置され、各領域内のマスク
パターン１２ａ，１２ｂ，１２ｃの幅は、対応する半導
体チップのチップ領域の回路パターンのパターン密度に
応じて定められている。回路パターン２２ａ，２２ｂ，
２２ｃのパターン密度が所定値以下の場合、回路パター
ンの設計値の幅を狭く補正してマスクパターン１２ａ，
１２ｂ，１２ｃの幅が定められる。
所定値以下であっても、得られる半導体チップの回路パ
ターンの幅を設計値に近い値とする。 【構成】 ガラスマスク１０は、ガラス基板１１と、ガ
ラス基板１１上のマスクパターン１２ａ，１２ｂ，１２
ｃとからなっている。マスクパターン１２ａ，１２ｂ，
１２ｃは各マスク領域内に配置され、各領域内のマスク
パターン１２ａ，１２ｂ，１２ｃの幅は、対応する半導
体チップのチップ領域の回路パターンのパターン密度に
応じて定められている。回路パターン２２ａ，２２ｂ，
２２ｃのパターン密度が所定値以下の場合、回路パター
ンの設計値の幅を狭く補正してマスクパターン１２ａ，
１２ｂ，１２ｃの幅が定められる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置用ガラスマス
クおよびその製造方法に係り、とりわけ半導体チップに
回路パターンを精度良く形成することができる半導体装
置用ガラスマスクおよびその製造方法に関する。
クおよびその製造方法に係り、とりわけ半導体チップに
回路パターンを精度良く形成することができる半導体装
置用ガラスマスクおよびその製造方法に関する。
【０００２】
【従来の技術】従来、リソグラフィー工程によって半導
体ウェハ上にレジストパターンを転写し、このレジスト
パターンを保護膜としてエッチング工程を行なうことに
よって半導体ウェハ上に回路パターンが形成される。そ
して、この半導体ウェハから半導体チップが作成され
る。リソグラフィ工程においては、半導体ウェハ上方に
半導体装置用ガラスマスクが配置され、必要な露光処理
が行なわれる。
体ウェハ上にレジストパターンを転写し、このレジスト
パターンを保護膜としてエッチング工程を行なうことに
よって半導体ウェハ上に回路パターンが形成される。そ
して、この半導体ウェハから半導体チップが作成され
る。リソグラフィ工程においては、半導体ウェハ上方に
半導体装置用ガラスマスクが配置され、必要な露光処理
が行なわれる。
【０００３】このようなガラスマスクは、一般にガラス
基板と、このガラス基板上に設けられたマスクパターン
とからなり、マスクパターンは回路パターンに対応した
形状となっている。すなわち、マスクパターンの幅等の
形状は、回路パターンの形状に合わせて形成される。
基板と、このガラス基板上に設けられたマスクパターン
とからなり、マスクパターンは回路パターンに対応した
形状となっている。すなわち、マスクパターンの幅等の
形状は、回路パターンの形状に合わせて形成される。
【０００４】他方、大規模集積回路（ＬＳＩ）の半導体
チップは、一つのチップ内に大容量メモリ等のパターン
密度の大きい領域と、小さいロジック部等のパターン密
度の比較的小さい領域と、これらの領域を連結するきわ
めて密度の小さい領域とを有している。このように異な
る密度の複数の領域を有している半導体チップを作成す
る際も、マスクパターンの形状は、回路パターンの形状
に対応している。
チップは、一つのチップ内に大容量メモリ等のパターン
密度の大きい領域と、小さいロジック部等のパターン密
度の比較的小さい領域と、これらの領域を連結するきわ
めて密度の小さい領域とを有している。このように異な
る密度の複数の領域を有している半導体チップを作成す
る際も、マスクパターンの形状は、回路パターンの形状
に対応している。
【０００５】
【発明が解決しようとする課題】上述のように、従来、
回路パターンの局所的密度（パターン占有率）を考慮せ
ずに、回路パターンの形状どおりにガラスマスクを作製
している。そして、このガラスマスクを用いてリソグラ
フィー工程を経て半導体ウェハ上にレジストパターンを
転写し、このレジストパターンを保護膜としてエッチン
グ工程を行なっているが、この場合次のような問題が生
じる。
回路パターンの局所的密度（パターン占有率）を考慮せ
ずに、回路パターンの形状どおりにガラスマスクを作製
している。そして、このガラスマスクを用いてリソグラ
フィー工程を経て半導体ウェハ上にレジストパターンを
転写し、このレジストパターンを保護膜としてエッチン
グ工程を行なっているが、この場合次のような問題が生
じる。
【０００６】図４は、回路パターンのパターン密度と、
各密度における回路パターンの設計値と仕上り値の差で
ある。図４からわかるように、パターン密度により仕上
げ値と設計値との差が変化する。すなわち、パターン密
度が約２０％の領域では、設計値どおり回路パターンが
形成されるがパターン密度が約３％と低い領域では、設
計値よりも回路パターンの仕上り値が太くなる。
各密度における回路パターンの設計値と仕上り値の差で
ある。図４からわかるように、パターン密度により仕上
げ値と設計値との差が変化する。すなわち、パターン密
度が約２０％の領域では、設計値どおり回路パターンが
形成されるがパターン密度が約３％と低い領域では、設
計値よりも回路パターンの仕上り値が太くなる。
【０００７】これは、単位面積当り等量のエッチングガ
スが供給されても、その単位エッチングガス量当りのエ
ッチングすべき材料の量が異なるからである。例えばパ
ターン密度２０％の場合、エッチングすべき材料は８０
％となり、パターン密度３％の場合、エッチングすべき
材料は９７％となる。このためパターン密度３％の場
合、パターン密度２０％の場合と比べて単位エッチング
ガス量当りのエッチングすべき材料の量（エッチング効
率）が約２１％程度大きくなる。
スが供給されても、その単位エッチングガス量当りのエ
ッチングすべき材料の量が異なるからである。例えばパ
ターン密度２０％の場合、エッチングすべき材料は８０
％となり、パターン密度３％の場合、エッチングすべき
材料は９７％となる。このためパターン密度３％の場
合、パターン密度２０％の場合と比べて単位エッチング
ガス量当りのエッチングすべき材料の量（エッチング効
率）が約２１％程度大きくなる。
【０００８】このため、パターン密度３％の領域では、
アンダーエッチング（エッチング不足）状態となり易
く、実際の回路パターンが設計値より太ってしまう。パ
ターン密度が大きい領域では、逆にオーバーエッチング
となり、実際の回路パターンが設計値より細くなってし
まう。
アンダーエッチング（エッチング不足）状態となり易
く、実際の回路パターンが設計値より太ってしまう。パ
ターン密度が大きい領域では、逆にオーバーエッチング
となり、実際の回路パターンが設計値より細くなってし
まう。
【０００９】たとえばトランジスタのゲート電極の形成
でこのようなことがおこれば、ある領域のトランジスタ
のゲート長が異常に細まり、トランジスタ動作しなくな
ったり、逆にある領域のトラニンジスタのゲート長が太
くなって、予想したスピードを実現できなくなる。ま
た、Ａｌなどの配線の形成でこのようなことがおこって
も、配線抵抗や配線容量が予期したものと大きく異なっ
て、ＬＳＩの回路パターン全体としての性能が設計どお
りに出せないことになる。
でこのようなことがおこれば、ある領域のトランジスタ
のゲート長が異常に細まり、トランジスタ動作しなくな
ったり、逆にある領域のトラニンジスタのゲート長が太
くなって、予想したスピードを実現できなくなる。ま
た、Ａｌなどの配線の形成でこのようなことがおこって
も、配線抵抗や配線容量が予期したものと大きく異なっ
て、ＬＳＩの回路パターン全体としての性能が設計どお
りに出せないことになる。
【００１０】本発明はこのような点を考慮してなされた
ものであり、回路パターンを精度良く形成して高性能の
半導体装置を得ることができる半導体装置用ガラスマス
クおよびその製造方法を提供することを目的とする。
ものであり、回路パターンを精度良く形成して高性能の
半導体装置を得ることができる半導体装置用ガラスマス
クおよびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、ガラス基板上
にマスクパターンを有し、回路パターンを形成して半導
体チップを作成するための半導体装置用ガラスマスクに
おいて、マスクパターンは複数のマスク領域内に配置さ
れ、各マスク領域内のマスクパターン幅は、対応する半
導体チップのチップ領域のパターン密度が所定値以下の
場合、回路パターンの設計値幅を狭く補正して定められ
ていることを特徴とする半導体装置用ガラスマスク、お
よびガラス基板上にマスクパターンを有し、回路パター
ンを形成して半導体チップを作成するための半導体装置
用ガラスマスクの製造方法において、半導体チップ内を
複数のチップ領域に区画し、各チップ領域のパターン密
度を求め、チップ領域のパターン密度に応じてパターン
密度が所定値以下の場合は、回路パターンの設計値幅を
狭く補正して、対応するマスク領域内マスクパターンの
幅を定め、このように幅が定められたマスクパターンを
ガラス基板上に形成することを特徴とする半導体装置用
ガラスマスクの製造方法である。
にマスクパターンを有し、回路パターンを形成して半導
体チップを作成するための半導体装置用ガラスマスクに
おいて、マスクパターンは複数のマスク領域内に配置さ
れ、各マスク領域内のマスクパターン幅は、対応する半
導体チップのチップ領域のパターン密度が所定値以下の
場合、回路パターンの設計値幅を狭く補正して定められ
ていることを特徴とする半導体装置用ガラスマスク、お
よびガラス基板上にマスクパターンを有し、回路パター
ンを形成して半導体チップを作成するための半導体装置
用ガラスマスクの製造方法において、半導体チップ内を
複数のチップ領域に区画し、各チップ領域のパターン密
度を求め、チップ領域のパターン密度に応じてパターン
密度が所定値以下の場合は、回路パターンの設計値幅を
狭く補正して、対応するマスク領域内マスクパターンの
幅を定め、このように幅が定められたマスクパターンを
ガラス基板上に形成することを特徴とする半導体装置用
ガラスマスクの製造方法である。
【００１２】
【作用】各マスク領域内に配置されたマスクパターン幅
は、対応するチップ領域のパターン密度が所定値以下の
場合、回路パターン設計値を狭く補正し定められている
ので、パターン密度が所定値以下であっても、得られる
半導体チップの回路パターンの幅を設計値に近い値とす
ることができる。
は、対応するチップ領域のパターン密度が所定値以下の
場合、回路パターン設計値を狭く補正し定められている
ので、パターン密度が所定値以下であっても、得られる
半導体チップの回路パターンの幅を設計値に近い値とす
ることができる。
【００１３】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１乃至図３は本発明による半導体装置用
ガラスマスクおよびその製造方法の実施例を示す図であ
る。
て説明する。図１乃至図３は本発明による半導体装置用
ガラスマスクおよびその製造方法の実施例を示す図であ
る。
【００１４】このうち、図１（ａ）は本発明によるガラ
スマスクおよびこのガラスマスクによって得られる半導
体チップを示す側面図であり、図１（ｂ）は比較のため
に示す従来のガラスマスクと半導体チップを示す側面図
である。また図２は、ガラスマスク内のマスク領域と、
半導体チップ内のチップ領域を示す図である。図２は便
宜上ガラスマスクと半導体チップとを同一図面で示す。
スマスクおよびこのガラスマスクによって得られる半導
体チップを示す側面図であり、図１（ｂ）は比較のため
に示す従来のガラスマスクと半導体チップを示す側面図
である。また図２は、ガラスマスク内のマスク領域と、
半導体チップ内のチップ領域を示す図である。図２は便
宜上ガラスマスクと半導体チップとを同一図面で示す。
【００１５】図１（ａ）に示すように、ガラスマスク１
０は、ガラス基板１１と、ガラス基板１１上に設けられ
たマスクパターン１２ａ、１２ｂ、１２ｃとを備えてい
る。また図２に示すように、ガラスマスク１０は複数の
マスク領域Ａ、Ｂ、Ｃからなり、このマスク領域Ａ、
Ｂ、Ｃは半導体チップ２０のチップ領域Ａ、Ｂ、Ｃに対
応している。ガラスマスク１０のうち、マスクパターン
１２ａはマスク領域Ａ内に、マスクパターン１２ｂはマ
スク領域Ｂ内に、マスクパターン１２ｃはマスク領域Ｃ
内に各々配置されている。また、図１（ａ）に示すよう
に、半導体チップ２０は基板２１と、基板２１上に形成
された回路パターン２２ａ、２２ｂ、２２ｃとからな
り、このうち回路パターン２２ａはチップ領域Ａ内に、
回路パターン２２ｂはチップ領域Ｂ内に、回路パターン
２２ｃはチップ領域Ｃ内に各々配置されている。
０は、ガラス基板１１と、ガラス基板１１上に設けられ
たマスクパターン１２ａ、１２ｂ、１２ｃとを備えてい
る。また図２に示すように、ガラスマスク１０は複数の
マスク領域Ａ、Ｂ、Ｃからなり、このマスク領域Ａ、
Ｂ、Ｃは半導体チップ２０のチップ領域Ａ、Ｂ、Ｃに対
応している。ガラスマスク１０のうち、マスクパターン
１２ａはマスク領域Ａ内に、マスクパターン１２ｂはマ
スク領域Ｂ内に、マスクパターン１２ｃはマスク領域Ｃ
内に各々配置されている。また、図１（ａ）に示すよう
に、半導体チップ２０は基板２１と、基板２１上に形成
された回路パターン２２ａ、２２ｂ、２２ｃとからな
り、このうち回路パターン２２ａはチップ領域Ａ内に、
回路パターン２２ｂはチップ領域Ｂ内に、回路パターン
２２ｃはチップ領域Ｃ内に各々配置されている。
【００１６】また、各マスク領域Ａ，Ｂ，Ｃ内のマスク
パターン１２ａ，１２ｂ，１２ｃの幅は、対応するチッ
プ領域Ａ，Ｂ，Ｃの回路パターンのパターン密度に応じ
て、回路パターンの設計値幅を補正して定められてい
る。
パターン１２ａ，１２ｂ，１２ｃの幅は、対応するチッ
プ領域Ａ，Ｂ，Ｃの回路パターンのパターン密度に応じ
て、回路パターンの設計値幅を補正して定められてい
る。
【００１７】次に半導体装置用ガラスマスクの製造方法
について説明する。まず図２に示すように、基板２１と
回路パターン２２ａ，２２ｂ，２２ｃとからなるＬＳＩ
の１つの半導体チップを、複数のチップ領域Ａ，Ｂ，Ｃ
に区画する。この区画のやり方は、メモリや各種演算回
路などをマクロごとに１つのチップ領域とし、メモリや
各種演算回路間の配線領域をもう１つのチップ領域とし
て分ける。あるいは別の区画方法として、１つの半導体
チップを微小な単位矩形に分けるやり方もある。
について説明する。まず図２に示すように、基板２１と
回路パターン２２ａ，２２ｂ，２２ｃとからなるＬＳＩ
の１つの半導体チップを、複数のチップ領域Ａ，Ｂ，Ｃ
に区画する。この区画のやり方は、メモリや各種演算回
路などをマクロごとに１つのチップ領域とし、メモリや
各種演算回路間の配線領域をもう１つのチップ領域とし
て分ける。あるいは別の区画方法として、１つの半導体
チップを微小な単位矩形に分けるやり方もある。
【００１８】次に各チップ領域Ａ，Ｂ，Ｃの回路パター
ン２２ａ，２２ｂ，２２ｃのパターン密度（設計値）を
求める。この求め方として、例えばメモリーセルなどく
り返しパターンの多いところでは、容易に概算ができ
る。また他のマクロでも、複数の場所を任意抽出し、そ
れらに対してパターン密度を正確に求めることにより、
マクロ内のパターン密度を概算できる。マクロ間の配線
領域に対しても同一の手法を用いることができる。また
チップ領域Ａ，Ｂ，Ｃごとのパターン密度を求める方法
として、ＣＡＤでチップ領域Ａ，Ｂ，Ｃ内のパターン密
度を求める手法もとれる。
ン２２ａ，２２ｂ，２２ｃのパターン密度（設計値）を
求める。この求め方として、例えばメモリーセルなどく
り返しパターンの多いところでは、容易に概算ができ
る。また他のマクロでも、複数の場所を任意抽出し、そ
れらに対してパターン密度を正確に求めることにより、
マクロ内のパターン密度を概算できる。マクロ間の配線
領域に対しても同一の手法を用いることができる。また
チップ領域Ａ，Ｂ，Ｃごとのパターン密度を求める方法
として、ＣＡＤでチップ領域Ａ，Ｂ，Ｃ内のパターン密
度を求める手法もとれる。
【００１９】これらの手法で各チップ領域Ａ，Ｂ，Ｃご
とのパターン密度を求めた後、図４に示すような別途実
験で求められたパターン密度と、回路パターンの設計値
と加工後の仕上り値との差（パターン変換差）の関係の
データをもとに対応するマスク領域Ａ，Ｂ，Ｃ内のマス
クパターン１２ａ，１２ｂ，１２ｃの幅を定める。
とのパターン密度を求めた後、図４に示すような別途実
験で求められたパターン密度と、回路パターンの設計値
と加工後の仕上り値との差（パターン変換差）の関係の
データをもとに対応するマスク領域Ａ，Ｂ，Ｃ内のマス
クパターン１２ａ，１２ｂ，１２ｃの幅を定める。
【００２０】例えば、あるチップ領域のパターン密度が
３０％のときは、対応するマスク領域内のマスクパター
ンの幅を、回路パターンの設計値幅（図１（ａ）の破線
幅）と同一として定める。すなわち回路パターンの設計
値幅が１μｍのときはマスクパターンの幅を１μｍに、
回路パターンの設計値幅が０．５μｍのときはマスクパ
ターンの幅を０．５μｍとする。また、あるチップ領域
（破線領域）のパターン密度が２％の場合は、マスクパ
ターンの幅を回路パターンの設計値幅より一律０．１３
μｍ細く作成する。他方あるチップ領域のパターン密度
が３０％以上の場合は、マスクパターンの幅を、回路パ
ターンの設計値幅よりわずかに太く作成する。
３０％のときは、対応するマスク領域内のマスクパター
ンの幅を、回路パターンの設計値幅（図１（ａ）の破線
幅）と同一として定める。すなわち回路パターンの設計
値幅が１μｍのときはマスクパターンの幅を１μｍに、
回路パターンの設計値幅が０．５μｍのときはマスクパ
ターンの幅を０．５μｍとする。また、あるチップ領域
（破線領域）のパターン密度が２％の場合は、マスクパ
ターンの幅を回路パターンの設計値幅より一律０．１３
μｍ細く作成する。他方あるチップ領域のパターン密度
が３０％以上の場合は、マスクパターンの幅を、回路パ
ターンの設計値幅よりわずかに太く作成する。
【００２１】このように幅が定められたマスクパターン
１２ａ，１２ｂ，１２ｃをガラス基板１１上に形成する
ことによってガラスマスク１０が得られる。
１２ａ，１２ｂ，１２ｃをガラス基板１１上に形成する
ことによってガラスマスク１０が得られる。
【００２２】次に、このようにして得られたガラスマス
ク１０を用いて半導体チップを作成した場合における半
導体チップの回路パターン幅について、従来との比較に
おいて説明する。説明上、例えば図２に示すチップ領域
Ａのパターン密度を２％、チップ領域Ｂのパターン密度
を２０％、チップ領域Ｃのパターン密度を３０％とす
る。この場合、図１（ａ）に示すように、ガラスマスク
１０のマスク領域Ａのマスクパターン１２ａの幅を、回
路パターンの設計値幅（破線幅）より小さくし、マスク
領域Ｂのマスクパターン１２ｂの幅を回路パターンの設
計値幅（破線幅）よりわずかに小さくし、マスク領域Ｃ
のマスクパターン１２Ｃの幅を回路パターンの設計値幅
（破線幅）と同一とする。このようなガラスマスク１０
を用いて得られる半導体チップ２０の回路パターン２２
ａ，２２ｂ，２２ｃの幅は、設計値幅に略一致する。
ク１０を用いて半導体チップを作成した場合における半
導体チップの回路パターン幅について、従来との比較に
おいて説明する。説明上、例えば図２に示すチップ領域
Ａのパターン密度を２％、チップ領域Ｂのパターン密度
を２０％、チップ領域Ｃのパターン密度を３０％とす
る。この場合、図１（ａ）に示すように、ガラスマスク
１０のマスク領域Ａのマスクパターン１２ａの幅を、回
路パターンの設計値幅（破線幅）より小さくし、マスク
領域Ｂのマスクパターン１２ｂの幅を回路パターンの設
計値幅（破線幅）よりわずかに小さくし、マスク領域Ｃ
のマスクパターン１２Ｃの幅を回路パターンの設計値幅
（破線幅）と同一とする。このようなガラスマスク１０
を用いて得られる半導体チップ２０の回路パターン２２
ａ，２２ｂ，２２ｃの幅は、設計値幅に略一致する。
【００２３】これに対して、図１（ｂ）に示すように、
ガラスマスク１０のマスクパターン３２ａ，３２ｂ，３
２ｃの幅を、回路パターンの設計値幅（破線幅）と同一
とした従来例の場合、ガラスマスク１０を用いて得られ
た半導体チップ２０の回路パターン４２ｃは設計値幅に
略一致する。しかしながら回路パターン４２ａ，４２ｂ
は設計値幅より太くなってしまう。なお、従来例におい
て、マスクパターン３２ａ，３２ｂ，３２ｃは、マスク
領域Ａ，Ｂ，Ｃに各々配置され、回路パターン４２ａ，
４２ｂ，４２ｃは、チップ領域Ａ，Ｂ，Ｃに各々配置さ
れている。 具体例 以下、本発明の具体例について、図３により説明する。
大容量のＳＲＡＭを混載した２０ＧＩＣデバイスでメモ
リセルのドライバートランジスタのゲート長０．５μを
リソグラフィ工程およびエッチング工程により仕上げ
た。この場合における半導体チップ内のゲート長のバラ
ツキの測定値を従来例と本発明を用いた場合で比較し、
図３に示した。図３からわかるように、従来例えば、
０．４７〜０．６４μｍにゲート長の仕上がり寸法がバ
ラついているのに対し、本発明の場合仕上がり寸法が
０．４８〜０．５４μｍになっており、本発明の効果が
実証された。
ガラスマスク１０のマスクパターン３２ａ，３２ｂ，３
２ｃの幅を、回路パターンの設計値幅（破線幅）と同一
とした従来例の場合、ガラスマスク１０を用いて得られ
た半導体チップ２０の回路パターン４２ｃは設計値幅に
略一致する。しかしながら回路パターン４２ａ，４２ｂ
は設計値幅より太くなってしまう。なお、従来例におい
て、マスクパターン３２ａ，３２ｂ，３２ｃは、マスク
領域Ａ，Ｂ，Ｃに各々配置され、回路パターン４２ａ，
４２ｂ，４２ｃは、チップ領域Ａ，Ｂ，Ｃに各々配置さ
れている。 具体例 以下、本発明の具体例について、図３により説明する。
大容量のＳＲＡＭを混載した２０ＧＩＣデバイスでメモ
リセルのドライバートランジスタのゲート長０．５μを
リソグラフィ工程およびエッチング工程により仕上げ
た。この場合における半導体チップ内のゲート長のバラ
ツキの測定値を従来例と本発明を用いた場合で比較し、
図３に示した。図３からわかるように、従来例えば、
０．４７〜０．６４μｍにゲート長の仕上がり寸法がバ
ラついているのに対し、本発明の場合仕上がり寸法が
０．４８〜０．５４μｍになっており、本発明の効果が
実証された。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
半導体チップのチップ領域のパターン密度が所定値以下
であっても、得られる半導体チップの回路パターンの幅
を設計値に近い値とすることができる。このため、精度
良く半導体チップを得ることができる。
半導体チップのチップ領域のパターン密度が所定値以下
であっても、得られる半導体チップの回路パターンの幅
を設計値に近い値とすることができる。このため、精度
良く半導体チップを得ることができる。
【図１】本発明による半導体装置用ガラスマスクおよび
半導体チップを従来例と比較して示す図。
半導体チップを従来例と比較して示す図。
【図２】ガラスマスクのマスク領域と半導体チップのチ
ップ領域とを示す図。
ップ領域とを示す図。
【図３】本発明の具体例を従来例と比較して示す図。
【図４】パターン密度と、回路パターンの仕上がり値と
設計値との差を示す図。
設計値との差を示す図。
１０ ガラスマスク １１ ガラス基板 １２ａ，１２ｂ，１２ｃ マスクパターン ２０ 半導体チップ ２１ 基板 ２２ａ，２２ｂ，２２ｃ 回路パターン
Claims (3)
- 【請求項１】ガラス基板上にマスクパターンを有し、回
路パターンを形成して半導体チップを作成するための半
導体装置用ガラスマスクにおいて、 マスクパターンは複数のマスク領域内に配置され、各マ
スク領域内のマスクパターン幅は、対応する半導体チッ
プのチップ領域のパターン密度が所定値以下の場合、回
路パターンの設計値幅を狭く補正して定められているこ
とを特徴とする半導体装置用ガラスマスク。 - 【請求項２】ガラス基板上にマスクパターンを有し、回
路パターンを形成して半導体チップを作成するための半
導体装置用ガラスマスクにおいて、 マスクパターンは複数のマスク領域内に配置され、各マ
スク領域内のマスクパターン幅は、対応する半導体チッ
プのチップ領域のパターン密度が所定値以上の場合、回
路パターンの設計値幅を広く補正して定められているこ
とを特徴とする半導体装置用ガラスマスク。 - 【請求項３】ガラス基板上にマスクパターンを有し、回
路パターンを形成して半導体チップを作成するための半
導体装置用ガラスマスクの製造方法において、 半導体チップ内を複数のチップ領域に区画し、各チップ
領域のパターン密度を求め、チップ領域のパターン密度
に応じてパターン密度が所定値以下の場合は、回路パタ
ーンの設計値幅を狭く補正して、対応するマスク領域内
マスクパターンの幅を定め、このように幅が定められた
マスクパターンをガラス基板上に形成することを特徴と
する半導体装置用ガラスマスクの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29307492A JPH06138643A (ja) | 1992-10-30 | 1992-10-30 | 半導体装置用ガラスマスクおよびその製造方法 |
| KR1019930022460A KR0133269B1 (ko) | 1992-10-30 | 1993-10-27 | 반도체 장치용 유리 마스크 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29307492A JPH06138643A (ja) | 1992-10-30 | 1992-10-30 | 半導体装置用ガラスマスクおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06138643A true JPH06138643A (ja) | 1994-05-20 |
Family
ID=17790115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29307492A Pending JPH06138643A (ja) | 1992-10-30 | 1992-10-30 | 半導体装置用ガラスマスクおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH06138643A (ja) |
| KR (1) | KR0133269B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548534B1 (ko) * | 1999-04-22 | 2006-02-02 | 주식회사 하이닉스반도체 | 셀 프로 젝션 마스크 |
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| JP2007249167A (ja) * | 2006-02-14 | 2007-09-27 | Nuflare Technology Inc | パタン作成方法及び荷電粒子ビーム描画装置 |
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-
1993
- 1993-10-27 KR KR1019930022460A patent/KR0133269B1/ko not_active Expired - Fee Related
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Also Published As
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| KR0133269B1 (ko) | 1998-04-16 |
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