JPH06138965A - 集積回路用基準電圧発生回路 - Google Patents
集積回路用基準電圧発生回路Info
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- JPH06138965A JPH06138965A JP4034070A JP3407092A JPH06138965A JP H06138965 A JPH06138965 A JP H06138965A JP 4034070 A JP4034070 A JP 4034070A JP 3407092 A JP3407092 A JP 3407092A JP H06138965 A JPH06138965 A JP H06138965A
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- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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Abstract
(57)【要約】
【目的】 動作電圧Ｖccまたはトランジスタのしきい値
Ｖt の変動を自己補償する基準電圧発生回路を提供する
こと。 【構成】 出力基準電圧を発生するノードを有し、動作
電圧源と基準電位の間に結合され導電率の制御が可能な
第１と第２の素子を備える分圧器と、これらの素子を制
御する制御回路を備え、動作電圧に変動があれば、前記
第２の素子が第１の素子の動作の変化を補償し、前記ノ
ードに生じる基準電圧をほぼ一定に保つように構成され
ている集積回路用の基準電圧発生回路。
Ｖt の変動を自己補償する基準電圧発生回路を提供する
こと。 【構成】 出力基準電圧を発生するノードを有し、動作
電圧源と基準電位の間に結合され導電率の制御が可能な
第１と第２の素子を備える分圧器と、これらの素子を制
御する制御回路を備え、動作電圧に変動があれば、前記
第２の素子が第１の素子の動作の変化を補償し、前記ノ
ードに生じる基準電圧をほぼ一定に保つように構成され
ている集積回路用の基準電圧発生回路。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関し、特
に、これに用いられる基準電圧発生回路に関するもので
ある。より特定すれば、本発明は、動作電圧の変動及び
その他のパラメータに無関係な集積回路用基準電圧発生
回路に関する。
に、これに用いられる基準電圧発生回路に関するもので
ある。より特定すれば、本発明は、動作電圧の変動及び
その他のパラメータに無関係な集積回路用基準電圧発生
回路に関する。
【０００２】
【従来の技術】集積回路は、一般に電源から動作電圧の
供給を受けるが、この動作電圧は通常Ｖccと呼ばれる。
集積回路におけるトランジスタ、とりわけ、電界効果ト
ランジスタは、Ｖt と呼ばれるしきい電圧に関連した動
作特性を備えている。基準電圧回路は、一般に、Ｖccと
Ｖt のいずれか、または、両方の値に基づくものであ
る。本明細書で用いられるように、Ｖt には、ｐチャネ
ル・トランジスタＶtpに関するしきい電圧が含まれる。
供給を受けるが、この動作電圧は通常Ｖccと呼ばれる。
集積回路におけるトランジスタ、とりわけ、電界効果ト
ランジスタは、Ｖt と呼ばれるしきい電圧に関連した動
作特性を備えている。基準電圧回路は、一般に、Ｖccと
Ｖt のいずれか、または、両方の値に基づくものであ
る。本明細書で用いられるように、Ｖt には、ｐチャネ
ル・トランジスタＶtpに関するしきい電圧が含まれる。
【０００３】
【発明が解決しようとする課題】本発明の目的は、Ｖcc
の変動に比較的影響されない集積回路用の基準電圧発生
回路を提供することにある。
の変動に比較的影響されない集積回路用の基準電圧発生
回路を提供することにある。
【０００４】本発明のもう１つの目的は、Ｖt の変動に
比較的影響されない基準電圧発生回路を提供することに
ある。
比較的影響されない基準電圧発生回路を提供することに
ある。
【０００５】
【課題を解決するための手段】および
【作用】本発明の態様のいくつかによれば、動作電圧の
供給を受ける集積回路用の基準電圧発生回路には、出力
基準電圧を発生するための内部ノードを有する分圧器を
備える。分圧器は、動作電圧源（Ｖcc）と基準電位（ア
ース電位またはＶss）の間に結合されている。分圧器に
は、電界効果トランジスタのような、導電率の制御が可
能な第１と第２の素子を含んでいる。第１と第２の制御
回路はそれぞれ第１と第２の素子の導電率を制御するた
めに結合されている。
供給を受ける集積回路用の基準電圧発生回路には、出力
基準電圧を発生するための内部ノードを有する分圧器を
備える。分圧器は、動作電圧源（Ｖcc）と基準電位（ア
ース電位またはＶss）の間に結合されている。分圧器に
は、電界効果トランジスタのような、導電率の制御が可
能な第１と第２の素子を含んでいる。第１と第２の制御
回路はそれぞれ第１と第２の素子の導電率を制御するた
めに結合されている。
【０００６】第１制御回路はその変動が動作電圧の変動
の関数である第１の制御電圧を発生する。同様に、第２
制御回路はその変動が動作電圧の変動の関数である第２
制御電圧を発生する。第２制御回路は、動作電圧に変動
があれば第２の素子が第１の素子の動作の変化を補償
し、ノードに生じる基準電圧をほぼ一定に保つように構
成されている。
の関数である第１の制御電圧を発生する。同様に、第２
制御回路はその変動が動作電圧の変動の関数である第２
制御電圧を発生する。第２制御回路は、動作電圧に変動
があれば第２の素子が第１の素子の動作の変化を補償
し、ノードに生じる基準電圧をほぼ一定に保つように構
成されている。
【０００７】本発明におけるエラー源は、相殺し合うの
で、分圧回路の内部ノードに生じる基準電圧はほぼ一定
のままである。
で、分圧回路の内部ノードに生じる基準電圧はほぼ一定
のままである。
【０００８】
【実施例】図１に示すように、基準電圧発生回路１０
は、例えば、１対のｐチャネル・トランジスタ（ＦＥ
Ｔ）１２，１４を用いる分圧器１６を備え、これらのト
ランジスタは、１６に供給される動作電圧源と、この場
合アースである基準電位との間に直列に結合されたソー
ス・ドレインパスを有している。
は、例えば、１対のｐチャネル・トランジスタ（ＦＥ
Ｔ）１２，１４を用いる分圧器１６を備え、これらのト
ランジスタは、１６に供給される動作電圧源と、この場
合アースである基準電位との間に直列に結合されたソー
ス・ドレインパスを有している。
【０００９】ＦＥＴ１４はゲート電極１８を有し、ノー
ド２０がドレインに結合している。ＦＥＴ１２のソース
はノード２０に結合され、そのドレイン２４が接地され
ており、ゲート電極２２は、図４からの入力を受ける。
ゲート電極１８は、図３からの入力を受ける。
ド２０がドレインに結合している。ＦＥＴ１２のソース
はノード２０に結合され、そのドレイン２４が接地され
ており、ゲート電極２２は、図４からの入力を受ける。
ゲート電極１８は、図３からの入力を受ける。
【００１０】通常、Ｖccは５ボルトである。トランジス
タ１４の導電率を制御するゲート電極は、通常Ｖccから
Ｖtpを引いた値、すなわち、４ボルトであり、ここで、
Ｖtpはｐチャネル・トランジスタのしきい電圧（通常、
１ボルト）を表している。トランジスタ１２のゲート電
極２２における電圧は、−Ｖtp、すなわち、マイナス１
ボルトになるように制御される。ｐチャネル・トランジ
スタのしきい電圧に何らかの理由で変化が生じる場合に
は、トランジスタ１２とトランジスタ１４の両方のしき
い電圧が変化することになる。
タ１４の導電率を制御するゲート電極は、通常Ｖccから
Ｖtpを引いた値、すなわち、４ボルトであり、ここで、
Ｖtpはｐチャネル・トランジスタのしきい電圧（通常、
１ボルト）を表している。トランジスタ１２のゲート電
極２２における電圧は、−Ｖtp、すなわち、マイナス１
ボルトになるように制御される。ｐチャネル・トランジ
スタのしきい電圧に何らかの理由で変化が生じる場合に
は、トランジスタ１２とトランジスタ１４の両方のしき
い電圧が変化することになる。
【００１１】Ｖcc及びＶtpの全ての値について両方のト
ランジスタ１２，１４をオン状態に保つことが望まし
い。さらに、トランジスタ１２，１４のソース・ドレイ
ンパスに一定の電流が流れることが望ましい。これらの
目的は、回路１０によって達成される。１つのｐチャネ
ル・トランジスタと１つのｎチャネル・トランジスタで
はなく、２つのｐチャネル・トランジスタを用いる方が
変数の数が少なくなるので望ましい。Ｖt の値が変化す
るとＦＥＴの両方が変化するので、これらのトランジス
タのそれぞれが同じ電流を引き出すことになる。従っ
て、ノード２０から取り出される出力電圧ＶREF は、Ｖ
t が変化したとしても一定のままである。
ランジスタ１２，１４をオン状態に保つことが望まし
い。さらに、トランジスタ１２，１４のソース・ドレイ
ンパスに一定の電流が流れることが望ましい。これらの
目的は、回路１０によって達成される。１つのｐチャネ
ル・トランジスタと１つのｎチャネル・トランジスタで
はなく、２つのｐチャネル・トランジスタを用いる方が
変数の数が少なくなるので望ましい。Ｖt の値が変化す
るとＦＥＴの両方が変化するので、これらのトランジス
タのそれぞれが同じ電流を引き出すことになる。従っ
て、ノード２０から取り出される出力電圧ＶREF は、Ｖ
t が変化したとしても一定のままである。
【００１２】設計によれば、トランジスタ１４は、その
ゲートがそのソースより低いＶtpであることから通常は
オン状態である。同様に、ＦＥＴ１２のゲートは通常ア
ース電位より低いＶtpであるため、そのソース、ノード
２０の負でない全ての値についてＦＥＴ１２はオン状態
になる。これら２つのＦＥＴ１２、１４は、Ｖccの全て
の値及びＶtpの全ての値について同じ量だけオン状態に
保つことが望ましい。
ゲートがそのソースより低いＶtpであることから通常は
オン状態である。同様に、ＦＥＴ１２のゲートは通常ア
ース電位より低いＶtpであるため、そのソース、ノード
２０の負でない全ての値についてＦＥＴ１２はオン状態
になる。これら２つのＦＥＴ１２、１４は、Ｖccの全て
の値及びＶtpの全ての値について同じ量だけオン状態に
保つことが望ましい。
【００１３】また、留意すべきは、２つのｎチャネル・
トランジスタを全く逆に用いることも可能という点であ
る。図１の上方のｎチャネル・トランジスタは、そのゲ
ート電極がＶccより高いＶt に上昇させた電圧に結合さ
れており、下方のｎチャネル・トランジスタは、そのゲ
ート電極がアース電位より高いＶt の電圧に結合されて
いる。
トランジスタを全く逆に用いることも可能という点であ
る。図１の上方のｎチャネル・トランジスタは、そのゲ
ート電極がＶccより高いＶt に上昇させた電圧に結合さ
れており、下方のｎチャネル・トランジスタは、そのゲ
ート電極がアース電位より高いＶt の電圧に結合されて
いる。
【００１４】図２には、図１の要素の一部に関する電流
対電圧チャート（Ｉ−Ｖ曲線）が示されている。曲線１
２ａは、トランジスタ１２のゲート電極２２に−Ｖtpの
電圧が印加されると仮定した場合において、トランジス
タ１２のソース電極であるノード２０に印加される電圧
の増大に伴ってトランジスタ１２に流れることになる電
流を示している。ノード２０が０ボルトの場合、ドレイ
ンも接地されるので、電流は流れない。
対電圧チャート（Ｉ−Ｖ曲線）が示されている。曲線１
２ａは、トランジスタ１２のゲート電極２２に−Ｖtpの
電圧が印加されると仮定した場合において、トランジス
タ１２のソース電極であるノード２０に印加される電圧
の増大に伴ってトランジスタ１２に流れることになる電
流を示している。ノード２０が０ボルトの場合、ドレイ
ンも接地されるので、電流は流れない。
【００１５】周知のように、ゲート電圧が、少なくとも
１つのしきい電圧Ｖtpに対してソース電圧より低い場
合、ＦＥＴ１２及びＦＥＴ１４のようなｐチャネル・ト
ランジスタはオン状態になる。トランジスタ１２のソー
ス・ドレインパスを通る電流は、ソース電圧の増加とと
もに増すことになる。
１つのしきい電圧Ｖtpに対してソース電圧より低い場
合、ＦＥＴ１２及びＦＥＴ１４のようなｐチャネル・ト
ランジスタはオン状態になる。トランジスタ１２のソー
ス・ドレインパスを通る電流は、ソース電圧の増加とと
もに増すことになる。
【００１６】同様に、トランジスタ１４を通る電流は、
従来の定電流グラフである曲線１４ａで示されている。
この場合、ｘ軸の電圧はノード２０における電圧を示す
ので、トランジスタ１４のドレイン電圧に相当する。こ
の曲線は、トランジスタ１４のゲートに印加される電圧
がＶccより低いＶtpになっていると想像できる。
従来の定電流グラフである曲線１４ａで示されている。
この場合、ｘ軸の電圧はノード２０における電圧を示す
ので、トランジスタ１４のドレイン電圧に相当する。こ
の曲線は、トランジスタ１４のゲートに印加される電圧
がＶccより低いＶtpになっていると想像できる。
【００１７】ドレイン電圧がＶccに達すると、ソースと
ドレインの間に電位差がなくなるので、トランジスタ１
４に電流が流れなくなる。あるいは、トランジスタ１４
に流れる電流は比較的一定している。飽和領域において
は、曲線１４ａの勾配は、フラットになるはずである。
図２には、Ｖccがより高い値、例えばＶcc2 といった値
に変わっても、曲線１４ａは、単に右側に向かって延び
るだけであることを表した破線曲線が示されている。曲
線１４ａは、ノード２０に生じる電圧に対応する基準電
圧において曲線１２ａと交差する。
ドレインの間に電位差がなくなるので、トランジスタ１
４に電流が流れなくなる。あるいは、トランジスタ１４
に流れる電流は比較的一定している。飽和領域において
は、曲線１４ａの勾配は、フラットになるはずである。
図２には、Ｖccがより高い値、例えばＶcc2 といった値
に変わっても、曲線１４ａは、単に右側に向かって延び
るだけであることを表した破線曲線が示されている。曲
線１４ａは、ノード２０に生じる電圧に対応する基準電
圧において曲線１２ａと交差する。
【００１８】さらに上記回路について考察してみると、
ｐチャネルＦＥＴを通る電流Ｉは、（Ｖgs−Ｖtp）に比
例することが想起される。ここで、Ｖgsはゲート・ソー
ス間電圧である。ソースの電位がＶccで、ゲートがＶcc
より低いＶtpである場合、ＶgsはＶtpに等しくなる。
ｐチャネルＦＥＴを通る電流Ｉは、（Ｖgs−Ｖtp）に比
例することが想起される。ここで、Ｖgsはゲート・ソー
ス間電圧である。ソースの電位がＶccで、ゲートがＶcc
より低いＶtpである場合、ＶgsはＶtpに等しくなる。
【００１９】従って、トランジスタ１４を通る電流は
（Ｖtp−Ｖtp）、すなわち、ゼロに比例することにな
る。従って、ＦＥＴ１４をオン状態にするには、実際に
はそのゲート電圧が、Ｖcc−Ｖtpからある量εだけ異な
っていなければならない。この量εはＶccが変動しても
一定のままであることが望ましい。
（Ｖtp−Ｖtp）、すなわち、ゼロに比例することにな
る。従って、ＦＥＴ１４をオン状態にするには、実際に
はそのゲート電圧が、Ｖcc−Ｖtpからある量εだけ異な
っていなければならない。この量εはＶccが変動しても
一定のままであることが望ましい。
【００２０】ｘ軸における曲線１２ａの位置は、しきい
電圧Ｖt とは無関係である。なぜならそれはゲート電極
電圧に関係すると仮定したためである。電圧Ｖtpは、そ
の方程式の要素とはならないし、正確にＶccの値ともな
らない。この曲線は、負のＶtpがＦＥＴ１２のゲートに
印加される場合、必ず図２の原点を通ることになる。
電圧Ｖt とは無関係である。なぜならそれはゲート電極
電圧に関係すると仮定したためである。電圧Ｖtpは、そ
の方程式の要素とはならないし、正確にＶccの値ともな
らない。この曲線は、負のＶtpがＦＥＴ１２のゲートに
印加される場合、必ず図２の原点を通ることになる。
【００２１】トランジスタのチャネル長は、等しく、比
較的長いことが望ましい。例えば、これらのチャネル長
は３ミクロンである。トランジスタ１２のゲート電極の
幅は１ミクロンであるが、トランジスタ１４のゲート電
極の幅は５５ミクロンが望ましい。チャネル長を長くす
るとフラットな飽和領域が得られる。
較的長いことが望ましい。例えば、これらのチャネル長
は３ミクロンである。トランジスタ１２のゲート電極の
幅は１ミクロンであるが、トランジスタ１４のゲート電
極の幅は５５ミクロンが望ましい。チャネル長を長くす
るとフラットな飽和領域が得られる。
【００２２】トランジスタ１４において、ゲート・ソー
ス間の電圧差はＶt に等しく、ゲート電極１８がＶccよ
り低いＶt に保持されるので、これはＶccが変化しても
一定のままである。
ス間の電圧差はＶt に等しく、ゲート電極１８がＶccよ
り低いＶt に保持されるので、これはＶccが変化しても
一定のままである。
【００２３】素子１２，１４は、（非ゼロの）Ｖccに関
係なく電流を通すので、ＶREF 値はＶccとは無関係であ
る。さらに、曲線１２ａは必ずゼロ・ボルトで電流が生
じ始めるので、Ｖt の値が変化しても曲線１２ａが理想
的に変化しないという点に注目して欲しい。
係なく電流を通すので、ＶREF 値はＶccとは無関係であ
る。さらに、曲線１２ａは必ずゼロ・ボルトで電流が生
じ始めるので、Ｖt の値が変化しても曲線１２ａが理想
的に変化しないという点に注目して欲しい。
【００２４】図３には、トランジスタ２６と、抵抗２８
から成る回路が示されている。トランジスタ２６のソー
ス・ドレインパスは動作電圧源と基準電位間の抵抗２８
と直列に結合されており、この場合、動作電圧源と基準
電位はＶccとアース電位である。トランジスタ２６は、
幅が４０ミクロンで、長さが３ミクロンのｐチャネル・
トランジスタである。トランジスタ２６のゲート電極
は、図１にも示されたノード１８にドレインが結合され
ている。ノード１８に生じる電圧は、Ｖcc−［Ｖtp＋
ε］である。基本的には、図３の回路によってノード１
８に加えられる電圧はＶccより低いしきい値をわずかに
超える程度となる。抵抗３２は、例えば、２００ＫΩに
なる。
から成る回路が示されている。トランジスタ２６のソー
ス・ドレインパスは動作電圧源と基準電位間の抵抗２８
と直列に結合されており、この場合、動作電圧源と基準
電位はＶccとアース電位である。トランジスタ２６は、
幅が４０ミクロンで、長さが３ミクロンのｐチャネル・
トランジスタである。トランジスタ２６のゲート電極
は、図１にも示されたノード１８にドレインが結合され
ている。ノード１８に生じる電圧は、Ｖcc−［Ｖtp＋
ε］である。基本的には、図３の回路によってノード１
８に加えられる電圧はＶccより低いしきい値をわずかに
超える程度となる。抵抗３２は、例えば、２００ＫΩに
なる。
【００２５】図４の回路は、図１のノード２２に負のＶ
tpを生じることが望ましい。例えば０．２ピコファラッ
ドのコンデンサ３０は、Ｖccの電圧変化を伴う、例え
ば、１０メガヘルツ（都合に合わせて、他の周波数を用
いることも可能である）の方形波を受けるように結合さ
れた入力３１を備えている。ソースがノード３２に結合
されたｐチャネル・トランジスタ３４は、そのゲート電
極３６及びドレイン電極３８が接地されているので、ノ
ード３２の電圧がアース電位より低いｐチャネルしきい
電圧（Ｖtp）以上に高くなることはできない。例えば、
トランジスタ３４は、幅が３０ミクロンで長さが１．５
ミクロンのｐチャネルＦＥＴとすることができる。
tpを生じることが望ましい。例えば０．２ピコファラッ
ドのコンデンサ３０は、Ｖccの電圧変化を伴う、例え
ば、１０メガヘルツ（都合に合わせて、他の周波数を用
いることも可能である）の方形波を受けるように結合さ
れた入力３１を備えている。ソースがノード３２に結合
されたｐチャネル・トランジスタ３４は、そのゲート電
極３６及びドレイン電極３８が接地されているので、ノ
ード３２の電圧がアース電位より低いｐチャネルしきい
電圧（Ｖtp）以上に高くなることはできない。例えば、
トランジスタ３４は、幅が３０ミクロンで長さが１．５
ミクロンのｐチャネルＦＥＴとすることができる。
【００２６】入力３１に加えられる方形波の後縁におい
て、ノード３２の電圧は、［Ｖtp−Ｖcc］まで降下す
る。ダイオード接続トランジスタ４０が、ノード４２を
ノード３２から分離する。トランジスタ４０はｐチャネ
ルＦＥＴであることが望ましい。コンデンサ４４と、さ
らに好ましくはｐチャネル・トランジスタ４６を含む、
電荷ポンプが形成される。
て、ノード３２の電圧は、［Ｖtp−Ｖcc］まで降下す
る。ダイオード接続トランジスタ４０が、ノード４２を
ノード３２から分離する。トランジスタ４０はｐチャネ
ルＦＥＴであることが望ましい。コンデンサ４４と、さ
らに好ましくはｐチャネル・トランジスタ４６を含む、
電荷ポンプが形成される。
【００２７】トランジスタ４６は、そのゲート電極及び
ソース電極がともに出力２２を生じるノード４２に結合
されている。トランジスタ４６のドレイン電極はアース
に結合されており、素子４６はノード４２が負電圧Ｖtp
より低くなるのを阻止するダイオードを形成する。入力
３１に後縁が生じると、ノード４２は負のＶtpに結合さ
れ、ＦＥＴ４６によってクランプされる。方形波に前縁
が生じると、ノード４２はトランジスタ４０によって前
縁から分離される。従って、ノード４２及び結果的にこ
れに結合されるノード３２はほぼ−Ｖtpに固定される。
ソース電極がともに出力２２を生じるノード４２に結合
されている。トランジスタ４６のドレイン電極はアース
に結合されており、素子４６はノード４２が負電圧Ｖtp
より低くなるのを阻止するダイオードを形成する。入力
３１に後縁が生じると、ノード４２は負のＶtpに結合さ
れ、ＦＥＴ４６によってクランプされる。方形波に前縁
が生じると、ノード４２はトランジスタ４０によって前
縁から分離される。従って、ノード４２及び結果的にこ
れに結合されるノード３２はほぼ−Ｖtpに固定される。
【００２８】上述の基準回路は、図１のトランジスタを
流れる電流に依存している。上記回路は、エラー源がほ
ぼ相殺し合うように構成されている。トランジスタ１４
のゲート電圧はＶcc−［Ｖtp＋ε］に等しく、εはＶcc
の関数である。しかし、図３によればＶccの増大につれ
てεが増し、トランジスタ１４を通る電流も増す。トラ
ンジスタ１２を通る電流がこれに応じて増大すればノー
ド２０の電圧ＶREF は一定のままである。
流れる電流に依存している。上記回路は、エラー源がほ
ぼ相殺し合うように構成されている。トランジスタ１４
のゲート電圧はＶcc−［Ｖtp＋ε］に等しく、εはＶcc
の関数である。しかし、図３によればＶccの増大につれ
てεが増し、トランジスタ１４を通る電流も増す。トラ
ンジスタ１２を通る電流がこれに応じて増大すればノー
ド２０の電圧ＶREF は一定のままである。
【００２９】従って、図４の出力はトランジスタ１２の
ゲート電極を制御する。そして、Ｖccの上昇につれてよ
り大きい負電圧がノード２２に生じるようにする構成す
るのが望ましい。これは、適当な寸法のトランジスタ４
６で構成されるもので、例えば幅が１６ミクロンで長さ
が３ミクロンである。トランジスタ４０は、例えば、幅
が１５ミクロンで長さが１．５ミクロンであり、コンデ
ンサ４４は、例えば、０．１ピコファラッドである。
ゲート電極を制御する。そして、Ｖccの上昇につれてよ
り大きい負電圧がノード２２に生じるようにする構成す
るのが望ましい。これは、適当な寸法のトランジスタ４
６で構成されるもので、例えば幅が１６ミクロンで長さ
が３ミクロンである。トランジスタ４０は、例えば、幅
が１５ミクロンで長さが１．５ミクロンであり、コンデ
ンサ４４は、例えば、０．１ピコファラッドである。
【００３０】図５には、本回路の効果が示されている。
曲線１２ａ及び１４ａは基準電圧ＶREF で交差する。本
発明の概念は、Ｖccがドリフトすると、曲線１２ｂ及び
１４ｂが結果として生じるが、これらもやはりＶREF で
交差するということである。Ｖccが上昇する場合、図３
の抵抗２８を通る電流もある程度増大する。従って、曲
線１２ａがシフトしてＶccが上昇する場合には、トラン
ジスタ１２により多くの電流が流れるようにしなければ
ならないことが分かる。
曲線１２ａ及び１４ａは基準電圧ＶREF で交差する。本
発明の概念は、Ｖccがドリフトすると、曲線１２ｂ及び
１４ｂが結果として生じるが、これらもやはりＶREF で
交差するということである。Ｖccが上昇する場合、図３
の抵抗２８を通る電流もある程度増大する。従って、曲
線１２ａがシフトしてＶccが上昇する場合には、トラン
ジスタ１２により多くの電流が流れるようにしなければ
ならないことが分かる。
【００３１】この補償効果は、図４の回路によって生じ
るが、この場合方形波にはＶccの変化があるので、Ｖcc
が上昇するとノード３２はアース電位より低い電圧に降
下する。トランジスタ４６がＶtpでの抵抗を有していな
ければ、ノード２２は−Ｖtpに留まることになる。
るが、この場合方形波にはＶccの変化があるので、Ｖcc
が上昇するとノード３２はアース電位より低い電圧に降
下する。トランジスタ４６がＶtpでの抵抗を有していな
ければ、ノード２２は−Ｖtpに留まることになる。
【００３２】しかし、ノード３２の電圧はＶccの上昇に
つれて降下するので、トランジスタ４６はノード２２が
ちょうど正確にＶccの変化を補償する量だけ−Ｖtpより
低くなるようにすることができる。トランジスタ４６
は、Ｖccの上昇につれてノード２２において−Ｖtpでな
くＶtp−εが得られるように、シミュレーションによる
経験に基づいてその寸法が決められる。この結果、ゲー
ト２２により大きい負の電圧が生じ、ＦＥＴ１４に流れ
るより多くの電流をオフセットしてＦＥＴ１２へ流すべ
き電流をより多くするように導く。
つれて降下するので、トランジスタ４６はノード２２が
ちょうど正確にＶccの変化を補償する量だけ−Ｖtpより
低くなるようにすることができる。トランジスタ４６
は、Ｖccの上昇につれてノード２２において−Ｖtpでな
くＶtp−εが得られるように、シミュレーションによる
経験に基づいてその寸法が決められる。この結果、ゲー
ト２２により大きい負の電圧が生じ、ＦＥＴ１４に流れ
るより多くの電流をオフセットしてＦＥＴ１２へ流すべ
き電流をより多くするように導く。
【００３３】以上で明らかなように、上記説明は、Ｖcc
としきい電圧Ｖt （Ｖtp）の変動を補償する、単純では
あるが有効な集積回路用の基準電圧発生回路に関するも
のである。
としきい電圧Ｖt （Ｖtp）の変動を補償する、単純では
あるが有効な集積回路用の基準電圧発生回路に関するも
のである。
【００３４】もちろん、本開示は、例示を意図したもの
であり、本発明の範囲及び精神内において、各種修正を
加えることが可能である。
であり、本発明の範囲及び精神内において、各種修正を
加えることが可能である。
【００３５】
【発明の効果】本発明の基準電圧発生回路は、Ｖccとア
ースの間に結合され導電率を制御できる一対の素子を有
する分圧器と、これらの素子を制御する回路を設けたの
で、Ｖccに変動があれば、前記第２の素子が前記第１の
素子の動作の変化を補償して、基準電圧をほぼ一定に保
つようにすることができる。
ースの間に結合され導電率を制御できる一対の素子を有
する分圧器と、これらの素子を制御する回路を設けたの
で、Ｖccに変動があれば、前記第２の素子が前記第１の
素子の動作の変化を補償して、基準電圧をほぼ一定に保
つようにすることができる。
【図１】本発明による基準電圧発生回路を示す図であ
る。
る。
【図２】図１の回路の動作を説明するために表された回
路に流れる各種電流特性図である。
路に流れる各種電流特性図である。
【図３】図１の回路に関する第１制御回路を示す図であ
る。
る。
【図４】図１の回路に関する第２制御回路を示す図であ
る。
る。
【図５】本発明が、電源電圧としきい電圧の両方の変動
を補償する方法を説明するための図である。
を補償する方法を説明するための図である。
１０ 基準電圧発生回路 １２，１４，２６，３４，４６ ｐチャネル・トラン
ジスタ １８，２２ ゲート電極 ２０，３２，４２ ノード ２８ 抵抗 ３０，４４ コンデンサ ３６ ゲート電極 ３８ ドレイン電極 ４０ ダイオード接続トランジスタ
ジスタ １８，２２ ゲート電極 ２０，３２，４２ ノード ２８ 抵抗 ３０，４４ コンデンサ ３６ ゲート電極 ３８ ドレイン電極 ４０ ダイオード接続トランジスタ
Claims (11)
- 【請求項１】動作電圧の供給を受ける集積回路用基準電
圧発生回路であって、 出力基準電圧を発生するノードを有し、動作電圧源と基
準電位の間に結合され導電率の制御が可能な第１と第２
の素子を備える分圧器と、 前記第１の素子の導電率を制御するために結合された第
１制御回路および前記第２の素子の導電率を制御するた
めに結合された第２制御回路とを含み、 前記第１制御回路はその変動が動作電圧の変動の関数で
ある第１制御電圧を発生し、 前記第２制御回路はその変動が動作電圧の変動の関数で
ある第２制御電圧を発生し、この第２制御電圧は、前記
動作電圧に変動があれば、前記第２の素子が第１の素子
の動作の変化を補償し、前記ノードに生じる基準電圧を
ほぼ一定に保つように構成されていることを特徴とする
回路。 - 【請求項２】前記第１と第２の素子が第１，第２のｐチ
ャネル・トランジスタから構成され、その各々が前記制
御回路から対応する制御信号を受けるように結合された
ゲート電極を備えていることを特徴とする請求項１の回
路。 - 【請求項３】前記第１制御回路が、動作電圧源に結合さ
れ前記第１制御電圧を発生するように構成されている第
３のトランジスタを備えることを特徴とする請求項１の
回路。 - 【請求項４】前記第３のトランジスタがｐチャネル・ト
ランジスタからなり、そのゲート電極がドレインとソー
スに結合され、動作電圧を受けるように結合されてお
り、前記制御回路が前記ドレインと基準電位の間に結合
される抵抗を含み、これによって前記ドレインに結合さ
れたノードに第１制御電圧を生じさせことを特徴とする
請求項３の回路。 - 【請求項５】前記第２制御回路が、電荷ポンプを構成す
ることを特徴とする請求項２の回路。 - 【請求項６】前記第２制御回路が、負のｐチャネルしき
い電圧にほぼ等しい第２制御電圧を発生するように構成
されていることを特徴とする請求項５の回路。 - 【請求項７】前記第１制御電圧が、動作電圧以下のしき
い電圧にほぼ等しいことを特徴とする請求項６の回路。 - 【請求項８】動作電圧の供給を受ける集積回路用基準電
圧発生器であって、 出力基準電圧を発生するノードを有し、動作電圧源と基
準電位の間に結合され導電率の制御が可能な第１と第２
のｐチャネル・トランジスタを備え、前記第１のノード
が前記第１と第２のトランジスタの間に結合されている
分圧器と、 前記第１のトランジスタの導電率を制御するために結合
された第１制御回路および前記第２のトランジスタの導
電率を制御するために結合された第２制御回路とを含
み、 前記第１制御回路はその変動が動作電圧の変動の関数で
ある第１制御電圧を発生し、かつ第３のｐチャネル・ト
ランジスタを含み、そのゲート電極及びそのドレインが
第２のノードに結合され、そのソースが動作電圧を受け
るように結合されており、さらに第１制御回路は、前記
第２のノードと基準電位の間に結合された抵抗を含み、
これによって第２のノードに第１制御電圧を生じさせ、 前記第２制御回路は、その変動が動作電圧の変動の関数
である第２制御電圧を発生し、かつ前記動作電圧に変動
があれば、第２のトランジスタが第１のトランジスタの
動作の変化を補償して、前記第１のノードに生じる基準
電圧をほぼ一定に保ち、さらに第２制御回路は、振動波
形を受信するように結合された第３のノードと、前記第
３のノードと基準電位の間の第１クランプと、第４のノ
ードと、前記第３と第４のノードの間に結合された第２
クランプと、前記第４のノードにほぼ一定の電圧が生じ
るように第４のノードを前記基準電位に結合する第３ク
ランプとを含み、前記第４のノードが前記第１のノード
に結合されている、ことを特徴とする基準電圧発生器。 - 【請求項９】前記第２制御電圧が、基準電位以下のｐチ
ャネルしきい電圧にほぼ等しく、前記第１制御電圧が、
動作電圧以下のｐチャネルしきい電圧にほぼ等しいとい
うことを特徴とする請求項８の回路。 - 【請求項１０】第２の電界効果トランジスタ（ＦＥＴ）
のソース・ドレインパスの一方の側に直列に結合された
第１の電界効果トランジスタ（ＦＥＴ）のソース・ドレ
インパスに動作電圧源（Ｖcc）を印加し、 第２のＦＥＴのソース・ドレインパスの他方の側に基準
電位を印加し、 Ｖccから第１のトランジスタのしきい電圧を引いた値に
ほぼ等しい電圧を第１のＦＥＴのゲート電極に印加し、 第２のＦＥＴの負のしきい電圧にほぼ等しい電圧を第２
のＦＥＴのゲート電極を印加し、 前記第１と第２のＦＥＴの間のノードから基準電圧を得
る、各ステップを含んでいる、集積回路において基準電
圧を発生する方法。 - 【請求項１１】動作電圧を受けるように結合されてお
り、動作電圧の変動及びしきい電圧の変動とは無関係な
基準電圧を送り出す集積回路の基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/644,904 US5117177A (en) | 1991-01-23 | 1991-01-23 | Reference generator for an integrated circuit |
| US644904 | 1991-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06138965A true JPH06138965A (ja) | 1994-05-20 |
| JP3106216B2 JP3106216B2 (ja) | 2000-11-06 |
Family
ID=24586831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04034070A Expired - Lifetime JP3106216B2 (ja) | 1991-01-23 | 1992-01-23 | 集積回路用基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5117177A (ja) |
| JP (1) | JP3106216B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315230A (en) * | 1992-09-03 | 1994-05-24 | United Memories, Inc. | Temperature compensated voltage reference for low and wide voltage ranges |
| US5309039A (en) * | 1992-09-29 | 1994-05-03 | Motorola, Inc. | Power supply dependent input buffer |
| EP0725328B1 (en) * | 1995-01-31 | 2006-04-05 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Volt level shift method and corresponding circuit |
| FR2731569B1 (fr) * | 1995-03-07 | 1997-04-25 | Thomson Tubes Electroniques | Dispositif de recopie de tension a grande linearite |
| US5672992A (en) * | 1995-04-11 | 1997-09-30 | International Rectifier Corporation | Charge pump circuit for high side switch |
| EP0741390A3 (en) * | 1995-05-01 | 1997-07-23 | Ibm | Reference voltage generator for correcting the threshold voltage |
| JP2877039B2 (ja) * | 1995-08-16 | 1999-03-31 | 日本電気株式会社 | 半導体集積回路 |
| US5914844A (en) * | 1997-10-14 | 1999-06-22 | Cypress Semiconductor Corp. | Overvoltage-tolerant input-output buffers having a switch configured to isolate a pull up transistor from a voltage supply |
| US6049242A (en) | 1997-10-14 | 2000-04-11 | Cypress Semiconductor Corp. | Voltage reference source for an overvoltage-tolerant bus interface |
| US6496054B1 (en) | 2000-05-13 | 2002-12-17 | Cypress Semiconductor Corp. | Control signal generator for an overvoltage-tolerant interface circuit on a low voltage process |
| US8018268B1 (en) | 2004-11-19 | 2011-09-13 | Cypress Semiconductor Corporation | Over-voltage tolerant input circuit |
| US8878511B2 (en) * | 2010-02-04 | 2014-11-04 | Semiconductor Components Industries, Llc | Current-mode programmable reference circuits and methods therefor |
| US8188785B2 (en) | 2010-02-04 | 2012-05-29 | Semiconductor Components Industries, Llc | Mixed-mode circuits and methods of producing a reference current and a reference voltage |
| US8680840B2 (en) * | 2010-02-11 | 2014-03-25 | Semiconductor Components Industries, Llc | Circuits and methods of producing a reference current or voltage |
Citations (2)
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|---|---|---|---|---|
| JPS5284448A (en) * | 1975-12-29 | 1977-07-14 | Seiko Epson Corp | Constant current circuit |
| JPH0216613A (ja) * | 1988-07-05 | 1990-01-19 | Nec Corp | バイアス回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS6269719A (ja) * | 1985-09-24 | 1987-03-31 | Toshiba Corp | レベル変換論理回路 |
| US4958086A (en) * | 1989-05-08 | 1990-09-18 | Motorola, Inc. | Low di/dt output buffer with improved speed |
| US4978905A (en) * | 1989-10-31 | 1990-12-18 | Cypress Semiconductor Corp. | Noise reduction output buffer |
-
1991
- 1991-01-23 US US07/644,904 patent/US5117177A/en not_active Expired - Lifetime
-
1992
- 1992-01-23 JP JP04034070A patent/JP3106216B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5892390A (en) * | 1995-07-11 | 1999-04-06 | Mitsubishi Denki Kabushiki Kaisha | Internal power supply circuit with low power consumption |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3106216B2 (ja) | 2000-11-06 |
| US5117177A (en) | 1992-05-26 |
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