JPH0216613A - バイアス回路 - Google Patents
バイアス回路Info
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- JPH0216613A JPH0216613A JP63168388A JP16838888A JPH0216613A JP H0216613 A JPH0216613 A JP H0216613A JP 63168388 A JP63168388 A JP 63168388A JP 16838888 A JP16838888 A JP 16838888A JP H0216613 A JPH0216613 A JP H0216613A
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- 239000000758 substrate Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 241000238413 Octopus Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電流用ＭＯ８ＦＥＴのゲートに用いられるバ
イアス回路に関する。
イアス回路に関する。
従来、ＭＯＳ ＦＥＴで構成された差動入力回路の定
電流源トランジスタのゲート・バイアス回路としては、
第５図に示すような回路が用いられてきた。詳細は、「
昭和６１年電子通信学会総合全国大会論文集」の論文番
号４５６「コンパレータのオフセット電圧の評価」参照
。ここで、Ｐ−ｃｈ ＭＯＳ ＦＥＴ Ｍ１５が
差動入力回路（Ｍ ＋ｘ”Ｍ １４）の定電流源トラン
ジスタであり、ＭＯＳ ＦＥＴ Ｍ１６．Ｍ１フで
バイアス回路を構成°している。
電流源トランジスタのゲート・バイアス回路としては、
第５図に示すような回路が用いられてきた。詳細は、「
昭和６１年電子通信学会総合全国大会論文集」の論文番
号４５６「コンパレータのオフセット電圧の評価」参照
。ここで、Ｐ−ｃｈ ＭＯＳ ＦＥＴ Ｍ１５が
差動入力回路（Ｍ ＋ｘ”Ｍ １４）の定電流源トラン
ジスタであり、ＭＯＳ ＦＥＴ Ｍ１６．Ｍ１フで
バイアス回路を構成°している。
このトランジスタの利得係数には、トランジスタのチャ
ンネル長をり、チャンネル幅をＷ、ゲート酸化膜の単位
容量をＣｏｘ、電子の表面移動度をμとすると次式で表
わされる。
ンネル長をり、チャンネル幅をＷ、ゲート酸化膜の単位
容量をＣｏｘ、電子の表面移動度をμとすると次式で表
わされる。
に＝μＣＯＸ・−・・・（１）
Ｌ
また、第５図の回路において、トランジスタＭｌ６．Ｍ
ｌフを流れる電流を工とするとこれらトランジスタＭ１
６． Ｍ、７がともに飽和領域にあることから、トラジ
スタＭ１６． Ｍ、、の利得係数に６にフを用いて次の
ように表わされる。
ｌフを流れる電流を工とするとこれらトランジスタＭ１
６． Ｍ、７がともに飽和領域にあることから、トラジ
スタＭ１６． Ｍ、、の利得係数に６にフを用いて次の
ように表わされる。
Ｉ ＝に６（Ｖｏｎ Ｖｅ Ｉ Ｖｔｐｌ ）
”・・・（２）Ｉ＝Ｋ ７ （ＶＢ ＶＴＮ）
２ ・・・ く３）ここで
ＶＢはトランジスタＭ！６． Ｍｌ７の接続点の電圧で
あり、Ｖ ＴＮ 、 Ｖ ７ｐはそれぞれＮＭＯ３）ラ
ンジスタＭ ！ ？ 、 Ｐ Ｍ ＯＳ トランジスタ
Ｍ１６のしいき値電圧である。（２）式と（３）式から
ＶＢを求めると （ＶＤＤ ＩＶｔｐｌ） ・・・（４）第５
図の差動入力回路には、（４）式のＶ、を用いて次式の
電流工５が流れる。
”・・・（２）Ｉ＝Ｋ ７ （ＶＢ ＶＴＮ）
２ ・・・ く３）ここで
ＶＢはトランジスタＭ！６． Ｍｌ７の接続点の電圧で
あり、Ｖ ＴＮ 、 Ｖ ７ｐはそれぞれＮＭＯ３）ラ
ンジスタＭ ！ ？ 、 Ｐ Ｍ ＯＳ トランジスタ
Ｍ１６のしいき値電圧である。（２）式と（３）式から
ＶＢを求めると （ＶＤＤ ＩＶｔｐｌ） ・・・（４）第５
図の差動入力回路には、（４）式のＶ、を用いて次式の
電流工５が流れる。
Ｉ ５ ＝に５（ＶＤｎ ＶＢ ＶＴＰ） ２・”
（５）ただし、Ｋ５はトランジスタＭ５の利得係数であ
る。（４）式を（５）式に代入すると次式を得る。
（５）ただし、Ｋ５はトランジスタＭ５の利得係数であ
る。（４）式を（５）式に代入すると次式を得る。
（ＶＤＤ Ｖ’ＴＮ Ｉ Ｖ丁ＰＩ ＞
２ −（６）このように、このバイアス回路を
用いて差動入力回路の定電流源トランジスタＭ＋５をバ
イアスした場合、（６）式で示すように、Ｋ５．に６．
に７およびトランジスタのしきい値電圧Ｖ丁、、Ｖ↑Ｐ
に依存した電流が差動入力回路を流れる。
２ −（６）このように、このバイアス回路を
用いて差動入力回路の定電流源トランジスタＭ＋５をバ
イアスした場合、（６）式で示すように、Ｋ５．に６．
に７およびトランジスタのしきい値電圧Ｖ丁、、Ｖ↑Ｐ
に依存した電流が差動入力回路を流れる。
このように従来の、第５図のバイアス回路を用いて、差
動入力回路の定電流源トランジスタＭ１５をバイアスし
た場合、トランジスタのしきい値電圧ＶＴＮ（あるいは
Ｖｔｐ）が変化すると、それに伴って差動入力回路（Ｍ
１１〜Ｍ１４）を流れる電流が変化する。このトランジ
スタのしきい値電圧はプロセス中で基板に注入する不純
物のドーズ量によって変化するので、トランジスタ製造
時のプロセス変動によって差動入力回路を流れる電流が
変化することになる。この差動入力回路を流れる電流が
変化すると、差動入力回路やそれを用いた演算増幅回路
の周波数特性が変化し、さらにそれらを用いた大規模な
ＬＳＩの特性が変化してしまう。従って、ＬＳＩを設計
する段階で最適設計を行なっても、プロセス変動により
その最適値から外れ、特性の劣化を招くという問題があ
る。
動入力回路の定電流源トランジスタＭ１５をバイアスし
た場合、トランジスタのしきい値電圧ＶＴＮ（あるいは
Ｖｔｐ）が変化すると、それに伴って差動入力回路（Ｍ
１１〜Ｍ１４）を流れる電流が変化する。このトランジ
スタのしきい値電圧はプロセス中で基板に注入する不純
物のドーズ量によって変化するので、トランジスタ製造
時のプロセス変動によって差動入力回路を流れる電流が
変化することになる。この差動入力回路を流れる電流が
変化すると、差動入力回路やそれを用いた演算増幅回路
の周波数特性が変化し、さらにそれらを用いた大規模な
ＬＳＩの特性が変化してしまう。従って、ＬＳＩを設計
する段階で最適設計を行なっても、プロセス変動により
その最適値から外れ、特性の劣化を招くという問題があ
る。
本発明の目的は、このような問題を解決し、プロセス変
動によりトランジスタのしきい値電圧が変化しても、差
動入力回路を流れる電流が変化しないようにして、その
回路特性が変動しないようにしたバイアス回路を提供す
ることにある。
動によりトランジスタのしきい値電圧が変化しても、差
動入力回路を流れる電流が変化しないようにして、その
回路特性が変動しないようにしたバイアス回路を提供す
ることにある。
本発明の構成は、互に同一導電性からなりかつ各基板を
各ソースに接続した第１のＭＥＳ ＦＥＴおよび第２
のＭＥＳ ＦＥＴが、第１の定電圧源と第２の定電圧
源との間に直列に接続され、これら各ＭＥＳ ＦＥＴ
のゲートに、前記第１の定電圧源と前記第２の定電圧源
との間に直列接続した複数の抵抗により分圧された電圧
を供給して構成されるバイアス回路において、前記第１
のＭＥＳ ＦＥＴのチャンネル長Ｌｌと、チャンネル
幅Ｗ１との比Ｗｌ／Ｌｌを、前記第２のＭＥＳＦＥＴの
チャンネル長Ｌ２とチャンネル幅Ｗ２との比Ｗ２／Ｌ２
の実質的に４倍としたことを特徴とする。
各ソースに接続した第１のＭＥＳ ＦＥＴおよび第２
のＭＥＳ ＦＥＴが、第１の定電圧源と第２の定電圧
源との間に直列に接続され、これら各ＭＥＳ ＦＥＴ
のゲートに、前記第１の定電圧源と前記第２の定電圧源
との間に直列接続した複数の抵抗により分圧された電圧
を供給して構成されるバイアス回路において、前記第１
のＭＥＳ ＦＥＴのチャンネル長Ｌｌと、チャンネル
幅Ｗ１との比Ｗｌ／Ｌｌを、前記第２のＭＥＳＦＥＴの
チャンネル長Ｌ２とチャンネル幅Ｗ２との比Ｗ２／Ｌ２
の実質的に４倍としたことを特徴とする。
次に、本発明を図面により詳細に説明する。
第１図は本発明の一実施例の回路図であり、第２図は第
１図に差動入力回路を付加した回路図である。本実施例
は、第１および第２の定電圧源（ＶＤＤおよびＶｓｓ）
１ 、２の間に抵抗Ｒ１〜Ｒ３を直列接続し、これら
の接続点から、同じ定電圧源１，２の間に直列接続され
た第１および第２のＰ−ｃｈ ＭＥＳ ＦＥＴ
Ｍｌ 、Ｍ２の各ゲートに接続され、これらＭＥＳ
ＦＥＴ Ｍｌ。
１図に差動入力回路を付加した回路図である。本実施例
は、第１および第２の定電圧源（ＶＤＤおよびＶｓｓ）
１ 、２の間に抵抗Ｒ１〜Ｒ３を直列接続し、これら
の接続点から、同じ定電圧源１，２の間に直列接続され
た第１および第２のＰ−ｃｈ ＭＥＳ ＦＥＴ
Ｍｌ 、Ｍ２の各ゲートに接続され、これらＭＥＳ
ＦＥＴ Ｍｌ。
Ｍ２の接続点を出力端子３としてバイアス電圧Ｖｏをと
り出している。
り出している。
この出力バイアス電圧は、第２図のように差動入力回路
（Ｍ１１〜Ｍ１４）の定電流源となるＰ−ｃｈ ＭＯ
Ｓ ＦＥＴ Ｍｌ５のゲートに供給される。
（Ｍ１１〜Ｍ１４）の定電流源となるＰ−ｃｈ ＭＯ
Ｓ ＦＥＴ Ｍｌ５のゲートに供給される。
第１図において、ＭＥＳ ＦＥＴ Ｍ、Ｍ２のトラ
ジスタ利得係数をＫＢ １ ＋ Ｋ ８２とし、これら
ＭＥＳ ＦＥＴ Ｍｌ 、Ｍ２を流れる電流をＩＢ
とすると、次式が成立する。
ジスタ利得係数をＫＢ １ ＋ Ｋ ８２とし、これら
ＭＥＳ ＦＥＴ Ｍｌ 、Ｍ２を流れる電流をＩＢ
とすると、次式が成立する。
Ｉ ａ ＝Ｋｅｔ （ＶＤＤ Ｖｌ ｌ Ｖｔｐ
ｌ ） ２・・・（７）Ｉ ｎ ＝Ｋａ□（ＶＯＶ２
１ Ｖｔｐｌ ） ２・・べ♂）これら（７） 、
（８）式からＶｏを求めると次式が得られる。
ｌ ） ２・・・（７）Ｉ ｎ ＝Ｋａ□（ＶＯＶ２
１ Ｖｔｐｌ ） ２・・べ♂）これら（７） 、
（８）式からＶｏを求めると次式が得られる。
ところでＦＥＴ Ｍ、、Ｍ２のチャンネル長をそれぞ
れＬＢｌ、 Ｌ、□、チャンネル幅をそれぞれＷｌｌｌ
ｌ、 Ｗ、２とすると、本実施例（本発明）におい夕利
得係数ＫＢＩ、ＫＢ２は次式のようになる。
れＬＢｌ、 Ｌ、□、チャンネル幅をそれぞれＷｌｌｌ
ｌ、 Ｗ、２とすると、本実施例（本発明）におい夕利
得係数ＫＢＩ、ＫＢ２は次式のようになる。
この値を（９）式に代入すると次式が得られる。
Ｖｏ ＝２ （Ｖｎｏ Ｖｔ ） ＋Ｖ２ １ Ｖ
ｔｐ・・・（１３） この回路は、第２図のように差動入力回路の定電流源ト
ランジスタＭ、５をバイアスした場合、ＦＥＴ Ｍｌ
５に流れる電流Ｉｄは次式のようになる。
ｔｐ・・・（１３） この回路は、第２図のように差動入力回路の定電流源ト
ランジスタＭ、５をバイアスした場合、ＦＥＴ Ｍｌ
５に流れる電流Ｉｄは次式のようになる。
Ｉｄ＝に５ （ＶＤＤ Ｖ。−ＩＶＴＰＩ）２＝ ２
Ｖ Ｉ Ｖ ２ Ｖ ｏｎ ・・・（１４）
この式から明らかなように、２個のＭＥＳ ＦＥＴを
用いてこれらＭＥＳ ＦＥＴのチャンネル長とチャン
ネル幅とを（１２）式の関係におくとき、差動入力回路
を流れる電流ＩｄはトランジスタＭ、、Ｍ２のしきい値
電圧に依存しない。また、Ｖ、、Ｖ２は抵抗分割によっ
て得た電圧であるので抵抗の比によって決まり、プロセ
ス変動に対してＶ １ 、 Ｖ ２の電圧変化を考えな
くてもよい。従って、プロセス変動によりトランジスタ
のしきい値電圧が変化しても差動入力回路を流れる電流
が変化することはない。それによって差動入力回路の特
性も変化することがなく、最適設計を行なうことができ
、高性能な集積回路を設計することができる。
Ｖ Ｉ Ｖ ２ Ｖ ｏｎ ・・・（１４）
この式から明らかなように、２個のＭＥＳ ＦＥＴを
用いてこれらＭＥＳ ＦＥＴのチャンネル長とチャン
ネル幅とを（１２）式の関係におくとき、差動入力回路
を流れる電流ＩｄはトランジスタＭ、、Ｍ２のしきい値
電圧に依存しない。また、Ｖ、、Ｖ２は抵抗分割によっ
て得た電圧であるので抵抗の比によって決まり、プロセ
ス変動に対してＶ １ 、 Ｖ ２の電圧変化を考えな
くてもよい。従って、プロセス変動によりトランジスタ
のしきい値電圧が変化しても差動入力回路を流れる電流
が変化することはない。それによって差動入力回路の特
性も変化することがなく、最適設計を行なうことができ
、高性能な集積回路を設計することができる。
第３図は第１図においてＲ３の値を零としたバイアス供
給回路ということができる。この回路も第１図のバイア
ス回路と同様な働きをする。
給回路ということができる。この回路も第１図のバイア
ス回路と同様な働きをする。
また、第４図は第２図のＰ−ｃｈトランジスタ駆動する
代りに、Ｎ−ｃｈ）ランジスタを差動入力回路の定電流
源トランジスタとした場合のバイアス回路を示している
。この場合には、第１図のＰ−ｃｈ ＭＥＳ ＦＥ
Ｔ Ｍｌ 、Ｍ２の代りに、Ｎ−ｃｈ ＭＥＳ
ＦＥＴ Ｍｓ 、Ｍ４を定電圧源１，２の間に接続す
ればよい この場合も、第３図のようにＲ３＝０とする
こともできる。
代りに、Ｎ−ｃｈ）ランジスタを差動入力回路の定電流
源トランジスタとした場合のバイアス回路を示している
。この場合には、第１図のＰ−ｃｈ ＭＥＳ ＦＥ
Ｔ Ｍｌ 、Ｍ２の代りに、Ｎ−ｃｈ ＭＥＳ
ＦＥＴ Ｍｓ 、Ｍ４を定電圧源１，２の間に接続す
ればよい この場合も、第３図のようにＲ３＝０とする
こともできる。
以上説明したように本発明によれば、プロセス変動等に
よりトラジスタのしきい値電圧が変化しても、差動入力
回路を流れる電流が変化しないような定電流源ＭＯ３Ｆ
ＥＴ用のバイアス回路を提供することができる。これに
よって、プロセス変動等があってもその周波数特性が変
化しない差動入力回路をつくることができる。従って、
この差動入力回路を用いたより大規模な回路の特性変化
もなくすことができ、集積回路の中で差動入力回路の最
適設計ができ、高性能な集積回路をつくることができる
。
よりトラジスタのしきい値電圧が変化しても、差動入力
回路を流れる電流が変化しないような定電流源ＭＯ３Ｆ
ＥＴ用のバイアス回路を提供することができる。これに
よって、プロセス変動等があってもその周波数特性が変
化しない差動入力回路をつくることができる。従って、
この差動入力回路を用いたより大規模な回路の特性変化
もなくすことができ、集積回路の中で差動入力回路の最
適設計ができ、高性能な集積回路をつくることができる
。
第１図は本発明の一実施例の回路図、第２図は第１図を
差動入力回路に用いた場合の回路図、第３図、第４図は
本発明の他の実施例の回路図、第５図は従来のゲートバ
イアス回路の一例の回路図である。 １・・・定電圧源（Ｖ’ｏｏ） 、２・・・定電圧源（
Ｖｓｓ）、３・・・バイアス出力端子、Ｍｌ、Ｍ２・・
・Ｐ−ｃｈＭＥＳ ＦＥＴ、Ｍ３ 、Ｍ４−−−Ｎ−
ｃｈ ＭＥＳ ＦＥＴ、、Ｍｌｌ、 Ｍｌ２．１５
． Ｍｌ６・−Ｐ−ｃｈＭＯ３ＦＥＴ、ＭｌＢ、Ｍ４
、Ｍｌ７−Ｎ−ｃｈＭＯ８ＦＥＴ、Ｒ，〜Ｒ３・・・抵
抗。 代理人 弁理士 内 原 晋 タコ あ４膳
差動入力回路に用いた場合の回路図、第３図、第４図は
本発明の他の実施例の回路図、第５図は従来のゲートバ
イアス回路の一例の回路図である。 １・・・定電圧源（Ｖ’ｏｏ） 、２・・・定電圧源（
Ｖｓｓ）、３・・・バイアス出力端子、Ｍｌ、Ｍ２・・
・Ｐ−ｃｈＭＥＳ ＦＥＴ、Ｍ３ 、Ｍ４−−−Ｎ−
ｃｈ ＭＥＳ ＦＥＴ、、Ｍｌｌ、 Ｍｌ２．１５
． Ｍｌ６・−Ｐ−ｃｈＭＯ３ＦＥＴ、ＭｌＢ、Ｍ４
、Ｍｌ７−Ｎ−ｃｈＭＯ８ＦＥＴ、Ｒ，〜Ｒ３・・・抵
抗。 代理人 弁理士 内 原 晋 タコ あ４膳
Claims (1)
- 互に同一導電性からなりかつ各基板を各ソースに接続
した第１のＭＥＳＦＥＴおよび第２のＭＥＳＦＥＴが、
第１の定電圧源と第２の定電圧源との間に直列に接続さ
れ、これら各ＭＥＳＦＥＴのゲートに、前記第１の定電
圧源と前記第２の定電圧源との間に直列接続した複数の
抵抗により分圧された電圧を供給して構成されるバイア
ス回路において、前記第１のＭＥＳＦＥＴのチャンネル
長Ｌ＿１と、チャンネル幅Ｗ＿１との比Ｗ＿１／Ｌ＿１
を、前記第２のＭＥＳＦＥＴのチャンネル長Ｌ＿２とチ
ャンネル幅Ｗ＿２との比Ｗ＿２／Ｌ＿２の実質的に４倍
としたことを特徴とするバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168388A JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63168388A JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0216613A true JPH0216613A (ja) | 1990-01-19 |
| JP2701331B2 JP2701331B2 (ja) | 1998-01-21 |
Family
ID=15867185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63168388A Expired - Lifetime JP2701331B2 (ja) | 1988-07-05 | 1988-07-05 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701331B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06138965A (ja) * | 1991-01-23 | 1994-05-20 | Ramtron Corp | 集積回路用基準電圧発生回路 |
-
1988
- 1988-07-05 JP JP63168388A patent/JP2701331B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06138965A (ja) * | 1991-01-23 | 1994-05-20 | Ramtron Corp | 集積回路用基準電圧発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2701331B2 (ja) | 1998-01-21 |
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