JPH06140564A - 静電保護チップを具えた半導体装置 - Google Patents
静電保護チップを具えた半導体装置Info
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- JPH06140564A JPH06140564A JP4290985A JP29098592A JPH06140564A JP H06140564 A JPH06140564 A JP H06140564A JP 4290985 A JP4290985 A JP 4290985A JP 29098592 A JP29098592 A JP 29098592A JP H06140564 A JPH06140564 A JP H06140564A
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- JP
- Japan
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- electrostatic protection
- chip
- semiconductor device
- semiconductor chip
- semiconductor
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/732—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between stacked chips
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩチップの実効面積を小さくすることな
く、静電保護回路機能を半導体装置に設け、静電気やサ
ージ電圧が印加されたときに集積回路部分にその影響が
及ばないようにする。 【構成】 半導体装置１０は、集積回路が形成されたＬ
ＳＩチップ１と、静電保護回路が形成された静電保護チ
ップ２Ａ，２Ｂを具えている。上記２つのチップを搭載
するリードフレーム３は複数の外部ピン３１，３２…を
有し、該外部ピンとＬＳＩチップ１のボンディングパッ
ド１１，１２…とは、静電保護チップ２に形成された静
電保護回路を介して、互いにボンディングワイヤ４１
ａ，４１ｂ，４２ａ，４２ｂ…によって導電接続され
る。前記静電保護回路は前記外部ピンと同数又はそれよ
り多く設けられ、これら複数の静電保護回路は１つの半
導体チップ上に複数個形成される。
く、静電保護回路機能を半導体装置に設け、静電気やサ
ージ電圧が印加されたときに集積回路部分にその影響が
及ばないようにする。 【構成】 半導体装置１０は、集積回路が形成されたＬ
ＳＩチップ１と、静電保護回路が形成された静電保護チ
ップ２Ａ，２Ｂを具えている。上記２つのチップを搭載
するリードフレーム３は複数の外部ピン３１，３２…を
有し、該外部ピンとＬＳＩチップ１のボンディングパッ
ド１１，１２…とは、静電保護チップ２に形成された静
電保護回路を介して、互いにボンディングワイヤ４１
ａ，４１ｂ，４２ａ，４２ｂ…によって導電接続され
る。前記静電保護回路は前記外部ピンと同数又はそれよ
り多く設けられ、これら複数の静電保護回路は１つの半
導体チップ上に複数個形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体技術さらには半
導体チップを静電破壊から保護する技術に適用して特に
有効な技術に関し、例えばＤＲＡＭ等の集積回路が形成
された半導体装置の静電保護に利用して有用な技術に関
する。
導体チップを静電破壊から保護する技術に適用して特に
有効な技術に関し、例えばＤＲＡＭ等の集積回路が形成
された半導体装置の静電保護に利用して有用な技術に関
する。
【０００２】
【従来の技術】従来より、ＤＲＡＭ等の集積回路が形成
された半導体チップには、これを静電破壊から保護する
ための静電保護回路が設けられている。この静電保護回
路は、一般には、該半導体チップのボンディングパッド
の周辺に形成されて、ボンディングパッドに過大な電圧
が印加されたときに、当該電流をアース等の定電圧電源
側に放電して当該半導体チップ上の素子の静電破壊を防
止するものである。
された半導体チップには、これを静電破壊から保護する
ための静電保護回路が設けられている。この静電保護回
路は、一般には、該半導体チップのボンディングパッド
の周辺に形成されて、ボンディングパッドに過大な電圧
が印加されたときに、当該電流をアース等の定電圧電源
側に放電して当該半導体チップ上の素子の静電破壊を防
止するものである。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体チップのように集積回路と同一チップ上に静
電保護回路を設けられていると、発生した静電気やサー
ジ電圧による影響が、当該保護回路の周辺に配置された
他の回路部分に及んでこれを破壊する虞がある。又、集
積回路と同一チップ上に形成された静電保護回路は、あ
る程度の大きさを必要とするため、ＬＳＩチップのアク
ティブエリアが狭まって当該集積回路の高集積化を妨げ
る要因となる。本発明はかかる事情に鑑みてなされたも
ので、ＬＳＩチップの実効面積を小さくすることなく、
静電保護回路機能を半導体装置に設け、静電気やサージ
電圧が印加されたときに集積回路部分にその影響が及ば
ないようにした半導体装置を提供することを目的とす
る。
来の半導体チップのように集積回路と同一チップ上に静
電保護回路を設けられていると、発生した静電気やサー
ジ電圧による影響が、当該保護回路の周辺に配置された
他の回路部分に及んでこれを破壊する虞がある。又、集
積回路と同一チップ上に形成された静電保護回路は、あ
る程度の大きさを必要とするため、ＬＳＩチップのアク
ティブエリアが狭まって当該集積回路の高集積化を妨げ
る要因となる。本発明はかかる事情に鑑みてなされたも
ので、ＬＳＩチップの実効面積を小さくすることなく、
静電保護回路機能を半導体装置に設け、静電気やサージ
電圧が印加されたときに集積回路部分にその影響が及ば
ないようにした半導体装置を提供することを目的とす
る。
【０００４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では半導体チップを実装する
に当たって、静電保護回路を、集積回路が形成された主
半導体チップとは別の半導体チップ上に形成し、主半導
体チップが搭載されるリードフレームの一主面に当該静
電保護用の半導体チップを搭載し、前記主半導体チップ
のボンディングパッドと前記リードフレームの外部ピン
との間を、上記静電保護用チップを介してボンディング
ワイヤのような配線部材にて導電接続させたものであ
る。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、本発明では半導体チップを実装する
に当たって、静電保護回路を、集積回路が形成された主
半導体チップとは別の半導体チップ上に形成し、主半導
体チップが搭載されるリードフレームの一主面に当該静
電保護用の半導体チップを搭載し、前記主半導体チップ
のボンディングパッドと前記リードフレームの外部ピン
との間を、上記静電保護用チップを介してボンディング
ワイヤのような配線部材にて導電接続させたものであ
る。
【０００５】
【作用】静電保護回路が主半導体チップから離されてい
るので、静電気やサージ電圧による当該集積回路への影
響がなくなる。又、静電保護回路が別個の半導体チップ
上に形成されているので、主半導体チップのアクティブ
エリアが狭められることなく集積度が向上する。特に、
ＬＳＩチップの上面をリードフレームの下面に接合させ
てこれを支持するようにしたＬＯＣ構造（Lead On Chi
p）に適用した場合には、当該リードフレームの上面に
上記静電保護用のチップを搭載することにより、半導体
装置（パッケージ）全体を大きくすることなく上記２つ
の半導体チップをパッケージに封入することができる。
るので、静電気やサージ電圧による当該集積回路への影
響がなくなる。又、静電保護回路が別個の半導体チップ
上に形成されているので、主半導体チップのアクティブ
エリアが狭められることなく集積度が向上する。特に、
ＬＳＩチップの上面をリードフレームの下面に接合させ
てこれを支持するようにしたＬＯＣ構造（Lead On Chi
p）に適用した場合には、当該リードフレームの上面に
上記静電保護用のチップを搭載することにより、半導体
装置（パッケージ）全体を大きくすることなく上記２つ
の半導体チップをパッケージに封入することができる。
【０００６】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。図１は本発明に係る静電保護チップとＬＳ
Ｉチップとが搭載された半導体装置の内部構成を示す斜
視図であり、図２はその縦断面図である。尚、これらの
図ではプラスチックモールド前の状態が示されている。
図１，図２に示すように、本実施例の半導体装置１０
は、ＤＲＡＭ等の集積回路が形成されたＬＳＩチップ
（第１の半導体チップ）１、静電保護回路が形成された
静電保護チップ（第２の半導体チップ）２Ａ，２Ｂ、リ
ードフレーム３を具えている。この半導体装置１０は、
ＬＳＩチップ１の上面がリードフレーム３の下面に絶縁
フィルム５を介して接合されてこれに支持された、所謂
リード・オン・チップ構造（以下「ＬＯＣ構造」と称す
る。）となっている。上記静電保護チップ２Ａ，２Ｂ
は、上記リードフレーム３を構成する複数の外部ピン３
１，３２，３３，３４，…の上面にこれらを橋渡しする
ように配設され、絶縁フィルム６を介して接合されてい
る。
て説明する。図１は本発明に係る静電保護チップとＬＳ
Ｉチップとが搭載された半導体装置の内部構成を示す斜
視図であり、図２はその縦断面図である。尚、これらの
図ではプラスチックモールド前の状態が示されている。
図１，図２に示すように、本実施例の半導体装置１０
は、ＤＲＡＭ等の集積回路が形成されたＬＳＩチップ
（第１の半導体チップ）１、静電保護回路が形成された
静電保護チップ（第２の半導体チップ）２Ａ，２Ｂ、リ
ードフレーム３を具えている。この半導体装置１０は、
ＬＳＩチップ１の上面がリードフレーム３の下面に絶縁
フィルム５を介して接合されてこれに支持された、所謂
リード・オン・チップ構造（以下「ＬＯＣ構造」と称す
る。）となっている。上記静電保護チップ２Ａ，２Ｂ
は、上記リードフレーム３を構成する複数の外部ピン３
１，３２，３３，３４，…の上面にこれらを橋渡しする
ように配設され、絶縁フィルム６を介して接合されてい
る。
【０００７】又、リードフレーム３を構成する信号用外
部ピン３１，３２，…は、その電極部３１ａ，３２ａ，
…がＬＳＩチップ１に設けられた所定のボンディングパ
ッド１１，１２，１３…に、ボンディングワイヤ（配線
部材）４１ａ，４１ｂ，４２ａ，４２ｂ，…にて電気的
に接続されるようになっており、その途中に、静電保護
チップ２Ａ，２Ｂ上に形成された静電保護回路（図中破
線に示す領域に形成されている）２１，２２，２３…が
介在されるようになっている。上記ボンディングワイヤ
４１ａ，４２ａの一端は保護回路の入力端子ＩＮとなる
パッドに、４１ｂ，４２ｂは出力端子ＯＵＴとなるパッ
ドに接続される。尚、静電保護回路は、２つの静電保護
チップ２Ａ，２Ｂに、ＬＳＩチップのパッド数に応じて
所定個数設けられている。ただし、静電保護チップ２
Ａ，２Ｂに、汎用性を持たせるため、上記半導体チップ
のパッド数よりも多い数の静電保護回路を形成しておい
て、これを使用するようにしてもよい。
部ピン３１，３２，…は、その電極部３１ａ，３２ａ，
…がＬＳＩチップ１に設けられた所定のボンディングパ
ッド１１，１２，１３…に、ボンディングワイヤ（配線
部材）４１ａ，４１ｂ，４２ａ，４２ｂ，…にて電気的
に接続されるようになっており、その途中に、静電保護
チップ２Ａ，２Ｂ上に形成された静電保護回路（図中破
線に示す領域に形成されている）２１，２２，２３…が
介在されるようになっている。上記ボンディングワイヤ
４１ａ，４２ａの一端は保護回路の入力端子ＩＮとなる
パッドに、４１ｂ，４２ｂは出力端子ＯＵＴとなるパッ
ドに接続される。尚、静電保護回路は、２つの静電保護
チップ２Ａ，２Ｂに、ＬＳＩチップのパッド数に応じて
所定個数設けられている。ただし、静電保護チップ２
Ａ，２Ｂに、汎用性を持たせるため、上記半導体チップ
のパッド数よりも多い数の静電保護回路を形成しておい
て、これを使用するようにしてもよい。
【０００８】上記リードフレームの、定電圧電源Ｖｃｃ
に接続された電源用外部ピン（図示例ではピン３３）
は、ボンディングワイヤ４３ａ，４３ｂにより静電保護
チップ２Ａ，２Ｂに夫々形成されたＶｃｃラインに導電
接続され、このＶｃｃラインによって、全ての静電保護
回路に定電圧Ｖｃｃが供給されるようになっている。ま
た、複数の外部ピンのうち定電圧電源Ｖｓｓに接続され
た外部ピン（ピン３４）は、ボンディングワイヤ４４
ａ，４４ｂにより静電保護チップ２Ａ，２Ｂ上に夫々形
成されたＶｓｓラインに導電接続され、このＶｓｓライ
ンによってアース（Ｖｓｓ）が全ての静電保護回路に接
続されるようになっている。又、チップがｐ形半導体の
場合、定電圧Ｖｓｓはチップ２Ａ，２Ｂの基体にも供給
され、基板電位を与えるようになっている。
に接続された電源用外部ピン（図示例ではピン３３）
は、ボンディングワイヤ４３ａ，４３ｂにより静電保護
チップ２Ａ，２Ｂに夫々形成されたＶｃｃラインに導電
接続され、このＶｃｃラインによって、全ての静電保護
回路に定電圧Ｖｃｃが供給されるようになっている。ま
た、複数の外部ピンのうち定電圧電源Ｖｓｓに接続され
た外部ピン（ピン３４）は、ボンディングワイヤ４４
ａ，４４ｂにより静電保護チップ２Ａ，２Ｂ上に夫々形
成されたＶｓｓラインに導電接続され、このＶｓｓライ
ンによってアース（Ｖｓｓ）が全ての静電保護回路に接
続されるようになっている。又、チップがｐ形半導体の
場合、定電圧Ｖｓｓはチップ２Ａ，２Ｂの基体にも供給
され、基板電位を与えるようになっている。
【０００９】図３は、静電保護チップに形成された静電
保護回路の一例を示す回路図である。この図に示すよう
に静電保護回路は、ｐ形半導体基板に形成されたｎＭＯ
ＳトランジスタＴｒ１と２つのｐｎｐ形バイポーラトラ
ンジスタＴｒ２，Ｔｒ３にて構成されており、外部ピン
に接続される入力端子ＩＮとＬＳＩチップのパッドに接
続される出力端子ＯＵＴが接続されたノードｎ１には、
ｎＭＯＳトランジスタＴｒ１のドレイン端子が接続され
ている。そしてｎＭＯＳトランジスタＴｒ１のソース端
子とゲート端子は定電圧電源Ｖｓｓに接続されている。
前記ノードｎ１には更に２つのｐｎｐ形トランジスタＴ
ｒ２，Ｔｒ３の一端が接続されている。そして、トラン
ジスタＴｒ２の他端は定電圧電源Ｖｃｃに、トランジス
タＴｒ３の他端は定電圧電源Ｖｓｓに夫々接続されてい
る。尚、図中Ｒ1，Ｒ2，Ｒ3は寄生抵抗である。このよ
うな回路構成を取ることによって、正のサージ電圧が外
部ピン３１又は３２に発生したときには、トランジスタ
Ｔｒ３がオンしてサージ電流が、図１の保護チップ２Ａ
又は２Ｂ、及び外部ピン３４を介して定電圧電源Ｖｓｓ
側に流れ、負のサージ電圧が発生したときにはトランジ
スタＴｒ１，Ｔｒ２がオンしてサージ電流が、外部ピン
３３及び、保護チップ２Ａ又は２Ｂを介して定電圧電源
Ｖｃｃ側から外部ピン３１又は３２へ流れ、半導体チッ
プ上の素子の静電破壊が防止される。
保護回路の一例を示す回路図である。この図に示すよう
に静電保護回路は、ｐ形半導体基板に形成されたｎＭＯ
ＳトランジスタＴｒ１と２つのｐｎｐ形バイポーラトラ
ンジスタＴｒ２，Ｔｒ３にて構成されており、外部ピン
に接続される入力端子ＩＮとＬＳＩチップのパッドに接
続される出力端子ＯＵＴが接続されたノードｎ１には、
ｎＭＯＳトランジスタＴｒ１のドレイン端子が接続され
ている。そしてｎＭＯＳトランジスタＴｒ１のソース端
子とゲート端子は定電圧電源Ｖｓｓに接続されている。
前記ノードｎ１には更に２つのｐｎｐ形トランジスタＴ
ｒ２，Ｔｒ３の一端が接続されている。そして、トラン
ジスタＴｒ２の他端は定電圧電源Ｖｃｃに、トランジス
タＴｒ３の他端は定電圧電源Ｖｓｓに夫々接続されてい
る。尚、図中Ｒ1，Ｒ2，Ｒ3は寄生抵抗である。このよ
うな回路構成を取ることによって、正のサージ電圧が外
部ピン３１又は３２に発生したときには、トランジスタ
Ｔｒ３がオンしてサージ電流が、図１の保護チップ２Ａ
又は２Ｂ、及び外部ピン３４を介して定電圧電源Ｖｓｓ
側に流れ、負のサージ電圧が発生したときにはトランジ
スタＴｒ１，Ｔｒ２がオンしてサージ電流が、外部ピン
３３及び、保護チップ２Ａ又は２Ｂを介して定電圧電源
Ｖｃｃ側から外部ピン３１又は３２へ流れ、半導体チッ
プ上の素子の静電破壊が防止される。
【００１０】尚、上記構成では、ＬＯＣ構造を採用して
いるため、静電保護チップを接続させるためのボンディ
ングワイヤを短くすることが可能であり、入力インピー
ダンスの増加を最低限に抑えることができる。
いるため、静電保護チップを接続させるためのボンディ
ングワイヤを短くすることが可能であり、入力インピー
ダンスの増加を最低限に抑えることができる。
【００１１】以上説明したように本実施例のＬＳＩチッ
プの実装構造では、静電保護回路をＬＳＩチップとは別
個の静電保護チップに形成し、リードフレームとＬＳＩ
チップの間に介在させたので、静電気やサージ電圧によ
る当該ＬＳＩチップ上の回路への影響がなくなる。又、
静電保護回路によってＬＳＩチップのアクティブエリア
が狭められることなく、その集積度が向上する。特に、
ＬＯＣ構造（Lead On Chip）に適用したので、当該リー
ドフレームの上面側に上記静電保護チップを搭載して半
導体装置全体を大きくすることなく２つの半導体チップ
を実装することができる。
プの実装構造では、静電保護回路をＬＳＩチップとは別
個の静電保護チップに形成し、リードフレームとＬＳＩ
チップの間に介在させたので、静電気やサージ電圧によ
る当該ＬＳＩチップ上の回路への影響がなくなる。又、
静電保護回路によってＬＳＩチップのアクティブエリア
が狭められることなく、その集積度が向上する。特に、
ＬＯＣ構造（Lead On Chip）に適用したので、当該リー
ドフレームの上面側に上記静電保護チップを搭載して半
導体装置全体を大きくすることなく２つの半導体チップ
を実装することができる。
【００１２】以上本発明者によってなそれた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、ＬＳＩチップ、静電保護チップ、リードフ
レームの接続をボンディングワイヤを用いて行ったが、
ＴＡＢ（TAPE AUTOMATED BONDING）を使用することで、
静電保護回路を別チップで形成することに伴う入力容量
の増加を抑えるようにしてもよい。又、本実施例では、
１つの静電保護チップに複数の静電保護回路を形成した
例を示したが、これに限ることなく、唯一つの入力保護
回路が形成されたチップを外部ピン１つ当り又はボンデ
ィングパッド１つ当り、１つ宛設けてもよい。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、ＬＳＩチップ、静電保護チップ、リードフ
レームの接続をボンディングワイヤを用いて行ったが、
ＴＡＢ（TAPE AUTOMATED BONDING）を使用することで、
静電保護回路を別チップで形成することに伴う入力容量
の増加を抑えるようにしてもよい。又、本実施例では、
１つの静電保護チップに複数の静電保護回路を形成した
例を示したが、これに限ることなく、唯一つの入力保護
回路が形成されたチップを外部ピン１つ当り又はボンデ
ィングパッド１つ当り、１つ宛設けてもよい。
【００１３】
【発明の効果】本発明によれば、静電気やサージ電圧の
発生による、ＬＳＩの周辺回路の破壊のおそれがなくな
り、また、ＬＳＩチップの高集積化が図られる。
発生による、ＬＳＩの周辺回路の破壊のおそれがなくな
り、また、ＬＳＩチップの高集積化が図られる。
【図１】本発明に係る静電保護チップとＬＳＩチップと
が搭載された半導体装置の内部構成を示す斜視図であ
る。
が搭載された半導体装置の内部構成を示す斜視図であ
る。
【図２】図１に示す半導体装置の縦断面図である。
【図３】静電保護チップに形成された保護回路の回路図
である。
である。
１ ＬＳＩチップ（第１の半導体チップ） ２Ａ，２Ｂ静電保護チップ（第２の半導体チップ） ３ リードフレーム １１，１２，１３ ボンディングパッド ３１，３２，３３，３４ 外部ピン ４１ａ，４１ｂ，４２ａ，４２ｂ ボンディングワイヤ
（配線部材）
（配線部材）
Claims (3)
- 【請求項１】 集積回路が形成された第１の半導体チッ
プと、外部ピンを有し前記第１の半導体チップが搭載さ
れるリードフレームと、前記第１の半導体チップに設け
られたボンディングパッドと前記外部ピンとを導電接続
させる配線部材とを具えてなる半導体装置において、前
記リードフレームには静電保護回路が形成された第２の
半導体チップが搭載され、当該静電保護回路を介して前
記ボンディングパッドと外部ピンとが前記配線部材にて
導電接続されてなることを特徴とする静電保護チップを
具えた半導体装置。 - 【請求項２】 前記リードフレームは複数の外部ピンを
有し、前記静電保護回路は前記外部ピンと同数又はそれ
より多く設けられ、これら複数の静電保護回路は１つの
半導体チップ上に複数個形成されていることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項３】 前記第１の半導体チップ及び第２の半導
体チップは夫々前記リードフレームの異なる面に接合さ
れていることを特徴とする請求項１又は２に記載の静電
保護回路を具えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290985A JPH06140564A (ja) | 1992-10-29 | 1992-10-29 | 静電保護チップを具えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290985A JPH06140564A (ja) | 1992-10-29 | 1992-10-29 | 静電保護チップを具えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140564A true JPH06140564A (ja) | 1994-05-20 |
Family
ID=17762974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290985A Pending JPH06140564A (ja) | 1992-10-29 | 1992-10-29 | 静電保護チップを具えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309525B1 (ko) * | 1997-09-12 | 2001-12-17 | 가네꼬 히사시 | 보호회로를갖는반도체장치 |
-
1992
- 1992-10-29 JP JP4290985A patent/JPH06140564A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309525B1 (ko) * | 1997-09-12 | 2001-12-17 | 가네꼬 히사시 | 보호회로를갖는반도체장치 |
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