JPH08321586A - 集積半導体回路 - Google Patents
集積半導体回路Info
- Publication number
- JPH08321586A JPH08321586A JP8108687A JP10868796A JPH08321586A JP H08321586 A JPH08321586 A JP H08321586A JP 8108687 A JP8108687 A JP 8108687A JP 10868796 A JP10868796 A JP 10868796A JP H08321586 A JPH08321586 A JP H08321586A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- esd
- pad
- integrated semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 公知の集積半導体回路を、ＥＳＤ保護のより
高度の要求に適合し、また特にＥＳＤ保護回路の占有場
所を拡大することなしに交叉点を経てのＥＳＤ負荷が避
けられ得るように改良する。 【解決手段】 半導体基板Ｓｕｂを有する集積半導体回
路において、保護回路ＥＳＤ‐ｉが過電圧を導き出す役
割をする放電経路ＥＰを有し、この放電経路が作動中に
回路部分Ｓｉのすべての接続個所ＰＡＤ‐ｉｊに対して
共通の基準電位ＶＥＳＤを導く集合電位母線Ｐ‐ＥＳＤ
と結ばれている。
高度の要求に適合し、また特にＥＳＤ保護回路の占有場
所を拡大することなしに交叉点を経てのＥＳＤ負荷が避
けられ得るように改良する。 【解決手段】 半導体基板Ｓｕｂを有する集積半導体回
路において、保護回路ＥＳＤ‐ｉが過電圧を導き出す役
割をする放電経路ＥＰを有し、この放電経路が作動中に
回路部分Ｓｉのすべての接続個所ＰＡＤ‐ｉｊに対して
共通の基準電位ＶＥＳＤを導く集合電位母線Ｐ‐ＥＳＤ
と結ばれている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板を有す
る集積半導体回路であって、作動中に半導体回路の第１
の供給電位を導く複数個の第１の電位母線と、作動中に
半導体回路の第２の供給電位を導く複数個の第２の電位
母線と、半導体基板上に構成され電圧を供給するために
それぞれ第１の電位母線の１つと第２の電位母線の１つ
との間に接続されている複数個の回路部分と、半導体基
板上に構成されまた各回路部分に対応付けられ回路部分
の作動中にそのつどの回路部分に対する入力または出力
信号を与えられている接続個所と、回路部分に対応付け
られまた半導体基板上に構成され入力側でそのつどの回
路部分の付設の接続個所とまた出力側でそのつどの回路
部分と接続されている過電圧保護回路とを有する集積半
導体回路に関する。
る集積半導体回路であって、作動中に半導体回路の第１
の供給電位を導く複数個の第１の電位母線と、作動中に
半導体回路の第２の供給電位を導く複数個の第２の電位
母線と、半導体基板上に構成され電圧を供給するために
それぞれ第１の電位母線の１つと第２の電位母線の１つ
との間に接続されている複数個の回路部分と、半導体基
板上に構成されまた各回路部分に対応付けられ回路部分
の作動中にそのつどの回路部分に対する入力または出力
信号を与えられている接続個所と、回路部分に対応付け
られまた半導体基板上に構成され入力側でそのつどの回
路部分の付設の接続個所とまた出力側でそのつどの回路
部分と接続されている過電圧保護回路とを有する集積半
導体回路に関する。
【０００２】
【従来の技術】このような集積半導体回路はたとえばヨ
ーロッパ特許出願公開第 0623958号明細書から公知であ
る。集積半導体回路、特にＭＯＳ集積半導体回路は周知
のように、その接続個所（半導体チップにおけるＰＡ
Ｄ、半導体回路ケーシングにおけるＰＩＮ）に作用する
静電放電（ＥＳＤ）に対して敏感である。公知の集積半
導体回路はＥＳＤ損傷を防止するため、過電圧を導き出
すために半導体基板上に構成された保護回路を有する。
これらの保護回路はそれぞれ接続個所（ＰＡＤ）と相応
の接続個所に対応付けられている回路部分との間に配置
されており、また第１の供給電位ＶＳＳ（一般に接地と
呼ばれる）もしくは稀ではあるが第２の供給電位ＶＣＣ
と接続されている。レイアウトの理由から、すなわち制
限されている占有場所の理由から、このようなＥＳＤ保
護回路は付設の回路部分のすぐ付近のそのつどの局部的
な供給電位、通常は局部的な第１の供給電位ＶＳＳにの
み接続されている。
ーロッパ特許出願公開第 0623958号明細書から公知であ
る。集積半導体回路、特にＭＯＳ集積半導体回路は周知
のように、その接続個所（半導体チップにおけるＰＡ
Ｄ、半導体回路ケーシングにおけるＰＩＮ）に作用する
静電放電（ＥＳＤ）に対して敏感である。公知の集積半
導体回路はＥＳＤ損傷を防止するため、過電圧を導き出
すために半導体基板上に構成された保護回路を有する。
これらの保護回路はそれぞれ接続個所（ＰＡＤ）と相応
の接続個所に対応付けられている回路部分との間に配置
されており、また第１の供給電位ＶＳＳ（一般に接地と
呼ばれる）もしくは稀ではあるが第２の供給電位ＶＣＣ
と接続されている。レイアウトの理由から、すなわち制
限されている占有場所の理由から、このようなＥＳＤ保
護回路は付設の回路部分のすぐ付近のそのつどの局部的
な供給電位、通常は局部的な第１の供給電位ＶＳＳにの
み接続されている。
【０００３】図１は多重の供給電圧接続個所におけるＥ
ＳＤ保護回路を有する集積半導体回路の公知の配置の概
要を示す。モジュール内で互いに絶縁されており作動中
に半導体回路の第１の供給電位ＶＳＳ‐１、ＶＳＳ‐
２、…、 ＶＳＳ‐ｉを導く複数個の第１の電位母線Ｐ
１‐１、Ｐ１‐２、…、Ｐ１‐ｉと、同じくモジュール
内で互いに絶縁されており作動中に半導体回路の第２の
供給電位ＶＣＣ‐１、ＶＣＣ‐２、…、 ＶＣＣ‐ｉを
導く複数個の第１の電位母線Ｐ２‐１、Ｐ２‐２、…、
Ｐ２‐ｉとが設けられている。供給電圧に対する電位母
線が内部で隔離されている理由は、Ｉ／Ｏドライバーか
らの電流ピークによる入力バッファの擾乱のようなノイ
ズ源が脱結合されていることにある。さらに、半導体基
板上に構成され電圧供給のためにそれぞれ第１の電位母
線の１つと第２の電位母線の１つとの間に接続されてい
る複数個の回路部分Ｓ１、Ｓ２、Ｓ３、…、Ｓｉが設け
られている。ＥＳＤ負荷に基づく過電圧に対して回路部
分Ｓｉを保護するため、それぞれ導通経路中に配置され
また付設の局部的な第１の電位母線Ｐ１‐１、Ｐ１‐
２、…、Ｐ１‐ｉと結ばれている保護回路ＥＳＤ‐１、
ＥＳＤ‐２、ＥＳＤ‐３、…、ＥＳＤ‐ｉが設けられて
いる。
ＳＤ保護回路を有する集積半導体回路の公知の配置の概
要を示す。モジュール内で互いに絶縁されており作動中
に半導体回路の第１の供給電位ＶＳＳ‐１、ＶＳＳ‐
２、…、 ＶＳＳ‐ｉを導く複数個の第１の電位母線Ｐ
１‐１、Ｐ１‐２、…、Ｐ１‐ｉと、同じくモジュール
内で互いに絶縁されており作動中に半導体回路の第２の
供給電位ＶＣＣ‐１、ＶＣＣ‐２、…、 ＶＣＣ‐ｉを
導く複数個の第１の電位母線Ｐ２‐１、Ｐ２‐２、…、
Ｐ２‐ｉとが設けられている。供給電圧に対する電位母
線が内部で隔離されている理由は、Ｉ／Ｏドライバーか
らの電流ピークによる入力バッファの擾乱のようなノイ
ズ源が脱結合されていることにある。さらに、半導体基
板上に構成され電圧供給のためにそれぞれ第１の電位母
線の１つと第２の電位母線の１つとの間に接続されてい
る複数個の回路部分Ｓ１、Ｓ２、Ｓ３、…、Ｓｉが設け
られている。ＥＳＤ負荷に基づく過電圧に対して回路部
分Ｓｉを保護するため、それぞれ導通経路中に配置され
また付設の局部的な第１の電位母線Ｐ１‐１、Ｐ１‐
２、…、Ｐ１‐ｉと結ばれている保護回路ＥＳＤ‐１、
ＥＳＤ‐２、ＥＳＤ‐３、…、ＥＳＤ‐ｉが設けられて
いる。
【０００４】以下に本明細書中のインデックスの使用に
ついて説明する。インデックスｉは集積半導体回路の電
圧供給の数を示す。たとえば２５６Ｋ×１６ＤＲＡＭは
３つの隔離された電圧供給（ｉ＝３）、すなわち一般に
モジュール内で互いに絶縁されている３つのＶＣＣピン
および３つのＶＳＳピンを有する。ＰＡＤ‐ｋｊは電圧
供給ｋ（１≦ｋ≦ｉ）における通し番号ｊを有する接続
個所またはパッドを意味する。こうしてたとえばＰＡＤ
‐３７は、その保護構造が電圧供給ＶＳＳ‐３および／
またはＶＣＣ‐３に接続されている通し番号７を有する
接続個所（ＰＡＤ）を示す。
ついて説明する。インデックスｉは集積半導体回路の電
圧供給の数を示す。たとえば２５６Ｋ×１６ＤＲＡＭは
３つの隔離された電圧供給（ｉ＝３）、すなわち一般に
モジュール内で互いに絶縁されている３つのＶＣＣピン
および３つのＶＳＳピンを有する。ＰＡＤ‐ｋｊは電圧
供給ｋ（１≦ｋ≦ｉ）における通し番号ｊを有する接続
個所またはパッドを意味する。こうしてたとえばＰＡＤ
‐３７は、その保護構造が電圧供給ＶＳＳ‐３および／
またはＶＣＣ‐３に接続されている通し番号７を有する
接続個所（ＰＡＤ）を示す。
【０００５】多くの電圧供給を有する公知の集積半導体
回路では、特にＭＩＬ標準に従って特徴付けられ得る２
つの形式の臨界的なＥＳＤ負荷の事例が存在する。
回路では、特にＭＩＬ標準に従って特徴付けられ得る２
つの形式の臨界的なＥＳＤ負荷の事例が存在する。
【０００６】第１の形式は電圧供給に対するＰＡＤのＥ
ＳＤ負荷の場合に関する。ｉ≠ｋの場合には電圧供給Ｖ
ＣＣ‐ｉまたはＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋ
ｊのＥＳＤ負荷が存在する。このことは、ＰＡＤ‐ｋｊ
における局部的なＥＳＤ保護構造がＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉに接続されておらず、またこうして電気的に有
効であり得ないことを意味する。従って、この場合には
ＥＳＤ放電は他の能動的構造（ゲート酸化物、ＰＮダイ
オード）を通って行われ、これらがその際に損傷を受け
るおそれがある。局部的な電圧供給ＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉに対する接続個所ＰＡＤ‐ｉｊのｉ＝ｋの場合
に存在するＥＳＤ負荷は非臨界的である。なぜならば、
放電経路内のＥＳＤ保護構造が能動的であるからであ
る。
ＳＤ負荷の場合に関する。ｉ≠ｋの場合には電圧供給Ｖ
ＣＣ‐ｉまたはＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋ
ｊのＥＳＤ負荷が存在する。このことは、ＰＡＤ‐ｋｊ
における局部的なＥＳＤ保護構造がＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉに接続されておらず、またこうして電気的に有
効であり得ないことを意味する。従って、この場合には
ＥＳＤ放電は他の能動的構造（ゲート酸化物、ＰＮダイ
オード）を通って行われ、これらがその際に損傷を受け
るおそれがある。局部的な電圧供給ＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉに対する接続個所ＰＡＤ‐ｉｊのｉ＝ｋの場合
に存在するＥＳＤ負荷は非臨界的である。なぜならば、
放電経路内のＥＳＤ保護構造が能動的であるからであ
る。
【０００７】臨界的なＥＳＤ負荷の事例の第２の形式は
ＰＡＤに対するＥＳＤ負荷ＰＡＤに関する。ｉ＝ｋの場
合にはＰＡＤ‐ｋｍ（共通のＶＣＣ‐ｋまたはＶＳＳ‐
ｋ母線に対する接続個所）に対するＰＡＤ‐ｋｊの負荷
が存在する。この場合、公知の集積半導体回路ではＥＳ
Ｄ放電が経路ＰＡＤ‐ｋｊ─ＥＳＤ─ＶＣＣ‐ｋまたは
ＶＳＳ‐ｋ─ＥＳＤ─ＰＡＤ‐ｋｍを経て行われる。す
なわちその際に両ＥＳＤ保護構造が直列に接続されてい
る。ｉ≠ｋの場合にはＰＡＤ‐ｋｍ（相い異なるＶＣＣ
またはＶＳＳ母線における接続個所またはＰＡＤ）に対
するＰＡＤ‐ｉｊのＥＳＤ負荷が存在する。このことは
公知の集積半導体回路に対して、ＰＡＤ‐ｉｊおよびＰ
ＡＤ‐ｋｍにおける局部的なＥＳＤ保護構造が放電経路
内に位置しておらず、従って有効でないことを意味す
る。従って、ＥＳＤ放電は再び他の能動的構造（ゲート
酸化物、ＰＮダイオード）を通って行われ、これらがそ
れによって損傷され得る。
ＰＡＤに対するＥＳＤ負荷ＰＡＤに関する。ｉ＝ｋの場
合にはＰＡＤ‐ｋｍ（共通のＶＣＣ‐ｋまたはＶＳＳ‐
ｋ母線に対する接続個所）に対するＰＡＤ‐ｋｊの負荷
が存在する。この場合、公知の集積半導体回路ではＥＳ
Ｄ放電が経路ＰＡＤ‐ｋｊ─ＥＳＤ─ＶＣＣ‐ｋまたは
ＶＳＳ‐ｋ─ＥＳＤ─ＰＡＤ‐ｋｍを経て行われる。す
なわちその際に両ＥＳＤ保護構造が直列に接続されてい
る。ｉ≠ｋの場合にはＰＡＤ‐ｋｍ（相い異なるＶＣＣ
またはＶＳＳ母線における接続個所またはＰＡＤ）に対
するＰＡＤ‐ｉｊのＥＳＤ負荷が存在する。このことは
公知の集積半導体回路に対して、ＰＡＤ‐ｉｊおよびＰ
ＡＤ‐ｋｍにおける局部的なＥＳＤ保護構造が放電経路
内に位置しておらず、従って有効でないことを意味す
る。従って、ＥＳＤ放電は再び他の能動的構造（ゲート
酸化物、ＰＮダイオード）を通って行われ、これらがそ
れによって損傷され得る。
【０００８】公知のＥＳＤ保護回路では集積半導体回路
の多重の供給電圧接続の際に、特にＥＳＤ負荷の際に接
続個所（ＰＡＤ）と局部的でない電圧供給との間に、た
とえばＰＡＤ１‐ｎとＶＳＳ‐２との間に“交叉を経
て”局部的ＥＳＤ保護回路が放電経路内に配置されてい
ないという欠点がある。その際に一般にＥＳＤ保護電流
は寄生的な基板ダイオード（基板への寄生的ＰＮダイオ
ードを有するＰＡＤにおける拡散領域）を経てＥＳＤ放
電電流が流れ、基板ダイオードがその際に熱的に損傷を
受けるおそれがある。この際に考慮に入れるべきこと
は、集積半導体回路内の供給電位が低抵抗で接続されて
いない場合には、製品レリーズの範囲内でＥＳＤ負荷が
ＭＩＬ標準に従ってすべての供給ピン（ＶＳＳｉ、ＶＣ
Ｃｉ）に対して予め定められていることである。
の多重の供給電圧接続の際に、特にＥＳＤ負荷の際に接
続個所（ＰＡＤ）と局部的でない電圧供給との間に、た
とえばＰＡＤ１‐ｎとＶＳＳ‐２との間に“交叉を経
て”局部的ＥＳＤ保護回路が放電経路内に配置されてい
ないという欠点がある。その際に一般にＥＳＤ保護電流
は寄生的な基板ダイオード（基板への寄生的ＰＮダイオ
ードを有するＰＡＤにおける拡散領域）を経てＥＳＤ放
電電流が流れ、基板ダイオードがその際に熱的に損傷を
受けるおそれがある。この際に考慮に入れるべきこと
は、集積半導体回路内の供給電位が低抵抗で接続されて
いない場合には、製品レリーズの範囲内でＥＳＤ負荷が
ＭＩＬ標準に従ってすべての供給ピン（ＶＳＳｉ、ＶＣ
Ｃｉ）に対して予め定められていることである。
【０００９】ＥＳＤ保護回路の実施例は、図２中に示さ
れているように、下記のように構成されている。たとえ
ば入力信号ＩＮを導く導線ＬＩと第１の電位母線Ｐ１‐
ｉとの間に電界酸化物トランジスタＦＯＸが配置されて
おり、そのゲートは導線ＬＩと接続されている。導線Ｌ
Ｉへの電界酸化物トランジスタＦＯＸの接続点は符号ｘ
を付して示されている。導線ＬＩのその後の延長線に
は、接続点ｘに続いて、拡散領域Ｒdif が配置されてお
り、その端またはその直後に電界制御されるダイオード
ＺＶＴの一方の端子が位置している。電界制御されるダ
イオードＺＶＴの他方の端子は同じく第１の電位母線Ｐ
１−ｉと接続されている。電界制御されるダイオードＺ
ＶＴの一方の端子はその際に導線ＬＩの別の点ｙを形成
する。この際に、電界制御されるダイオードＺＶＴはい
わゆる０ボルト‐トランジスタとして構成されていると
仮定されている。電界制御されるダイオードＺＶＴとし
て機能する図２による０ボルト‐トランジスタでは電界
制御を行うゲートは（そのソースと同じく）第１の電位
母線Ｐ１‐ｉと接続されている。ソース範囲Ｓの下側お
よびドレイン範囲Ｄの下側にそれぞれウェル状の範囲Ｓ
ウェルまたはＤウェルが構成されている。これらのウェ
ル状の範囲Ｓウェル、Ｄウェルは、図３中に示されてい
るように、互いに間隔をおいて配置されている。これら
のウェルはそのつどのソースまたはドレイン範囲Ｓ、Ｄ
と同一の導電形である。
れているように、下記のように構成されている。たとえ
ば入力信号ＩＮを導く導線ＬＩと第１の電位母線Ｐ１‐
ｉとの間に電界酸化物トランジスタＦＯＸが配置されて
おり、そのゲートは導線ＬＩと接続されている。導線Ｌ
Ｉへの電界酸化物トランジスタＦＯＸの接続点は符号ｘ
を付して示されている。導線ＬＩのその後の延長線に
は、接続点ｘに続いて、拡散領域Ｒdif が配置されてお
り、その端またはその直後に電界制御されるダイオード
ＺＶＴの一方の端子が位置している。電界制御されるダ
イオードＺＶＴの他方の端子は同じく第１の電位母線Ｐ
１−ｉと接続されている。電界制御されるダイオードＺ
ＶＴの一方の端子はその際に導線ＬＩの別の点ｙを形成
する。この際に、電界制御されるダイオードＺＶＴはい
わゆる０ボルト‐トランジスタとして構成されていると
仮定されている。電界制御されるダイオードＺＶＴとし
て機能する図２による０ボルト‐トランジスタでは電界
制御を行うゲートは（そのソースと同じく）第１の電位
母線Ｐ１‐ｉと接続されている。ソース範囲Ｓの下側お
よびドレイン範囲Ｄの下側にそれぞれウェル状の範囲Ｓ
ウェルまたはＤウェルが構成されている。これらのウェ
ル状の範囲Ｓウェル、Ｄウェルは、図３中に示されてい
るように、互いに間隔をおいて配置されている。これら
のウェルはそのつどのソースまたはドレイン範囲Ｓ、Ｄ
と同一の導電形である。
【００１０】ＥＳＤ保護回路ＥＳＤ‐ｉのその他の詳
細、特徴および利点は本願の出願人と同一の出願譲受人
により出願されたヨーロッパ特許出願公開第 0623958A1
号明細書に記載されており、その内容のすべてを参照に
よりここに組み入れるものとする。
細、特徴および利点は本願の出願人と同一の出願譲受人
により出願されたヨーロッパ特許出願公開第 0623958A1
号明細書に記載されており、その内容のすべてを参照に
よりここに組み入れるものとする。
【００１１】
【発明が解決しようとする課題】この従来の技術から出
発して、本発明の課題は、公知の集積半導体回路を、Ｅ
ＳＤ保護のより高度の要求に適合し、また特にＥＳＤ保
護回路の占有場所を拡大することなしに交叉点を経ての
ＥＳＤ負荷が避けられ得るように改良することである。
発して、本発明の課題は、公知の集積半導体回路を、Ｅ
ＳＤ保護のより高度の要求に適合し、また特にＥＳＤ保
護回路の占有場所を拡大することなしに交叉点を経ての
ＥＳＤ負荷が避けられ得るように改良することである。
【００１２】
【課題を解決するための手段】この課題は請求項１の特
徴を有する集積半導体回路により解決される。本発明に
よれば、保護回路が過電圧を導き出す役割をする放電経
路を有し、この放電経路が作動中に回路部分のすべての
接続個所に対して共通の基準電位を導く集合電位母線と
結ばれている。本発明の原理に従って、ＥＳＤ保護回路
は回路部分の付設の接続個所（ＰＡＤ）とすべてのＰＡ
Ｄに対して共通の電位母線との間に接続されている。こ
うして、すべての考えられるＥＳＤ負荷の場合が任意の
供給電位に対して対称に配置されている。この際にＥＳ
Ｄ放電電流はすべての場合に導通経路、共通の集合電位
母線の保護構造‐ダイオードを経て流れる。基板ダイオ
ードのＥＳＤ負荷はこのようにして、占有場所が大きく
また複雑な保護回路または保護構造を設ける必要なし
に、有効に防止され得る。
徴を有する集積半導体回路により解決される。本発明に
よれば、保護回路が過電圧を導き出す役割をする放電経
路を有し、この放電経路が作動中に回路部分のすべての
接続個所に対して共通の基準電位を導く集合電位母線と
結ばれている。本発明の原理に従って、ＥＳＤ保護回路
は回路部分の付設の接続個所（ＰＡＤ）とすべてのＰＡ
Ｄに対して共通の電位母線との間に接続されている。こ
うして、すべての考えられるＥＳＤ負荷の場合が任意の
供給電位に対して対称に配置されている。この際にＥＳ
Ｄ放電電流はすべての場合に導通経路、共通の集合電位
母線の保護構造‐ダイオードを経て流れる。基板ダイオ
ードのＥＳＤ負荷はこのようにして、占有場所が大きく
また複雑な保護回路または保護構造を設ける必要なし
に、有効に防止され得る。
【００１３】集合電位母線は、半導体基板の上に完全に
自立的に構成された導線であってよい。本発明の特に好
ましい実施例では、集合電位母線は、半導体基板上にい
ずれにしても形成される共通の電位母線であり、この電
位母線が半導体回路の作動中にすべての回路部分に対し
て共通の電位を導く。そのために適した共通の電位母線
の選択はその際に、存在している基板構造および接続さ
れるＰＩＮの電気的仕様に関係する。この際選択される
保護構造（ＥＳＤ）は利用されるテクノロジーおよびチ
ップ仕様に関係する。ＣＭＯＳプロセスでは電界酸化物
トランジスタ、バイポーラトランジスタまたはバイポー
ラダイオードの使用が考えられる。保護構造の有効性
は、ブレークダウン電圧が小さくなり、また電流負荷能
力が高くなるほど高くなる。バイポーラダイオードとし
ては、場合によっては、一般に大きい面積部分を有する
供給接続部に存在している寄生的ＰＮダイオードで十分
である。半導体装置として既に設計段階で計画されてい
る追加的なＰＮダイオードは一般により高い負荷能力を
有する。
自立的に構成された導線であってよい。本発明の特に好
ましい実施例では、集合電位母線は、半導体基板上にい
ずれにしても形成される共通の電位母線であり、この電
位母線が半導体回路の作動中にすべての回路部分に対し
て共通の電位を導く。そのために適した共通の電位母線
の選択はその際に、存在している基板構造および接続さ
れるＰＩＮの電気的仕様に関係する。この際選択される
保護構造（ＥＳＤ）は利用されるテクノロジーおよびチ
ップ仕様に関係する。ＣＭＯＳプロセスでは電界酸化物
トランジスタ、バイポーラトランジスタまたはバイポー
ラダイオードの使用が考えられる。保護構造の有効性
は、ブレークダウン電圧が小さくなり、また電流負荷能
力が高くなるほど高くなる。バイポーラダイオードとし
ては、場合によっては、一般に大きい面積部分を有する
供給接続部に存在している寄生的ＰＮダイオードで十分
である。半導体装置として既に設計段階で計画されてい
る追加的なＰＮダイオードは一般により高い負荷能力を
有する。
【００１４】特にＣＭＯＳ形式のダイナミック半導体メ
モリデバイスに使用する際には、集合電位母線として半
導体回路の基板電圧またはバルク電圧（ＶＢＢ）に対す
る電位リングが選ばれると特に有利である。このことは
追加的に、寄生的な基板ダイオードの保護構造が並列に
接続され、また直接的に基板ブレークダウンを阻止する
という利点を有する。保護構造はこの際にＮＰＮバイポ
ーラトランジスタであり、ＰＮダイナミックはチップ‐
コンセプト中の構成要素として組み込まれている。
モリデバイスに使用する際には、集合電位母線として半
導体回路の基板電圧またはバルク電圧（ＶＢＢ）に対す
る電位リングが選ばれると特に有利である。このことは
追加的に、寄生的な基板ダイオードの保護構造が並列に
接続され、また直接的に基板ブレークダウンを阻止する
という利点を有する。保護構造はこの際にＮＰＮバイポ
ーラトランジスタであり、ＰＮダイナミックはチップ‐
コンセプト中の構成要素として組み込まれている。
【００１５】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【００１６】図２ないし図５は本発明の好ましい実施例
を示す。半導体基板Ｓｕｂを有する集積半導体回路に
は、作動中に半導体回路の第１の供給電位ＶＳＳ‐１、
ＶＳＳ‐２、…、ＶＳＳ‐ｉを導く複数個の第１の電位
母線Ｐ１‐１、Ｐ１‐２、…、Ｐ１‐ｉと、作動中に半
導体回路の第２の供給電位ＶＣＣ‐１、ＶＣＣ‐２、
…、ＶＣＣ‐ｉを導く複数個の第２の電位母線Ｐ２‐
１、Ｐ２‐２、…、Ｐ２‐ｉとが設けられている。さら
に、半導体基板上に構成され電圧を供給するためにそれ
ぞれ第１の電位母線の１つと第２の電位母線の１つとの
間に接続されている複数個の回路部分Ｓ１、Ｓ２、Ｓ
３、…、Ｓｉが設けられている。ＥＳＤ負荷に基づく過
電圧に対して回路部分Ｓｉを保護するため、それぞれ接
続個所ＰＡＤ‐１１、ＰＡＤ‐１ｎ、…、ＰＡＤ‐２
ｊ、ＰＡＤ‐ｉｊと付設の回路部分との間の導通経路中
に配置されている保護回路ＥＳＤ‐１、ＥＳＤ‐２、Ｅ
ＳＤ‐３、…、ＥＳＤ‐ｉが設けられている。各保護回
路ＥＳＤ‐ｉは、過電圧を導き出す役割をする放電経路
ＥＰを有し、この放電経路は、作動中に回路部分Ｓｉの
すべての接続個所ＰＡＤ‐ｉｊに対して共通の基準電位
ＶＥＳＤを導く集合電位母線Ｐ‐ＥＳＤと結ばれてお
り、その際に、図示されている実施例では、集合電位母
線Ｐ‐ＥＳＤは、半導体基板（Ｓｕｂ）上にいずれにせ
よ形成されまた半導体回路の作動中にすべての回路部分
に対して共通の電位ＶＢＢを導く共通の電位母線、詳し
くは半導体回路の基板電圧ＶＢＢに対する電位リングで
ある。Ｐ形式の半導体基板の場合には、基板またはバル
ク電圧はチップ内で最も負の電圧である。たとえば内部
基板電圧の値はマイナス２．５Ｖである。
を示す。半導体基板Ｓｕｂを有する集積半導体回路に
は、作動中に半導体回路の第１の供給電位ＶＳＳ‐１、
ＶＳＳ‐２、…、ＶＳＳ‐ｉを導く複数個の第１の電位
母線Ｐ１‐１、Ｐ１‐２、…、Ｐ１‐ｉと、作動中に半
導体回路の第２の供給電位ＶＣＣ‐１、ＶＣＣ‐２、
…、ＶＣＣ‐ｉを導く複数個の第２の電位母線Ｐ２‐
１、Ｐ２‐２、…、Ｐ２‐ｉとが設けられている。さら
に、半導体基板上に構成され電圧を供給するためにそれ
ぞれ第１の電位母線の１つと第２の電位母線の１つとの
間に接続されている複数個の回路部分Ｓ１、Ｓ２、Ｓ
３、…、Ｓｉが設けられている。ＥＳＤ負荷に基づく過
電圧に対して回路部分Ｓｉを保護するため、それぞれ接
続個所ＰＡＤ‐１１、ＰＡＤ‐１ｎ、…、ＰＡＤ‐２
ｊ、ＰＡＤ‐ｉｊと付設の回路部分との間の導通経路中
に配置されている保護回路ＥＳＤ‐１、ＥＳＤ‐２、Ｅ
ＳＤ‐３、…、ＥＳＤ‐ｉが設けられている。各保護回
路ＥＳＤ‐ｉは、過電圧を導き出す役割をする放電経路
ＥＰを有し、この放電経路は、作動中に回路部分Ｓｉの
すべての接続個所ＰＡＤ‐ｉｊに対して共通の基準電位
ＶＥＳＤを導く集合電位母線Ｐ‐ＥＳＤと結ばれてお
り、その際に、図示されている実施例では、集合電位母
線Ｐ‐ＥＳＤは、半導体基板（Ｓｕｂ）上にいずれにせ
よ形成されまた半導体回路の作動中にすべての回路部分
に対して共通の電位ＶＢＢを導く共通の電位母線、詳し
くは半導体回路の基板電圧ＶＢＢに対する電位リングで
ある。Ｐ形式の半導体基板の場合には、基板またはバル
ク電圧はチップ内で最も負の電圧である。たとえば内部
基板電圧の値はマイナス２．５Ｖである。
【００１７】本発明によれば、冒頭に記載した両形式の
臨界的なＥＳＤ負荷の事例も避けられ得る。
臨界的なＥＳＤ負荷の事例も避けられ得る。
【００１８】ＰＡＤから電圧供給への一方の形式のＥＳ
Ｄ負荷の際にはｉ≠ｋの場合に放電は常にＰＡＤ‐ｋｊ
−ＥＳＤ−ＶＳＥＤ−ダイオード−ＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉの定められた経路を経て行われる。ＥＳＤ放電
電流は保護構造−ＶＥＳＤ−ダイオードの経路を経て流
れるので、基板ダイオード自体は負荷されない。ｉ＝ｋ
の場合には放電は同じくＰＡＤ‐ｋｊ−ＥＳＤ−ＶＳＥ
Ｄ−ダイオード−ＶＣＣ‐ｉまたはＶＳＳ‐ｉの定めら
れた経路を経て、すなわち本発明によるｉ≠ｋの場合に
類似して行われる。
Ｄ負荷の際にはｉ≠ｋの場合に放電は常にＰＡＤ‐ｋｊ
−ＥＳＤ−ＶＳＥＤ−ダイオード−ＶＣＣ‐ｉまたはＶ
ＳＳ‐ｉの定められた経路を経て行われる。ＥＳＤ放電
電流は保護構造−ＶＥＳＤ−ダイオードの経路を経て流
れるので、基板ダイオード自体は負荷されない。ｉ＝ｋ
の場合には放電は同じくＰＡＤ‐ｋｊ−ＥＳＤ−ＶＳＥ
Ｄ−ダイオード−ＶＣＣ‐ｉまたはＶＳＳ‐ｉの定めら
れた経路を経て、すなわち本発明によるｉ≠ｋの場合に
類似して行われる。
【００１９】第２の形式の臨界的なＥＳＤ負荷の際に
は、すなわちＰＡＤへのＥＳＤ負荷ＰＡＤの際には、放
電は比較可能な仕方でＰＡＤ‐ｋｊ−ＥＳＤ−ＶＳＥＤ
−ＥＳＤ−ＰＡＤ‐ｋｍの定められた経路を経て行われ
る。既知のＥＳＤ保護構造において過電圧に対して保護
されていないｉ≠ｋの場合には、本発明により放電は同
じくＰＡＤ‐ｉｊ−ＥＳＤ−ＶＳＥＤ−ＥＳＤ−ＰＡＤ
‐ｋｍの定められた経路を経て行われる。
は、すなわちＰＡＤへのＥＳＤ負荷ＰＡＤの際には、放
電は比較可能な仕方でＰＡＤ‐ｋｊ−ＥＳＤ−ＶＳＥＤ
−ＥＳＤ−ＰＡＤ‐ｋｍの定められた経路を経て行われ
る。既知のＥＳＤ保護構造において過電圧に対して保護
されていないｉ≠ｋの場合には、本発明により放電は同
じくＰＡＤ‐ｉｊ−ＥＳＤ−ＶＳＥＤ−ＥＳＤ−ＰＡＤ
‐ｋｍの定められた経路を経て行われる。
【００２０】図５中で“Ａ”を付されている構成部分
は、そのつどの接続個所（Ｐａｄ）に接続されまた局部
的電位母線ＶＳＳ‐ｉと接続されているそれぞれいわゆ
るパンチスルー装置を個別に示し、また“Ｂ”を付され
ている構成部分は、そのつどの接続個所（Ｐａｄ）に接
続されまた共通電位母線ＶＢＢと接続されているＮＰＮ
バイポーラトランジスタを個別に示す。さらに、オプシ
ョンにより構成部分“Ｂ”の少なくともいくつかは図５
から明らかなようにＶＳＳ‐ｉまたはＶＤＤ‐ｉとＶＢ
Ｂとの間に接続されていてもよく、この場合にはＥＳＤ
負荷に関する完全な対称性がＶＣＣ‐ｉ−ＶＣＣ‐ｋ、
ＶＳＳ‐ｉ−ＶＳＳ‐ｋおよび／またはＶＣＣ‐ｉ−Ｖ
ＳＳ‐ｋに関しても生ずる。
は、そのつどの接続個所（Ｐａｄ）に接続されまた局部
的電位母線ＶＳＳ‐ｉと接続されているそれぞれいわゆ
るパンチスルー装置を個別に示し、また“Ｂ”を付され
ている構成部分は、そのつどの接続個所（Ｐａｄ）に接
続されまた共通電位母線ＶＢＢと接続されているＮＰＮ
バイポーラトランジスタを個別に示す。さらに、オプシ
ョンにより構成部分“Ｂ”の少なくともいくつかは図５
から明らかなようにＶＳＳ‐ｉまたはＶＤＤ‐ｉとＶＢ
Ｂとの間に接続されていてもよく、この場合にはＥＳＤ
負荷に関する完全な対称性がＶＣＣ‐ｉ−ＶＣＣ‐ｋ、
ＶＳＳ‐ｉ−ＶＳＳ‐ｋおよび／またはＶＣＣ‐ｉ−Ｖ
ＳＳ‐ｋに関しても生ずる。
【００２１】ダイオードＤ１、Ｄ２はＮＰバイポーラダ
イオードであり、また図５に示すようにそのつどの局部
的電位母線ＶＳＳ‐ｉまたはＶＤＤ‐ｉおよび共通の電
位母線ＶＢＢに接続されている。
イオードであり、また図５に示すようにそのつどの局部
的電位母線ＶＳＳ‐ｉまたはＶＤＤ‐ｉおよび共通の電
位母線ＶＢＢに接続されている。
【００２２】こうして本発明による集積半導体回路では
すべてのＥＳＤ負荷の事例が任意の供給電位に対して対
称であり、従って特に交叉点を経てのＥＳＤ負荷も有効
に避けられ得る。
すべてのＥＳＤ負荷の事例が任意の供給電位に対して対
称であり、従って特に交叉点を経てのＥＳＤ負荷も有効
に避けられ得る。
【図１】公知の集積半導体回路におけるＥＳＤ保護回路
の配置概要図。
の配置概要図。
【図２】ＥＳＤ保護回路の配置概要図。
【図３】回路部分を有する集積半導体回路および回路部
分に対応付けられているＥＳＤ保護回路の部分断面図。
分に対応付けられているＥＳＤ保護回路の部分断面図。
【図４】多重の供給電圧接続の際の本発明による集積半
導体回路の配置概要図。
導体回路の配置概要図。
【図５】本発明による集積半導体回路の配置概要平面
図。
図。
ＥＰ 放電経路 ＥＳＤ‐ｉ 保護回路 ＦＯＸ 電界酸化物トランジスタ Ｐ‐ＥＳＤ 集合電位母線 Ｐ１‐ｉ 第１の電位母線 Ｐ２‐ｉ 第２の電位母線 ＰＡＤ‐ｉｊ 接続個所 Ｓｕｂ 半導体基板 Ｓｉ 回路部分 ＶＢＢ 基板電圧 ＶＥＳＤ 基準電位 ＶＣＣ‐ｉ 第２の供給電位 ＶＳＳ‐ｉ 第１の供給電位 ＺＶＴ 電界制御されるダイオード
Claims (8)
- 【請求項１】 作動中に半導体回路の第１の供給電位
（ＶＳＳ‐ｉ）を導く複数個の第１の電位母線（Ｐ１‐
ｉ）と、 作動中に半導体回路の第２の供給電位（ＶＣＣ‐ｉ）を
導く複数個の第２の電位母線（Ｐ２‐ｉ）と、 半導体基板（Ｓｕｂ）上に構成されており、電圧を供給
するためにそれぞれ第１の電位母線の１つと第２の電位
母線の１つとの間に接続されている複数個の回路部分
（Ｓｉ）と、 半導体基板（Ｓｕｂ）上に構成されており、また各回路
部分（Ｓｉ）に対応付けられており、回路部分（Ｓｉ）
の作動中にそのつどの回路部分（Ｓｉ）に対する入力ま
たは出力信号を与えられている接続個所（ＰＡＤ‐ｉ
ｊ）と、 回路部分（Ｓｉ）に対応付けられており、また半導体基
板（Ｓｕｂ）上に構成されており、入力側でそのつどの
回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と、また出
力側でそのつどの回路部分と接続されている過電圧保護
回路（ＥＳＤ‐ｉ）とを有する集積半導体回路におい
て、 保護回路（ＥＳＤ‐ｉ）が過電圧を導き出す役割をする
放電経路（ＥＰ）を有し、この放電経路が作動中に回路
部分（Ｓｉ）のすべての接続個所（ＰＡＤ‐ｉｊ）に対
して共通の基準電位（ＶＥＳＤ）を導く集合電位母線
（Ｐ‐ＥＳＤ）と結ばれていることを特徴とする集積半
導体回路。 - 【請求項２】 集合電位母線（Ｐ‐ＥＳＤ）が、半導体
基板（Ｓｕｂ）上にいずれにしても形成される共通の電
位母線であり、この電位母線が半導体回路の作動中にす
べての回路部分に対して共通の電位（ＶＢＢ）を導くこ
とを特徴とする請求項１記載の集積半導体回路。 - 【請求項３】 集合電位母線（Ｐ‐ＥＳＤ）が半導体回
路の基板電圧（ＶＢＢ）に対する電位リングであること
を特徴とする請求項１または２記載の集積半導体回路。 - 【請求項４】 集合電位母線（Ｐ‐ＥＳＤ）が２つの逆
並列接続されているダイオード装置（Ｄ１、Ｄ２）の少
なくとも１つの対を介して相応の回路部分（Ｓｉ）のそ
のつどの第１の電位母線（Ｐ１‐ｉ）およびそのつどの
第２の電位母線（Ｐ２‐ｉ）と接続されていることを特
徴とする請求項１ないし３の１つに記載の集積半導体回
路。 - 【請求項５】 保護回路（ＥＳＤ‐ｉ）が半導体基板
（Ｓｕｂ）内に構成された電界酸化物トランジスタ（Ｆ
ＯＸ）を有し、そのゲートが付設の接続個所（ＰＡＤ‐
ｉｊ）と結ばれた導線（ＬＩ）と接続されていることを
特徴とする請求項１ないし４の１つに記載の集積半導体
回路。 - 【請求項６】 半導体基板（Ｓｕｂ）内に構成された電
界酸化物トランジスタ（ＦＯＸ）の後に電界制御される
ダイオード（ＺＶＴ）が接続されており、その一方の端
子が付設の接続個所（ＰＡＤ‐ｉｊ）と結ばれた導線
（ＬＩ）と、またその他方の端子が付設の第１の電位母
線（Ｐ１‐ｉ）と接続されていることを特徴とする請求
項５記載の集積半導体回路。 - 【請求項７】 電界制御されるダイオード（ＺＶＴ）が
０ボルトトランジスタとして構成されていることを特徴
とする請求項６記載の集積半導体回路。 - 【請求項８】 付設の接続個所（ＰＡＤ‐ｉｊ）と結ば
れた導線（ＬＩ）と接続されている電界制御されるダイ
オード（ＺＶＴ）の端子と電界制御されるダイオード
（ＺＶＴ）との間に拡散抵抗（Ｒｄｉｆ）が接続されて
いることを特徴とする請求項５ないし７の１つに記載の
集積半導体回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95105212A EP0736904B1 (de) | 1995-04-06 | 1995-04-06 | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| AT95105212.5 | 1995-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08321586A true JPH08321586A (ja) | 1996-12-03 |
Family
ID=8219169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8108687A Pending JPH08321586A (ja) | 1995-04-06 | 1996-04-05 | 集積半導体回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5821804A (ja) |
| EP (1) | EP0736904B1 (ja) |
| JP (1) | JPH08321586A (ja) |
| KR (1) | KR100399266B1 (ja) |
| AT (1) | ATE229230T1 (ja) |
| DE (1) | DE59510495D1 (ja) |
| TW (1) | TW289154B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200869A (ja) * | 1998-12-08 | 2000-07-18 | Littelfuse Inc | 電圧可変材料を持つ集積回路の保護 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3796034B2 (ja) | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
| US6157205A (en) * | 1998-11-23 | 2000-12-05 | Cirrus Logic, Inc. | Grounding scheme for a high-speed data channel |
| JP3611980B2 (ja) * | 1999-02-26 | 2005-01-19 | 日本テキサス・インスツルメンツ株式会社 | インターフェース回路 |
| TW473983B (en) * | 1999-07-28 | 2002-01-21 | Rohm Co Ltd | Semiconductor integrated circuit device |
| US6353524B1 (en) | 2000-03-17 | 2002-03-05 | International Business Machines Corporation | Input/output circuit having up-shifting circuitry for accommodating different voltage signals |
| DE10102354C1 (de) * | 2001-01-19 | 2002-08-08 | Infineon Technologies Ag | Halbleiter-Bauelement mit ESD-Schutz |
| US6947273B2 (en) * | 2001-01-29 | 2005-09-20 | Primarion, Inc. | Power, ground, and routing scheme for a microprocessor power regulator |
| JP2003031669A (ja) * | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
| JP3908669B2 (ja) * | 2003-01-20 | 2007-04-25 | 株式会社東芝 | 静電気放電保護回路装置 |
| US20050180071A1 (en) * | 2004-02-13 | 2005-08-18 | Yi-Hsun Wu | Circuit and method for ESD protection |
| JP4942007B2 (ja) * | 2004-10-25 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2006237101A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路装置 |
| CN1996593B (zh) * | 2006-01-04 | 2010-05-12 | 中芯国际集成电路制造(上海)有限公司 | 利用浮动和/或偏置多晶硅区域的静电保护系统和方法 |
| US7777998B2 (en) * | 2007-09-10 | 2010-08-17 | Freescale Semiconductor, Inc. | Electrostatic discharge circuit and method therefor |
| US8000068B2 (en) * | 2008-10-27 | 2011-08-16 | Qualcomm Incorporated | ESD protection for field effect transistors of analog input circuits |
| EP3640981A1 (en) * | 2018-10-16 | 2020-04-22 | IDT Inc. | Integrated circuit with electrostatic discharge protection |
| FR3096516B1 (fr) * | 2019-05-22 | 2021-06-04 | St Microelectronics Rousset | Dispositif intégré de protection contre les décharges électrostatiques |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4870530A (en) * | 1988-06-27 | 1989-09-26 | Advanced Micro Devices, Inc. | Electrostatic discharge protection circuitry for any two external pins of an I.C. package |
| JPH065705B2 (ja) * | 1989-08-11 | 1994-01-19 | 株式会社東芝 | 半導体集積回路装置 |
| JPH03156965A (ja) * | 1989-11-15 | 1991-07-04 | Fujitsu Ltd | 半導体集積回路装置 |
| DE4200884A1 (de) * | 1991-01-16 | 1992-07-23 | Micron Technology Inc | Integrierte halbleiterschaltungsvorrichtung |
| JPH05299598A (ja) * | 1992-04-20 | 1993-11-12 | Hitachi Ltd | 半導体装置 |
| JPH0669454A (ja) * | 1992-08-20 | 1994-03-11 | Hitachi Ltd | 半導体記憶装置 |
| EP0623958B1 (de) * | 1993-05-04 | 1998-04-01 | Siemens Aktiengesellschaft | Integrierte Halbleiterschaltung mit einem Schutzmittel |
| JP2972494B2 (ja) * | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| JP2570610B2 (ja) * | 1993-12-24 | 1997-01-08 | 日本電気株式会社 | 半導体装置 |
| DE19507313C2 (de) * | 1995-03-02 | 1996-12-19 | Siemens Ag | Halbleiterbauelement mit Schutzstruktur zum Schutz vor elektrostatischer Entladung |
-
1995
- 1995-04-06 DE DE59510495T patent/DE59510495D1/de not_active Expired - Lifetime
- 1995-04-06 EP EP95105212A patent/EP0736904B1/de not_active Expired - Lifetime
- 1995-04-06 AT AT95105212T patent/ATE229230T1/de not_active IP Right Cessation
-
1996
- 1996-01-19 TW TW085100607A patent/TW289154B/zh not_active IP Right Cessation
- 1996-04-05 JP JP8108687A patent/JPH08321586A/ja active Pending
- 1996-04-06 KR KR1019960010880A patent/KR100399266B1/ko not_active Expired - Lifetime
- 1996-04-08 US US08/629,184 patent/US5821804A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200869A (ja) * | 1998-12-08 | 2000-07-18 | Littelfuse Inc | 電圧可変材料を持つ集積回路の保護 |
Also Published As
| Publication number | Publication date |
|---|---|
| ATE229230T1 (de) | 2002-12-15 |
| KR960039342A (ko) | 1996-11-25 |
| TW289154B (ja) | 1996-10-21 |
| US5821804A (en) | 1998-10-13 |
| KR100399266B1 (ko) | 2003-12-11 |
| DE59510495D1 (de) | 2003-01-16 |
| EP0736904A1 (de) | 1996-10-09 |
| EP0736904B1 (de) | 2002-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH08321586A (ja) | 集積半導体回路 | |
| US6040968A (en) | EOS/ESD protection for high density integrated circuits | |
| US6025746A (en) | ESD protection circuits | |
| JP3183892B2 (ja) | マクロセル・アレイのための静電気放電保護 | |
| US5949109A (en) | Semiconductor device having input protection circuit | |
| US5426323A (en) | Integrated semiconductor circuit with ESD protection | |
| JP2972494B2 (ja) | 半導体装置 | |
| US6043539A (en) | Electro-static discharge protection of CMOS integrated circuits | |
| US20060028776A1 (en) | Electrostatic discharge protection for an integrated circuit | |
| US5751051A (en) | Semiconductor device equipped with electrostatic breakdown protection circuit | |
| US6590263B2 (en) | ESD protection configuration for signal inputs and outputs in semiconductor devices with substrate isolation | |
| US5515226A (en) | Integrated circuit incorporating a system of protection against electrostatic discharges | |
| US6448628B2 (en) | Chip decoupling capacitor | |
| EP1325519B1 (en) | Semiconductor apparatus with improved ESD withstanding voltage | |
| JP4652703B2 (ja) | 半導体回路装置及びマルチ・チップ・パッケージ | |
| US5365103A (en) | Punchthru ESD device along centerline of power pad | |
| US20020093775A1 (en) | Esd protection in mixed signal ics | |
| US6813130B2 (en) | Semiconductor integrated circuit device including protection circuit for preventing circuit breakdown by static electricity | |
| JPH11154733A (ja) | 半導体集積装置 | |
| US20050127444A1 (en) | Semiconductor integrated circuit | |
| JPH0461371A (ja) | 半導体装置 | |
| JP3063711B2 (ja) | 半導体集積回路 | |
| JP3037138B2 (ja) | 半導体集積回路の静電保護装置 | |
| JP2848674B2 (ja) | 半導体集積回路装置 | |
| JP2650276B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051201 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060301 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060307 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060531 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071213 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080313 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080318 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080414 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080717 |