JPH06140882A - リセット制御可能な双安定フリップフロップ回路 - Google Patents

リセット制御可能な双安定フリップフロップ回路

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JPH06140882A
JPH06140882A JP5134270A JP13427093A JPH06140882A JP H06140882 A JPH06140882 A JP H06140882A JP 5134270 A JP5134270 A JP 5134270A JP 13427093 A JP13427093 A JP 13427093A JP H06140882 A JPH06140882 A JP H06140882A
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JP
Japan
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input
flop circuit
inverter
signal
reset
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JP5134270A
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Bruno P Menut
ブルーノ メヌ パトリック
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STMicroelectronics SA
STMicroelectronics lnc USA
Original Assignee
SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
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Publication date
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    • H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

Abstract

(57)【要約】 【目的】 本発明はリセット制御可能な双安定フリップ
フロップ回路に関し、小さな面積でリセット制御可能な
双安定フリップフロップ回路を実現することを目的とす
る。 【構成】 入力ターミナル３と、出力ターミナル４と、
リセット制御ターミナル５と、入力と出力がそれぞれ接
続された第一インバータ７と第二インバータ８とを有す
る記憶セル６とを備える双安定フリップフロップ回路で
あって、リセット信号ＮＲＥＳＥＴが活性状態の時に第
一インバータ７の入力を基準ターミナル１に接続して第
一インバータ７の入力を特定の論理状態にする第一のス
イッチ１４と、リセット信号が活性状態の時に第一イン
バータ７の入力が特定の論理状態と逆の状態の書き込み
信号を受けることができないようにする第二スイッチ１
３とを備えるように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はリセット制御可能な双安
定フリップフロップ回路に関し、特に本発明はＣＭＯＳ
（Complementary Metal-Oxide Semiconductor ）技術に
よって作られた遅延フリップフロップ回路（以下、この
遅延フリップフロップ回路をＤフリップフロップ回路と
称することとする。）に適用される。
【０００２】
【従来の技術】このようなＤフリップフロップ回路は、
通常その間にオフセットを有するクロック信号によって
設定される主（マスタ）ステージと従（スレーブ）ステ
ージとを含んでいる。各ステージは平行に接続された二
個の論理ゲートを含む記憶セルで構成され、これらの二
個のゲートの一方を他方に対して帰還（フィードバッ
ク）接続することにより記憶機能を実現している。漏れ
電流が生じないようにするため及び記憶した情報を安定
させるため、フィードバック接続論理ゲートは抵抗性チ
ャンネルＭＯＳトランジスタ、すなわち比較的長いチャ
ンネルと比較的長いゲートを有するＭＯＳトランジスタ
で作られる。これらの抵抗性チャンネルトランジスタは
集積回路において大きな面積を占めるため、所定の機能
を小さな回路で実現するにはその個数を低減することが
一般的には必要である。
【０００３】
【発明が解決しようとする課題】Ｄフリップフロップ回
路をリセットするには、同一の制御信号を二個のステー
ジに同時に働かせなければならない。従来の回路におい
ては、マスタステージは反転ゲート（インバータ）に対
してフィードバック接続された一個のＮＡＮＤゲートを
有し、このマスタゲートをリセットするにはこのＮＡＮ
Ｄゲートの入力の一つに論理状態「０」の活性リセット
制御信号を入力させる。このＮＡＮＤゲートを構成する
には、四個の抵抗性チャンネルＭＯＳトランジスタが必
要であり、そのため集積回路の面積という点でこの回路
は相対的に大きくなる。また、反転ゲートの入力におけ
る書き込みの競合を避けるためには、このＮＡＮＤゲー
トに更に他の論理要素を付加することも必要である。
【０００４】本発明は上記問題点に鑑みてなされたもの
であり、専有面積の小さな双安定フリップフロップ回
路、特に遅延型フリップフロップ回路の実現を目的と
し、更にそれによりこの形式のフリップフロップ回路を
有する集積回路の配置密度を向上させることを目的とす
る。
【０００５】
【課題を解決するための手段】上記目的は、本発明の双
安定フリップフロップ回路によって達成される。本発明
の双安定フリップフロップ回路は、少なくとも一個の入
力ターミナルと、一個の出力ターミナルと、一個のリセ
ット制御ターミナルと、一個の記憶セルとを備えてい
る。上記の記憶セルは第一インバータと第二インバータ
とを備えており、第一インバータの入力端は上記の入力
ターミナルに供給される入力信号に対応した書き込み信
号を受ける。第二インバータの入力は第一インバータの
出力に接続され、第二インバータの出力は第一インバー
タの入力に接続される。双安定フリップフロップ回路
は、第一のスイッチと第二のスイッチとを有する。第一
のスイッチは、リセット信号によって制御され、上記の
第一インバータの入力をこのフリップフロップ回路の基
準ターミナルに選択的に接続してリセット信号が活性状
態の時に上記第一インバータの入力を特定の論理状態に
する。第二のスイッチは、リセット信号によって制御さ
れ、リセット信号が活性状態の時に上記第一インバータ
の入力が上記の特定の論理状態と逆の状態の書き込み信
号を受けることができないようにする。
【０００６】
【作用】上記のように、記憶セル内のフィードバック論
理ゲートは、二個の抵抗性チャンネルトランジスタで構
成できるインバータである。従って、このフリップフロ
ップ回路は従来のフリップフロップ回路に比べて表面積
が小さい。リセット動作は二個のスイッチによって実行
され、第一のスイッチは記憶セルのリセットを行わせる
が、第二のスイッチは第一のインバータの入力における
信号の競合を防止する。
【０００７】
【実施例】以下、図面を参照しながら本発明の実施例を
説明することにより、本発明の特徴と利点を示す。但
し、本発明はこの実施例に限られるものではない。図１
は本発明に基づいて作られたリセット制御可能な遅延フ
リップフロップ（Ｄフリップフロップ）回路を示す図で
ある。
【０００８】このフリップフロップ回路の入力と出力は
次の通りである。基準ターミナル１には、論理状態
「１」を表す回路の正電源電圧ＶＤＤが入力される。基
準ターミナル２には、論理状態「０」を表すアース電圧
ＶＳＳが入力される。
【０００９】入力ターミナル３には、フリップフロップ
回路の二値入力信号Ｄが入力される。出力ターミナル４
は、フリップフロップ回路の二値出力信号Ｑを出力す
る。リセット制御ターミナル５には、活性状態において
活性状態になる二値リセット信号ＮＲＥＳＥＴが入力さ
れる。
【００１０】主（マスタ）クロックターミナル１０ａ、
１０ｂには、それぞれマスタクロック信号ＨＭとこのマ
スタクロック信号の論理的に逆の信号ＮＨＭが入力され
る。従（スレーブ）クロックターミナル１６ａ、１６ｂ
には、それぞれスレーブクロック信号ＨＥとこのスレー
ブクロック信号の論理的に逆の信号ＮＨＥが入力され
る。
【００１１】このフリップフロップ回路は、主（マス
タ）ステージ６と従（スレーブ）ステージ１７を有し、
それぞれが記憶セルを構成する。マスタステージ６の入
力は、ゲート９とインタラプタ（遮断器）１０を介して
フリップフロップ回路の入力ターミナル３に接続され
る。マスタステージ６の出力は、インタラプタ１６を介
してスレーブステージ１７の入力に接続される。スレー
ブステージ１７の出力は、インバータ２０を介してフリ
ップフロップ回路の出力ターミナル４に接続される。
【００１２】ゲート９は、その構造の詳細については後
述するが、入力信号Ｄの論理的に逆な信号である書き込
み信号を生成し、ある特定の条件下ではこの書き込み信
号をインタラプタ１０に送る。インタラプタ１０は、通
常ゲートにマスタクロック信号ＨＭが入力されるｎチャ
ンネルＭＯＳトランジスタとゲートに反転したマスタク
ロック信号ＮＨＭが入力されるｐチャンネルＭＯＳトラ
ンジスタで構成され、これら二個のトランジスタはそれ
らのチャンネルが平行になるように接続される。従っ
て、インタラプタ１０は、マスタクロック信号ＨＭが
「０」の時には開き、マスタクロック信号ＨＭが「１」
の時には閉じる。
【００１３】マスタステージを形成する記憶セル６は、
入力がインタラプタ１０に接続される第一インバータ７
と、入力が第一インバータ７の出力に接続され出力が第
一インバータ７の入力に接続される第二インバータ８を
有する。既に説明したように、フィードバック接続され
た第二インバータ８は、記憶セル６内の漏れ電流をなく
すために、通常抵抗性チャンネルＭＯＳトランジスタで
構成される。
【００１４】第一インバータ７の出力は、インタラプタ
１０と同一の形式のインタラプタ１６に接続される。イ
ンタラプタ１６は、ゲートにスレーブクロック信号ＨＥ
が入力されるｎチャンネルＭＯＳトランジスタと、ゲー
トに反転したスレーブクロック信号ＮＨＥが入力される
ｐチャンネルＭＯＳトランジスタとを有する。従って、
インタラプタ１６は、スレーブクロック信号ＨＥが
「０」の時に開き、スレーブクロック信号ＨＥが「１」
の時に閉じる。
【００１５】スレーブステージ１７は、通常ＮＡＮＤゲ
ート１８とインバータ１９を有する記憶セルで構成され
る。ＮＡＮＤゲート１８は、第一の入力がインタラプタ
１６に接続され、第二の入力がリセット制御ターミナル
５に接続され、出力がインバータ２０を介してフリップ
フロップ回路の出力ターミナル５に接続されるＮＡＮＤ
ゲート１８に接続される。インバータ１９は、入力がＮ
ＡＮＤゲート１８の出力に接続され、出力がＮＡＮＤゲ
ート１８の第一の入力に接続されるというように、ＮＡ
ＮＤゲート１８に対してフィードバック接続される。イ
ンバータ１９は、スレーブステージ１７における漏れ電
流を防ぐため、抵抗性チャンネルＭＯＳトランジスタで
構成される。
【００１６】マスタクロック信号ＨＭとスレーブクロッ
ク信号ＨＥは、類似の周波数を有する信号で、二個のス
テージ６、１７にマスタ／スレーブ動作を行わせるため
に二個の信号の間には時間的なオフセットがある。そし
て、フリップフロップ回路の通過の問題を避けるために
同時に「高」状態にはならない。典型的には、マスタク
ロック信号ＨＭを０．５のデューティサイクルを有する
信号とし、スレーブクロック信号ＨＥをマスタクロック
信号ＨＭの論理的に逆の信号とすることで実現できる。
【００１７】スレーブステージ１７のリセットは、ＮＡ
ＮＤゲート１８の第二入力によって行える。リセット信
号が活性（アクティヴ）状態（ＮＲＥＳＥＴ＝０）の
時、スレーブステージ１７の出力は「１」状態になり、
フリップフロップ回路の出力信号は「０」状態にリセッ
トされる。スレーブステージ１７のこの状態は、リセッ
ト信号がなくなり且つインタラプタ１６を介してＮＡＮ
Ｄゲート１８の第一の入力に「１」状態の信号が入力さ
れるまで維持される。
【００１８】マスタステージ６を同時にリセットするた
めに、図示した例では、フリップフロップ回路はゲート
がリセット制御ターミナル５に接続されるＰチャンネル
ＭＯＳ電界効果トランジスタ（ＦＥＴ）１４で構成され
る第一のスイッチ１４を備える。トランジスタ１４のチ
ャンネルは、電圧ＶＤＤの基準ターミナル１とマスタス
テージ６の第一インバータ７の入力との間に接続され
る。二値リセット信号ＮＲＥＳＥＴが活性状態の時、ス
イッチ１４は閉じ、インバータ７の入力は「１」状態に
される。これにより、マスタステージ６の出力は「０」
状態になる。
【００１９】フリップフロップ回路は、更に第二スイッ
チ１３を有する。この第二スイッチ１３は、リセット信
号ＮＲＥＳＥＴが活性状態の時に、第一インバータ７の
入力が第一スイッチ１４によって設定された状態と逆の
論理状態「０」の書き込み信号が第一インバータ７の入
力に入力されるのを防止する。図示の例では、第二スイ
ッチ１３は、論理ゲート９を有するｎチャンネルＭＯＳ
電界効果トランジスタであり、このトランジスタのゲー
トはリセット制御ターミナル５に接続される。
【００２０】論理ゲート９は、第二スイッチ１３とは別
に、それぞれのゲートがフリップフロップ回路の入力タ
ーミナル３に接続された異なる極性の二個のＭＯＳ電界
効果トランジスタ１１、１２を有している。ｐチャンネ
ルＭＯＳトランジスタ１１のソースは電圧ＶＤＤの基準
ターミナル１に接続され、ドレインはインタラプタ１０
に接続される。ｎチャンネルＭＯＳトランジスタ１２の
チャンネルは、電圧ＶＳＳの基準ターミナル２とインタ
ラプタ１０の間の第二スイッチを形成するトランジスタ
１３のチャンネルに直列に接続される。図示の例におい
ては、ｎチャンネルトランジスタ１２のドレインは基準
ターミナル２に接続され、ソースはトランジスタスイッ
チ１３のドレインに接続され、トランジスタスイッチ１
３のソースはインタラプタ１０に接続される。この回路
は、スイッチ１３を除けば、ＣＭＯＳインバータの従来
の構成を有することがわかる。書き込み信号はインタラ
プタ１０が閉じている時にマスタステージ６の入力を設
定し、書き込み信号は入力信号Ｄの反転信号になる。し
かしながら、リセット命令が出ている間（ＮＲＥＳＥＴ
＝０）はスイッチ１３は開いており、そのためインバー
タ７の入力におけるデータと競合し、基準ターミナル
１、２の間で短絡状態を起こすような「０」状態の書き
込み信号は送信されない。
【００２１】図示の遅延フリップフロップ回路は、面積
の大きな基本要素である抵抗性チャンネルトランジスタ
の個数が最小であるため、最良の密度を有する。この好
ましい例においては、リセット制御が行えないフリップ
フロップ回路に抵抗性チャンネル型でない二個のトラン
ジスタ（スイッチ１３と１４）を付加するだけでリセッ
ト制御が実現できる。
【００２２】ここでは本発明の好ましい実施例を説明し
たが、本発明はこの実施例に限られるものではなく、本
発明の範囲から逸脱しない範囲で異なった変形が可能で
あるのはいうなでもない。例えば、単一のステージを有
するフリップフロップ回路に本発明を適用することも可
能であり、マスタモードとスレーブモードで動作する二
ステージのＤフリップフロップ回路に限られない。更
に、本発明は図に示した論理要素の特定の形態に限られ
ないことは明らかである。例えば、記憶セル６の入力を
設定する書き込み信号の変形としては、それを反転して
いない入力信号Ｄとすることも可能であり、その場合第
二スイッチ１３は、リセット制御信号が活性状態の時
に、単にこの信号Ｄの送信を行わないようにするだけで
よい。
【００２３】
【発明の効果】以上説明したように、本発明により、双
安定フリップフロップ回路を小さな面積で実現すること
が可能になり、このようなフリップフロップ回路を有す
る集積回路を小型化することが可能になる。
【図面の簡単な説明】
【図１】本発明のフリップフロップ回路の実施例を示す
図である。
【符号の説明】 １…基準ターミナル（ＶＤＤ） ２…基準ターミナル（ＶＳＳ） ３…入力ターミナル ４…出力ターミナル ５…リセット入力ターミナル ６…記憶セル ７…第一インバータ ８…第二インバータ １３…第二スイッチ １４…第一スイッチ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一個の入力ターミナル（３）
    と、一個の出力ターミナル（４）と、一個のリセット制
    御ターミナル（５）と、一個の記憶セル（６）とを備
    え、前記記憶セル（６）は、前記入力ターミナル（３）
    に供給される入力信号（Ｄ）に対応した書き込み信号を
    受ける入力端と出力端とを有する第一インバータ（７）
    と、入力が前記第一インバータ（７）の出力に接続され
    出力が前記第一インバータ（７）の入力に接続される第
    二インバータ（８）とを備える双安定フリップフロップ
    回路であって、 リセット信号（ＮＲＥＳＥＴ）によって制御され、前記
    第一インバータ（７）の入力を当該フリップフロップ回
    路の基準ターミナル（１）に選択的に接続し、前記リセ
    ット信号（ＮＲＥＳＥＴ）が活性状態の時に前記第一イ
    ンバータ（７）の入力を特定の論理状態にする第一のス
    イッチ（１４）と、 前記リセット信号（ＮＲＥＳＥＴ）によって制御され、
    前記リセット信号（ＮＲＥＳＥＴ）が活性状態の時に前
    記第一インバータ（７）の入力が前記特定の論理状態と
    逆の状態の書き込み信号を受けることができないように
    する第二スイッチ（１３）とを備えることを特徴とする
    リセット制御可能な双安定フリップフロップ回路。
  2. 【請求項２】 前記第一のスイッチ（１４）は、ゲート
    が前記リセット制御ターミナル（５）に接続され、チャ
    ンネルが前記第一インバータ（７）の入力と前記基準タ
    ーミナル（１）との間に接続される電界効果トランジス
    タであることを特徴とする請求項１に記載のリセット制
    御可能な双安定フリップフロップ回路。
  3. 【請求項３】 前記入力ターミナル（３）は前記入力信
    号（Ｄ）を反転することにより前記書き込み信号を生成
    するように構成された異なる極性の二個の電界効果トラ
    ンジスタ（１１、１２）のゲートに接続され、 前記第二のスイッチ（１３）は、ゲートが前記リセット
    制御ターミナル（５）に接続され、チャンネルが前記異
    なる極性の二個の電界効果トランジスタ（１１、１２）
    の一個のチャンネルに直列に接続される電界効果トラン
    ジスタであり、前記リセット信号（ＮＲＥＳＥＴ）が活
    性状態である時に前記書き込み信号の送信が行われない
    ことを特徴とする請求項１又は２に記載のリセット制御
    可能な双安定フリップフロップ回路。
  4. 【請求項４】 前記第一のスイッチ（１４）及び前記第
    二のスイッチ（１３）は、それぞれのゲートが前記リセ
    ット制御ターミナル（５）に接続された異なる極性の二
    個の電界効果トランジスタであることを特徴とする請求
    項１乃至３のいずれか１項に記載のリセット制御可能な
    双安定フリップフロップ回路。
  5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
    リセット制御可能な双安定フリップフロップ回路を備え
    る遅延フリップフロップ回路であって、 前記記憶セル（６）が遅延フリップフロップ回路の主ス
    テージを形成し、 前記第一インバータ（７）の入力は第一クロック信号
    （ＨＭ、ＮＨＭ）により制御される第一インタラプタ
    （１０）に接続され、 前記遅延フリップフロップ回路は更に従ステージ（１
    ７）を備え、 該従ステージ（１７）は、 第一入力が前記第一クロック信号（ＨＭ、ＮＨＭ）に対
    して時間的なオフセット量を有する第二クロック信号
    （ＨＥ、ＮＨＥ）によって制御される第二インタラプタ
    （１６）を介して前記第一インバータ（７）の出力に接
    続され、第二入力が前記リセット制御ターミナル（５）
    に接続され、出力が当該遅延フリップフロップ回路の出
    力ターミナル（４）に接続されるＮＡＮＤゲート（１
    ８）と、 入力が前記ＮＡＮＤゲート（１８）の出力に接続され、
    出力が前記ＮＡＮＤゲート（１８）の入力に接続される
    インバータ（１９）とを備えることを特徴とする遅延フ
    リップフロップ回路。
JP5134270A 1992-06-05 1993-06-04 リセット制御可能な双安定フリップフロップ回路 Pending JPH06140882A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR9206871A FR2692072A1 (fr) 1992-06-05 1992-06-05 Bascule bistable à commande de réinitialisation.
FR9206871 1992-06-05

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JPH06140882A true JPH06140882A (ja) 1994-05-20

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ID=9430499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5134270A Pending JPH06140882A (ja) 1992-06-05 1993-06-04 リセット制御可能な双安定フリップフロップ回路

Country Status (5)

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US (1) US5406134A (ja)
EP (1) EP0573326B1 (ja)
JP (1) JPH06140882A (ja)
DE (1) DE69301062T2 (ja)
FR (1) FR2692072A1 (ja)

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