JPH06260902A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH06260902A JPH06260902A JP5048205A JP4820593A JPH06260902A JP H06260902 A JPH06260902 A JP H06260902A JP 5048205 A JP5048205 A JP 5048205A JP 4820593 A JP4820593 A JP 4820593A JP H06260902 A JPH06260902 A JP H06260902A
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- Japan
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- signal
- clocked inverter
- inverter
- circuit
- node
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Abstract
(57)【要約】
【目的】 この発明は、少ない素子数でリセット及びプ
リセット動作可能なフリップフロップ回路を提供するこ
とを目的とする。 【構成】 この発明は、ＰＭＯＳトランジスタ１，２及
びＮＭＯＳトランジスタ３，４からなり入力信号Ｄを受
けて反転保持するクロックドインバータと、ＰＭＯＳト
ランジスタ７，８及びＮＭＯＳトランジスタ９，１０か
らなり前段のクロックドインバータの出力を受けて反転
保持出力するクロックドインバータと、リセット信号に
基づいてリセット動作を行うＰＭＯＳトランジスタ５及
びＮＭＯＳトランジスタ１２と、プリセット信号に基づ
いてプリセット動作を行うＮＭＯＳトランジスタ６及び
ＰＭＯＳトランジスタ１１とから構成される。
リセット動作可能なフリップフロップ回路を提供するこ
とを目的とする。 【構成】 この発明は、ＰＭＯＳトランジスタ１，２及
びＮＭＯＳトランジスタ３，４からなり入力信号Ｄを受
けて反転保持するクロックドインバータと、ＰＭＯＳト
ランジスタ７，８及びＮＭＯＳトランジスタ９，１０か
らなり前段のクロックドインバータの出力を受けて反転
保持出力するクロックドインバータと、リセット信号に
基づいてリセット動作を行うＰＭＯＳトランジスタ５及
びＮＭＯＳトランジスタ１２と、プリセット信号に基づ
いてプリセット動作を行うＮＭＯＳトランジスタ６及び
ＰＭＯＳトランジスタ１１とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は、フリップフロップに関
するもので、特にＤ形フリップフロップに関するもので
ある。
するもので、特にＤ形フリップフロップに関するもので
ある。
【０００２】
【従来の技術】従来のＤ形のフリップフロップ（以下、
「Ｄ−Ｆ／Ｆ」と記載する）は、図３に示されるように
クロックドインバータゲート１００，２００、クロック
ドＮＡＮＤゲート３００，４００およびインバータゲー
ト５００，６００により構成されている。また、このＤ
−Ｆ／Ｆのリセット状態は、節点ＱＭ２＝ＱＳ２＝ロウ
レベルである。
「Ｄ−Ｆ／Ｆ」と記載する）は、図３に示されるように
クロックドインバータゲート１００，２００、クロック
ドＮＡＮＤゲート３００，４００およびインバータゲー
ト５００，６００により構成されている。また、このＤ
−Ｆ／Ｆのリセット状態は、節点ＱＭ２＝ＱＳ２＝ロウ
レベルである。
【０００３】図４には、上記従来例のＤ−Ｆ／Ｆのタイ
ミングチャートを示しており、同図を参照して動作の説
明を行う。
ミングチャートを示しており、同図を参照して動作の説
明を行う。
【０００４】図４においてタイミングＴ１では、リセッ
ト信号をロウレベルにすることによりタイミング（クロ
ック）信号φがハイレベルのタイミングでクロックドＮ
ＡＮＤゲート４００から節点ＱＳ１にハイレベルが出力
される。また、インバータ６００により節点ＱＳ２はロ
ウレベルとなる。また、タイミング信号φがロウレベル
のタイミングでクロックドＮＡＮＤゲート３００から節
点ＱＭ１にハイレベルが出力される。また、インバータ
５００によりＱＭ２はロウレベルとなりリセット状態と
なる。
ト信号をロウレベルにすることによりタイミング（クロ
ック）信号φがハイレベルのタイミングでクロックドＮ
ＡＮＤゲート４００から節点ＱＳ１にハイレベルが出力
される。また、インバータ６００により節点ＱＳ２はロ
ウレベルとなる。また、タイミング信号φがロウレベル
のタイミングでクロックドＮＡＮＤゲート３００から節
点ＱＭ１にハイレベルが出力される。また、インバータ
５００によりＱＭ２はロウレベルとなりリセット状態と
なる。
【０００５】タイミングＴ２では、入力信号Ｄはハイレ
ベルとなっており、クロックドインバータ１００により
タイミング信号φがハイレベルのタイミングで節点ＱＭ
１はロウレベル、インバータ５００により節点ＱＭ２は
ハイレベルとなる。また、クロックドＮＡＮＤゲート４
００はリセット信号はハイレベルとなっているため、節
点ＱＳ１に節点ＱＳ２の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
２００により節点ＱＭ２の反転データが出力されるた
め、節点ＱＳ１はロウレベルとなり、節点ＱＳ２はハイ
レベルとなる。また、クロックドＮＡＮＤゲート３００
はリセット信号がハイレベルとなっているため、節点Ｑ
Ｍ１に節点ＱＭ２の反転データを出力する状態となって
おり、双安定状態になっている。
ベルとなっており、クロックドインバータ１００により
タイミング信号φがハイレベルのタイミングで節点ＱＭ
１はロウレベル、インバータ５００により節点ＱＭ２は
ハイレベルとなる。また、クロックドＮＡＮＤゲート４
００はリセット信号はハイレベルとなっているため、節
点ＱＳ１に節点ＱＳ２の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
２００により節点ＱＭ２の反転データが出力されるた
め、節点ＱＳ１はロウレベルとなり、節点ＱＳ２はハイ
レベルとなる。また、クロックドＮＡＮＤゲート３００
はリセット信号がハイレベルとなっているため、節点Ｑ
Ｍ１に節点ＱＭ２の反転データを出力する状態となって
おり、双安定状態になっている。
【０００６】タイミングＴ３では、入力信号Ｄはロウレ
ベルとなっており、クロックドインバータ１００により
タイミング信号φがハイレベルのタイミングで節点ＱＭ
１はハイレベル、インバータ５００により節点ＱＭ２は
ロウレベルとなる。また、クロックドＮＡＮＤゲート４
００はリセット信号はハイレベルとなっているため、節
点ＱＳ１に節点ＱＳ２の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
２００により節点ＱＭ２の反転データが出力されるた
め、節点ＱＳ１はハイレベルとなり節点ＱＳ２はロウレ
ベルとなる。また、クロックドＮＡＮＤゲート３００は
リセット信号がハイレベルとなっているため、節点ＱＭ
１に節点ＱＭ２の反転データを出力する状態となってお
り、双安定状態になっている。
ベルとなっており、クロックドインバータ１００により
タイミング信号φがハイレベルのタイミングで節点ＱＭ
１はハイレベル、インバータ５００により節点ＱＭ２は
ロウレベルとなる。また、クロックドＮＡＮＤゲート４
００はリセット信号はハイレベルとなっているため、節
点ＱＳ１に節点ＱＳ２の反転データを出力する状態とな
っており、双安定状態になっている。タイミング信号φ
がロウレベルのタイミングでは、クロックドインバータ
２００により節点ＱＭ２の反転データが出力されるた
め、節点ＱＳ１はハイレベルとなり節点ＱＳ２はロウレ
ベルとなる。また、クロックドＮＡＮＤゲート３００は
リセット信号がハイレベルとなっているため、節点ＱＭ
１に節点ＱＭ２の反転データを出力する状態となってお
り、双安定状態になっている。
【０００７】以上説明したように、タイミング信号φの
前半で節点ＱＭ２の値が決まり、タイミング信号φの後
半で節点ＱＳ２の値が節点ＱＭ２の値の変化に従って変
化するといったマスタースレーブ形の回路となってい
る。図３に示すように、節点ＱＭ２を境に左側の構成が
マスター側、右側がスレーブ側となっている。
前半で節点ＱＭ２の値が決まり、タイミング信号φの後
半で節点ＱＳ２の値が節点ＱＭ２の値の変化に従って変
化するといったマスタースレーブ形の回路となってい
る。図３に示すように、節点ＱＭ２を境に左側の構成が
マスター側、右側がスレーブ側となっている。
【０００８】また、図３のＤ−Ｆ／ＦをＭＯＳトランジ
スタ等のＦＥＴ（電界効果トランジスタ）で実現すると
図５に示すように構成される。
スタ等のＦＥＴ（電界効果トランジスタ）で実現すると
図５に示すように構成される。
【０００９】
【発明が解決しようとする課題】以上説明したょうに、
図３及び図５に示す従来のＤ−Ｆ／Ｆは、入力データ保
持部である双安定回路をインバータおよびクロックドＮ
ＡＮＤゲートで実現することにより、Ｄ−Ｆ／Ｆの保持
するデータのリセットを可能にしているが、回路を実現
する場合に素子数が多くなり、構成が大型化するという
不具合を招いていた。
図３及び図５に示す従来のＤ−Ｆ／Ｆは、入力データ保
持部である双安定回路をインバータおよびクロックドＮ
ＡＮＤゲートで実現することにより、Ｄ−Ｆ／Ｆの保持
するデータのリセットを可能にしているが、回路を実現
する場合に素子数が多くなり、構成が大型化するという
不具合を招いていた。
【００１０】また、Ｄ−Ｆ／Ｆの保持データをプリセッ
トすることができなかった。
トすることができなかった。
【００１１】そこで、、本発明は上記に鑑みてなされた
ものであり、その目的とするところは、少ない素子数で
リセットおよびプリセット可能なフリップフロップ回路
を提供することにある。
ものであり、その目的とするところは、少ない素子数で
リセットおよびプリセット可能なフリップフロップ回路
を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、クロック信号によりダイナ
ミックに動作し、入力信号を受けて反転保持する第１の
クロックドインバータと、クロック信号によりダイナミ
ックに動作し、第１のクロックドインバータの出力を受
けて反転保持出力する第２のクロックドインバータと、
リセット信号の反転信号にしたがって導通制御されるＦ
ＥＴ（電界効果トランジスタ）により第１のクロックド
インバータの出力端子を一方の論理レベルに設定し、リ
セット信号にしたがって導通制御されるＦＥＴにより第
２のクロックドインバータの出力端子を他方の論理レベ
ルに設定して回路をリセットするリセット回路と、プリ
セット信号にしたがって導通制御されるＦＥＴにより第
１のクロックドインバータの出力端子を他方の論理レベ
ルに設定し、プリセット信号の反転信号にしたがって導
通制御されるＦＥＴにより第２のクロックドインバータ
の出力端子を一方の論理レベルに設定して回路をプリセ
ットするプリセット回路とから構成される。
に、請求項１記載の発明は、クロック信号によりダイナ
ミックに動作し、入力信号を受けて反転保持する第１の
クロックドインバータと、クロック信号によりダイナミ
ックに動作し、第１のクロックドインバータの出力を受
けて反転保持出力する第２のクロックドインバータと、
リセット信号の反転信号にしたがって導通制御されるＦ
ＥＴ（電界効果トランジスタ）により第１のクロックド
インバータの出力端子を一方の論理レベルに設定し、リ
セット信号にしたがって導通制御されるＦＥＴにより第
２のクロックドインバータの出力端子を他方の論理レベ
ルに設定して回路をリセットするリセット回路と、プリ
セット信号にしたがって導通制御されるＦＥＴにより第
１のクロックドインバータの出力端子を他方の論理レベ
ルに設定し、プリセット信号の反転信号にしたがって導
通制御されるＦＥＴにより第２のクロックドインバータ
の出力端子を一方の論理レベルに設定して回路をプリセ
ットするプリセット回路とから構成される。
【００１３】請求項２記載の発明は、請求項１記載の発
明において、リセット回路は、リセット信号を反転する
第１のインバータと、第１のインバータの出力により導
通制御されて、第１のクロックドインバータの出力端子
と高位電源との間に接続されてなる第１導電型のＦＥＴ
と、リセット信号により導通制御されて、第２のクロッ
クドインバータの出力端子と低位電源との間に接続され
てなる第２導電型のＦＥＴとからなり、プリセット回路
は、プリセット信号を反転する第２のインバータと、プ
リセット信号により導通制御されて、第１のクロックド
インバータの出力端子と低位電源との間に接続されてな
る第２導電型のＦＥＴと、第２のインバータの出力によ
り導通制御されて、第２のクロックドインバータの出力
端子と高位電源との間に接続されてなる第１導電型のＦ
ＥＴとからなる
明において、リセット回路は、リセット信号を反転する
第１のインバータと、第１のインバータの出力により導
通制御されて、第１のクロックドインバータの出力端子
と高位電源との間に接続されてなる第１導電型のＦＥＴ
と、リセット信号により導通制御されて、第２のクロッ
クドインバータの出力端子と低位電源との間に接続され
てなる第２導電型のＦＥＴとからなり、プリセット回路
は、プリセット信号を反転する第２のインバータと、プ
リセット信号により導通制御されて、第１のクロックド
インバータの出力端子と低位電源との間に接続されてな
る第２導電型のＦＥＴと、第２のインバータの出力によ
り導通制御されて、第２のクロックドインバータの出力
端子と高位電源との間に接続されてなる第１導電型のＦ
ＥＴとからなる
【００１４】
【作用】上記構成において、請求項１記載の発明は、ク
ロックドインバータをダイナミックに動作させてデータ
を保持し、４個のＦＥＴによりリセット及びプリセット
動作を行うようにしている。
ロックドインバータをダイナミックに動作させてデータ
を保持し、４個のＦＥＴによりリセット及びプリセット
動作を行うようにしている。
【００１５】
【実施例】以下、図面を用いてこの発明の実施例を説明
する。
する。
【００１６】図１は、この発明の一実施例に係わるＤ−
Ｆ／Ｆの回路図を示す図である。なお、図１において図
４と同符号のものは同一物である。
Ｆ／Ｆの回路図を示す図である。なお、図１において図
４と同符号のものは同一物である。
【００１７】図１において、Ｄ−Ｆ／Ｆは、ＰＭＯＳト
ランジスタ１，２およびＮＭＯＳトランジスタ３，４で
構成され、タイミング信号φによりダイナミックに動作
して入力信号Ｄを反転保持するクロックドインバータ
と、ＰＭＯＳトランジスタ７，８とＮＭＯＳトランジス
タ９，１０で構成され、クロック信号φによりダイナミ
ックに動作して上記クロックドインバータの出力を反転
保持出力するクロックドインバータと、ＰＭＯＳトラン
ジスタ５とインバータ１３とＮＭＯＳトランジスタ１２
により構成されるリセット回路と、ＮＭＯＳトランジス
タ６とインバータ１４とＰＭＯＳトランジスタ１１によ
り構成されるプリセット回路を有して構成されている。
図１中に示したＣＭ１５およびＣＳ１６は、ＭＯＳトラ
ンジスタの接合容量、ゲート容量、配線容量等の寄生容
量を動作説明のためのモデル化として示したものであ
る。
ランジスタ１，２およびＮＭＯＳトランジスタ３，４で
構成され、タイミング信号φによりダイナミックに動作
して入力信号Ｄを反転保持するクロックドインバータ
と、ＰＭＯＳトランジスタ７，８とＮＭＯＳトランジス
タ９，１０で構成され、クロック信号φによりダイナミ
ックに動作して上記クロックドインバータの出力を反転
保持出力するクロックドインバータと、ＰＭＯＳトラン
ジスタ５とインバータ１３とＮＭＯＳトランジスタ１２
により構成されるリセット回路と、ＮＭＯＳトランジス
タ６とインバータ１４とＰＭＯＳトランジスタ１１によ
り構成されるプリセット回路を有して構成されている。
図１中に示したＣＭ１５およびＣＳ１６は、ＭＯＳトラ
ンジスタの接合容量、ゲート容量、配線容量等の寄生容
量を動作説明のためのモデル化として示したものであ
る。
【００１８】図２には本実施例のタイミングチャートを
示している。
示している。
【００１９】次に、本実施例の動作を図２に示すミング
チャートに従って説明する。
チャートに従って説明する。
【００２０】図２において、タイミングＴ１では、リセ
ット信号をハイレベルにすることにより本実施例の回路
のリセットを行っている。本実施例の回路のリセット状
態は、節点ＱＭはハイレベル、節点ＱＳはロウレベルで
ある。リセット信号がハイレベルによりＰＭＯＳトラン
ジスタ５およびＮＭＯＳトランジスタ１２はＯＮ状態と
なり、寄生容量ＣＳ１６に充電されている電荷はＮＭＯ
Ｓトランジスタ１２を介してグランドに放電される。従
って、節点ＱＳはロウレベルとなる。また、タイミング
信号φがロウレベルのタイミングではＮＭＯＳトランジ
スタ３がＯＦＦ状態となるため、入力信号Ｄの値と関係
なくＰＭＯＳトランジスタ５を介して寄生容量ＣＭ１５
に充電が行われるため、節点ＱＭはハイレベルとなり、
本実施例の回路のリセット状態を実現することができ
る。
ット信号をハイレベルにすることにより本実施例の回路
のリセットを行っている。本実施例の回路のリセット状
態は、節点ＱＭはハイレベル、節点ＱＳはロウレベルで
ある。リセット信号がハイレベルによりＰＭＯＳトラン
ジスタ５およびＮＭＯＳトランジスタ１２はＯＮ状態と
なり、寄生容量ＣＳ１６に充電されている電荷はＮＭＯ
Ｓトランジスタ１２を介してグランドに放電される。従
って、節点ＱＳはロウレベルとなる。また、タイミング
信号φがロウレベルのタイミングではＮＭＯＳトランジ
スタ３がＯＦＦ状態となるため、入力信号Ｄの値と関係
なくＰＭＯＳトランジスタ５を介して寄生容量ＣＭ１５
に充電が行われるため、節点ＱＭはハイレベルとなり、
本実施例の回路のリセット状態を実現することができ
る。
【００２１】次に、タイミングＴ２では、入力信号Ｄは
ハイレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではＰＭＯＳトランジスタ１，２、Ｎ
ＭＯＳトランジスタ３，４の状態は、ＯＦＦ，ＯＮ，Ｏ
Ｎ，ＯＮとなるため、寄生容量ＣＭ１５の電荷はＮＭＯ
Ｓトランジスタ３，４を介しグランドへ放電される。従
って、節点ＱＭはロウレベルとなり、ＰＭＯＳトランジ
スタ７がＯＮ状態、ＮＭＯＳトランジスタ１０がＯＦＦ
状態となる。しかし、ＰＭＯＳトランジスタ８およびＮ
ＭＯＳトランジスタ９がＯＦＦ状態であるため、節点Ｑ
Ｍの反転データは節点ＱＳに伝搬されない。一方、タイ
ミング信号φがロウレベルのタイミングでは、ＰＭＯＳ
トランジスタ７，８、ＮＭＯＳトランジスタ９，１０の
状態はＯＮ，ＯＮ，ＯＮ，ＯＦＦとなるため、ＰＭＯＳ
トランジスタ７，８を介して寄生容量ＣＳ１６は充電さ
れ、節点ＱＳはハイレベルとなる。
ハイレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではＰＭＯＳトランジスタ１，２、Ｎ
ＭＯＳトランジスタ３，４の状態は、ＯＦＦ，ＯＮ，Ｏ
Ｎ，ＯＮとなるため、寄生容量ＣＭ１５の電荷はＮＭＯ
Ｓトランジスタ３，４を介しグランドへ放電される。従
って、節点ＱＭはロウレベルとなり、ＰＭＯＳトランジ
スタ７がＯＮ状態、ＮＭＯＳトランジスタ１０がＯＦＦ
状態となる。しかし、ＰＭＯＳトランジスタ８およびＮ
ＭＯＳトランジスタ９がＯＦＦ状態であるため、節点Ｑ
Ｍの反転データは節点ＱＳに伝搬されない。一方、タイ
ミング信号φがロウレベルのタイミングでは、ＰＭＯＳ
トランジスタ７，８、ＮＭＯＳトランジスタ９，１０の
状態はＯＮ，ＯＮ，ＯＮ，ＯＦＦとなるため、ＰＭＯＳ
トランジスタ７，８を介して寄生容量ＣＳ１６は充電さ
れ、節点ＱＳはハイレベルとなる。
【００２２】次に、タイミングＴ３では、入力信号Ｄは
ロウレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではＰＭＯＳトランジスタ１，２、Ｎ
ＭＯＳトランジスタ３，４の状態はＯＮ，ＯＮ，ＯＮ，
ＯＦＦとなるため、ＰＭＯＳトランジスタ１，２を介し
て寄生容量ＣＭ１５を充電する。従って、節点ＱＭはハ
イレベルとなり、ＰＭＯＳトランジスタ７がＯＦＦ状
態、ＮＭＯＳトランジスタ１０がＯＮ状態となる。しか
し、ＰＭＯＳトランジスタ８およびＮＭＯＳトランジス
タ９がＯＦＦ状態であるため、節点ＱＭの反転データは
節点ＱＳに伝搬されない。一方、タイミング信号φがロ
ウレベルのタイミングでは、ＰＭＯＳトランジスタ７，
８、ＮＭＯＳトランジスタ９，１０の状態はＯＦＦ，Ｏ
Ｎ，ＯＮ，ＯＮとなるため、ＮＭＯＳトランジスタ９，
１０を介して寄生容量ＣＳ１６は放電され、節点ＱＳは
ロウレベルとなる。
ロウレベルを入力しており、タイミング信号φがハイレ
ベルのタイミングではＰＭＯＳトランジスタ１，２、Ｎ
ＭＯＳトランジスタ３，４の状態はＯＮ，ＯＮ，ＯＮ，
ＯＦＦとなるため、ＰＭＯＳトランジスタ１，２を介し
て寄生容量ＣＭ１５を充電する。従って、節点ＱＭはハ
イレベルとなり、ＰＭＯＳトランジスタ７がＯＦＦ状
態、ＮＭＯＳトランジスタ１０がＯＮ状態となる。しか
し、ＰＭＯＳトランジスタ８およびＮＭＯＳトランジス
タ９がＯＦＦ状態であるため、節点ＱＭの反転データは
節点ＱＳに伝搬されない。一方、タイミング信号φがロ
ウレベルのタイミングでは、ＰＭＯＳトランジスタ７，
８、ＮＭＯＳトランジスタ９，１０の状態はＯＦＦ，Ｏ
Ｎ，ＯＮ，ＯＮとなるため、ＮＭＯＳトランジスタ９，
１０を介して寄生容量ＣＳ１６は放電され、節点ＱＳは
ロウレベルとなる。
【００２３】次に、タイミングＴ４では、プリセット信
号をハイレベルにすることにより本実施例の回路のプリ
セットを行っている。本実施例の回路のプリセット状態
は、節点ＱＭがロウレベル、節点ＱＳがハイレベルであ
る。プリセット信号がハイレベルによりＮＭＯＳトラン
ジスタ６およびＰＭＯＳトランジスタ１１はＯＮ状態と
なり、寄生容量ＣＭ１５に充電されている電荷はＮＭＯ
Ｓトランジスタ６を介してグランドに放電される。従っ
て、節点ＱＳはロウレベルとなる。また、ＮＭＯＳトラ
ンジスタ１０は節点ＱＭがロウレベルによりＯＦＦ状態
となるので、ＰＭＯＳトランジスタ１１を介して寄生容
量ＣＳ１６に充電が行われ、節点ＱＳはハイレベルとな
り、本実施例の回路のプリセット状態を実現できる。
号をハイレベルにすることにより本実施例の回路のプリ
セットを行っている。本実施例の回路のプリセット状態
は、節点ＱＭがロウレベル、節点ＱＳがハイレベルであ
る。プリセット信号がハイレベルによりＮＭＯＳトラン
ジスタ６およびＰＭＯＳトランジスタ１１はＯＮ状態と
なり、寄生容量ＣＭ１５に充電されている電荷はＮＭＯ
Ｓトランジスタ６を介してグランドに放電される。従っ
て、節点ＱＳはロウレベルとなる。また、ＮＭＯＳトラ
ンジスタ１０は節点ＱＭがロウレベルによりＯＦＦ状態
となるので、ＰＭＯＳトランジスタ１１を介して寄生容
量ＣＳ１６に充電が行われ、節点ＱＳはハイレベルとな
り、本実施例の回路のプリセット状態を実現できる。
【００２４】したがって、本実施例の回路は、節点ＱＭ
と節点ＱＳの保持しているデータは反転しているが、タ
イミング信号φの前半で節点ＱＭの値が決まり、タイミ
ング信号φの後半で節点ＱＳの値が節点ＱＭの値の変化
に従って変化するといったマスタースレーブ形のフリッ
プフロップ回路となっている。すなわち、図１に示すよ
うに、節点ＱＭを境に左側の構成がマスター側、右側が
スレーブ側となっている。
と節点ＱＳの保持しているデータは反転しているが、タ
イミング信号φの前半で節点ＱＭの値が決まり、タイミ
ング信号φの後半で節点ＱＳの値が節点ＱＭの値の変化
に従って変化するといったマスタースレーブ形のフリッ
プフロップ回路となっている。すなわち、図１に示すよ
うに、節点ＱＭを境に左側の構成がマスター側、右側が
スレーブ側となっている。
【００２５】このように、２つのクロックドインバータ
をタイミング信号φによりダイナミックに動作させるこ
とによって、クロックドインバータの出力に寄生する容
量にデータを保持し、マスタースレーブ形のフリップフ
ロップ回路を少ない素子数で実現している。また、４つ
のトランジスタでリセットならびにプリセット回路を構
成しているので、少ない素子数でリセットならびにプリ
セット動作をマスタースレーブ形のフリップフロップ回
路で実現することができる。
をタイミング信号φによりダイナミックに動作させるこ
とによって、クロックドインバータの出力に寄生する容
量にデータを保持し、マスタースレーブ形のフリップフ
ロップ回路を少ない素子数で実現している。また、４つ
のトランジスタでリセットならびにプリセット回路を構
成しているので、少ない素子数でリセットならびにプリ
セット動作をマスタースレーブ形のフリップフロップ回
路で実現することができる。
【００２６】
【発明の効果】以上説明したように、請求項１の発明
は、クロックドインバータをダイナミックに動作させて
データを保持し、４個のＦＥＴによりリセット及びプリ
セット動作を行うようにしているので、小型な構成でリ
セットならびにプリセット動作が可能なフリップフロッ
プ回路を提供することができる。
は、クロックドインバータをダイナミックに動作させて
データを保持し、４個のＦＥＴによりリセット及びプリ
セット動作を行うようにしているので、小型な構成でリ
セットならびにプリセット動作が可能なフリップフロッ
プ回路を提供することができる。
【図１】この発明の一実施例に係わるＤ−Ｆ／Ｆの回路
構成を示す図である。
構成を示す図である。
【図２】図１の動作タイミングを示すタイミングチャー
トである。
トである。
【図３】従来のＤ−Ｆ／Ｆの論理回路による構成図であ
る。
る。
【図４】図３の動作タイミングを示すタイミングチャー
トである。
トである。
【図５】図３の論理回路をＭＯＳトランジスタで実現し
た回路図である。
た回路図である。
１，２，５，７，８，１１ ＰＭＯＳトランジスタ ３，４，６，９，１０，１２ ＮＭＯＳトランジスタ １３，１４，５００，６００ インバータ １５ 寄生容量ＣＭ １６ 寄生容量ＣＳ １００，２００ クロックドインバータ ３００，４００ クロックドＮＡＭＤ
Claims (2)
- 【請求項１】 クロック信号によりダイナミックに動作
し、入力信号を受けて反転保持する第１のクロックドイ
ンバータと、 クロック信号によりダイナミックに動作し、第１のクロ
ックドインバータの出力を受けて反転保持出力する第２
のクロックドインバータと、 リセット信号の反転信号にしたがって導通制御されるＦ
ＥＴ（電界効果トランジスタ）により第１のクロックド
インバータの出力端子を一方の論理レベルに設定し、リ
セット信号にしたがって導通制御されるＦＥＴにより第
２のクロックドインバータの出力端子を他方の論理レベ
ルに設定して回路をリセットするリセット回路と、 プリセット信号にしたがって導通制御されるＦＥＴによ
り第１のクロックドインバータの出力端子を他方の論理
レベルに設定し、プリセット信号の反転信号にしたがっ
て導通制御されるＦＥＴにより第２のクロックドインバ
ータの出力端子を一方の論理レベルに設定して回路をプ
リセットするプリセット回路とを有することを特徴とす
るフリップフロップ回路。 - 【請求項２】 前記リセット回路は、 リセット信号を反転する第１のインバータと、 第１のインバータの出力により導通制御されて、第１の
クロックドインバータの出力端子と高位電源との間に接
続されてなる第１導電型のＦＥＴと、 リセット信号により導通制御されて、第２のクロックド
インバータの出力端子と低位電源との間に接続されてな
る第２導電型のＦＥＴとからなり、 前記プリセット回路は、 プリセット信号を反転する第２のインバータと、 プリセット信号により導通制御されて、第１のクロック
ドインバータの出力端子と低位電源との間に接続されて
なる第２導電型のＦＥＴと、 第２のインバータの出力により導通制御されて、第２の
クロックドインバータの出力端子と高位電源との間に接
続されてなる第１導電型のＦＥＴとからなることを特徴
とする請求項１記載のフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048205A JPH06260902A (ja) | 1993-03-09 | 1993-03-09 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5048205A JPH06260902A (ja) | 1993-03-09 | 1993-03-09 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260902A true JPH06260902A (ja) | 1994-09-16 |
Family
ID=12796891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5048205A Withdrawn JPH06260902A (ja) | 1993-03-09 | 1993-03-09 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260902A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| KR100333664B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 고속동작시에 안정적으로 동작하는 디-플립플롭 |
| KR100490294B1 (ko) * | 1998-09-28 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 리셋 회로 |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
-
1993
- 1993-03-09 JP JP5048205A patent/JPH06260902A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| KR100490294B1 (ko) * | 1998-09-28 | 2005-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 리셋 회로 |
| KR100333664B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 고속동작시에 안정적으로 동작하는 디-플립플롭 |
| JP2007336482A (ja) * | 2006-06-19 | 2007-12-27 | Toshiba Corp | 半導体集積回路装置 |
| US8395431B2 (en) * | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8558595B2 (en) | 2006-06-19 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |