JPH06140905A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06140905A JPH06140905A JP4003946A JP394692A JPH06140905A JP H06140905 A JPH06140905 A JP H06140905A JP 4003946 A JP4003946 A JP 4003946A JP 394692 A JP394692 A JP 394692A JP H06140905 A JPH06140905 A JP H06140905A
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- 239000004065 semiconductor Substances 0.000 title description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 入力容量を減少することにより、高速化、低
消費電力化を図る。 【構成】 ソース電極がＶＤＤ電極、ゲート電極が第１
の出力端子に接続されるＭＯＳＴｒ２ａと、ソース電極
がＶＤＤ電極、ゲート電極が第２の出力端子に接続され
るＭＯＳＴｒ２ｂと、ゲート電極が第１の入力信号群１
ａに接続されソース電極及びドレイン電極が互いに直並
列に接続された第１のＭＯＳＴｒ群３ａと、ゲート電極
が第２の入力信号群１ｂに接続され、ソース電極及びド
レイン電極が互いに直並列に接続された第２のＭＯＳＴ
ｒ群３ｂと、ソース電極がＭＯＳＴｒ群３ａ、ゲート電
極がクロック信号、ドレイン電極が第１の出力端子に接
続されるＭＯＳＴｒ４ａと、ソース電極がＭＯＳＴｒ群
３ｂ、ゲート電極がクロック信号、ドレイン電極が第２
の出力端子に接続されるＭＯＳＴｒ４ｂ、より構成され
る。
消費電力化を図る。 【構成】 ソース電極がＶＤＤ電極、ゲート電極が第１
の出力端子に接続されるＭＯＳＴｒ２ａと、ソース電極
がＶＤＤ電極、ゲート電極が第２の出力端子に接続され
るＭＯＳＴｒ２ｂと、ゲート電極が第１の入力信号群１
ａに接続されソース電極及びドレイン電極が互いに直並
列に接続された第１のＭＯＳＴｒ群３ａと、ゲート電極
が第２の入力信号群１ｂに接続され、ソース電極及びド
レイン電極が互いに直並列に接続された第２のＭＯＳＴ
ｒ群３ｂと、ソース電極がＭＯＳＴｒ群３ａ、ゲート電
極がクロック信号、ドレイン電極が第１の出力端子に接
続されるＭＯＳＴｒ４ａと、ソース電極がＭＯＳＴｒ群
３ｂ、ゲート電極がクロック信号、ドレイン電極が第２
の出力端子に接続されるＭＯＳＴｒ４ｂ、より構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に、ＣＭＯＳダイナミック方式半導体集積回路に
関する。
し、特に、ＣＭＯＳダイナミック方式半導体集積回路に
関する。
【０００２】
【従来の技術】従来の半導体集積回路は、図６に示すよ
うに、ゲート電極が入力群３０に接続され、ソース電極
またはドレイン電極が互いに直並列に接続されているＰ
チャンネル型ＭＯＳトランジスタ群３１と、ゲート電極
が入力群３０に接続され、ソース電極またはドレイン電
極が互いに直並列に接続されているＮチャンネル型ＭＯ
Ｓトランジスタ群３２と、ゲート電極が回路の動作状態
を制御するクロック信号（ＣＬＫ）３３ａ、ソース電極
がＮチャンネル型ＭＯＳトランジスタ群３２、ドレイン
電極が出力端子３８に接続されるＮチャンネル型ＭＯＳ
トランジスタ３４と、ゲート電極が回路の動作状態を制
御するクロック信号（ＣＬＫ）３３ａの反転信号（ＣＬ
ＫＢ）３３ｂ、ソース電極がＰチャンネル型ＭＯＳトラ
ンジスタ群３１、ドレイン電極が出力端子３８に接続さ
れるＰチャンネル型ＭＯＳトランジスタ３５とを有して
いる（クロックド・ＣＭＯＳ・カリュキュレータ・サー
キットリィ：Ｃｌｏｃｋｅｄ ＣＭＯＳ Ｃａｌｃｕｌ
ａｔｏｒ Ｃｉｒｃｕｉｔｒｙ、ＩＥＥＥ Ｊ．Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｐｐ．４６２−
４６９、１９７３）。
うに、ゲート電極が入力群３０に接続され、ソース電極
またはドレイン電極が互いに直並列に接続されているＰ
チャンネル型ＭＯＳトランジスタ群３１と、ゲート電極
が入力群３０に接続され、ソース電極またはドレイン電
極が互いに直並列に接続されているＮチャンネル型ＭＯ
Ｓトランジスタ群３２と、ゲート電極が回路の動作状態
を制御するクロック信号（ＣＬＫ）３３ａ、ソース電極
がＮチャンネル型ＭＯＳトランジスタ群３２、ドレイン
電極が出力端子３８に接続されるＮチャンネル型ＭＯＳ
トランジスタ３４と、ゲート電極が回路の動作状態を制
御するクロック信号（ＣＬＫ）３３ａの反転信号（ＣＬ
ＫＢ）３３ｂ、ソース電極がＰチャンネル型ＭＯＳトラ
ンジスタ群３１、ドレイン電極が出力端子３８に接続さ
れるＰチャンネル型ＭＯＳトランジスタ３５とを有して
いる（クロックド・ＣＭＯＳ・カリュキュレータ・サー
キットリィ：Ｃｌｏｃｋｅｄ ＣＭＯＳ Ｃａｌｃｕｌ
ａｔｏｒ Ｃｉｒｃｕｉｔｒｙ、ＩＥＥＥ Ｊ．Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、ｐｐ．４６２−
４６９、１９７３）。
【０００３】クロック信号（ＣＬＫ）３３ａがＨｉｇｈ
レベルの時、Ｎチャンネル型ＭＯＳトランジスタ３４及
びＰチャンネル型ＭＯＳトランジスタ３５はＯＮ状態と
なる。この時、入力信号群３０の各信号レベルにより、
Ｐチャンネル型ＭＯＳトランジスタ群３１及びＮチャン
ネル型ＭＯＳトランジスタ群３２のそれぞれのＭＯＳト
ランジスタはＯＮ状態またはＯＦＦ状態となり、回路は
ＨｉｇｈレベルまたはＬｏｗレベルの信号を出力する。
この時には通常のＣＭＯＳ回路の動作となる。出力がＨ
ｉｇｈレベルからＬｏｗレベルに変化する場合には、出
力端子とＧＮＤ電極の間にＮチャンネル型ＭＯＳトラン
ジスタによる導通経路ができ、出力端子とＶＤＤ電極と
の間はＰチャンネル型ＭＯＳトランジスタにより電気的
に切り放された状態となる。ＬｏｗレベルからＨｉｇｈ
レベルに変化する場合には、これと逆になる。変化する
速度は、それぞれのＭＯＳトランジスタの能力（ＭＯＳ
トランジスタのチャンネル幅）による。
レベルの時、Ｎチャンネル型ＭＯＳトランジスタ３４及
びＰチャンネル型ＭＯＳトランジスタ３５はＯＮ状態と
なる。この時、入力信号群３０の各信号レベルにより、
Ｐチャンネル型ＭＯＳトランジスタ群３１及びＮチャン
ネル型ＭＯＳトランジスタ群３２のそれぞれのＭＯＳト
ランジスタはＯＮ状態またはＯＦＦ状態となり、回路は
ＨｉｇｈレベルまたはＬｏｗレベルの信号を出力する。
この時には通常のＣＭＯＳ回路の動作となる。出力がＨ
ｉｇｈレベルからＬｏｗレベルに変化する場合には、出
力端子とＧＮＤ電極の間にＮチャンネル型ＭＯＳトラン
ジスタによる導通経路ができ、出力端子とＶＤＤ電極と
の間はＰチャンネル型ＭＯＳトランジスタにより電気的
に切り放された状態となる。ＬｏｗレベルからＨｉｇｈ
レベルに変化する場合には、これと逆になる。変化する
速度は、それぞれのＭＯＳトランジスタの能力（ＭＯＳ
トランジスタのチャンネル幅）による。
【０００４】クロック信号（ＣＬＫ）３３ａがＬｏｗレ
ベルになると、Ｎチャンネル型ＭＯＳトランジスタ３４
及びＰチャンネル型ＭＯＳトランジスタ３５はＯＦＦ状
態となるために、回路はＶＤＤ電極及びＧＮＤ電極と電
気的に切り放される。この時、出力は入力信号群３０の
各信号レベルによらず、クロック信号（ＣＬＫ）３３ａ
がＬｏｗレベルに変化する直前のレベルが出力端子の容
量によりダイナミックに保持されている。
ベルになると、Ｎチャンネル型ＭＯＳトランジスタ３４
及びＰチャンネル型ＭＯＳトランジスタ３５はＯＦＦ状
態となるために、回路はＶＤＤ電極及びＧＮＤ電極と電
気的に切り放される。この時、出力は入力信号群３０の
各信号レベルによらず、クロック信号（ＣＬＫ）３３ａ
がＬｏｗレベルに変化する直前のレベルが出力端子の容
量によりダイナミックに保持されている。
【０００５】
【発明が解決しようとする課題】この従来の半導体集積
回路では、高速化するためにＭＯＳトランジスタのチャ
ンネル幅を広くする必要があり、入力容量が増加する。
入力容量が大きくなることにより、この回路に入力され
る信号（入力信号群３０、クロック信号３３ａ、クロッ
ク信号の反転信号３３ｂ）の遅延値が増大する。遅延値
を小さくするためには、これらの信号を生成する回路の
駆動能力を大きくする必要がある。また、入力容量が大
きくなることにより、これらの信号を生成する回路の消
費電力が増大する。入力信号群３０は、Ｐチャンネル型
ＭＯＳトランジスタ群３１とＮチャンネル型ＭＯＳトラ
ンジスタ群３２の両方に入力されるために、これらのＭ
ＯＳトランジスタのチャンネル幅が広くなることの影響
は大きい。
回路では、高速化するためにＭＯＳトランジスタのチャ
ンネル幅を広くする必要があり、入力容量が増加する。
入力容量が大きくなることにより、この回路に入力され
る信号（入力信号群３０、クロック信号３３ａ、クロッ
ク信号の反転信号３３ｂ）の遅延値が増大する。遅延値
を小さくするためには、これらの信号を生成する回路の
駆動能力を大きくする必要がある。また、入力容量が大
きくなることにより、これらの信号を生成する回路の消
費電力が増大する。入力信号群３０は、Ｐチャンネル型
ＭＯＳトランジスタ群３１とＮチャンネル型ＭＯＳトラ
ンジスタ群３２の両方に入力されるために、これらのＭ
ＯＳトランジスタのチャンネル幅が広くなることの影響
は大きい。
【０００６】また、動作状態を制御するためにクロック
信号（ＣＬＫ）３３ａだけでなく、この反転信号（ＣＬ
ＫＢ）３３ｂも必要である。
信号（ＣＬＫ）３３ａだけでなく、この反転信号（ＣＬ
ＫＢ）３３ｂも必要である。
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規な半導体
集積回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路は、ソース電極が第１
の基準電位、ゲート電極が第１の出力電位を出力する第
１の出力端子、ドレイン電極が第１の出力電位と論理的
に反対の第２の出力電位を出力する第２の出力端子に接
続される第１の導電形の第１のＭＯＳトランジスタと、
ソース電極が第１の基準電位、ゲート電極が第２の出力
端子、ドレイン電極が第１の出力電位に接続される第１
の導電形の第２のＭＯＳトランジスタと、ソース電極が
第２の出力端子、ゲート電極が動作状態を制御するクロ
ック信号に接続される第２の導電形の第３のＭＯＳトラ
ンジスタと、ソース電極が第１の出力端子、ゲート電極
がクロック信号に接続される第２の導電形の第４のＭＯ
Ｓトランジスタと、第３のＭＯＳトランジスタのドレイ
ン電極と第２の基準電位との間に配置され、ゲート電極
が少なくとも１個以上の第１の入力信号群に接続される
第２の導電形の第５のＭＯＳトランジスタを少なくとも
１個以上複数個含み、第５のＭＯＳトランジスタのソー
ス電極またはドレイン電極が直並列接続されている第１
のＭＯＳトランジスタ群と、第４のＭＯＳトランジスタ
のドレイン電極と第２の基準電位との間に配置され、ゲ
ート電極が第１の入力信号群と論理的に反対の、少なく
とも１個以上の第２の入力信号群に接続される第２の導
電形の第６のＭＯＳトランジスタを少なくとも１個以上
複数個含み、第６のＭＯＳトランジスタのソース電極ま
たはドレイン電極が直並列接続されている第２のＭＯＳ
トランジスタ群とを備えて構成される。
に、本発明に係る半導体集積回路は、ソース電極が第１
の基準電位、ゲート電極が第１の出力電位を出力する第
１の出力端子、ドレイン電極が第１の出力電位と論理的
に反対の第２の出力電位を出力する第２の出力端子に接
続される第１の導電形の第１のＭＯＳトランジスタと、
ソース電極が第１の基準電位、ゲート電極が第２の出力
端子、ドレイン電極が第１の出力電位に接続される第１
の導電形の第２のＭＯＳトランジスタと、ソース電極が
第２の出力端子、ゲート電極が動作状態を制御するクロ
ック信号に接続される第２の導電形の第３のＭＯＳトラ
ンジスタと、ソース電極が第１の出力端子、ゲート電極
がクロック信号に接続される第２の導電形の第４のＭＯ
Ｓトランジスタと、第３のＭＯＳトランジスタのドレイ
ン電極と第２の基準電位との間に配置され、ゲート電極
が少なくとも１個以上の第１の入力信号群に接続される
第２の導電形の第５のＭＯＳトランジスタを少なくとも
１個以上複数個含み、第５のＭＯＳトランジスタのソー
ス電極またはドレイン電極が直並列接続されている第１
のＭＯＳトランジスタ群と、第４のＭＯＳトランジスタ
のドレイン電極と第２の基準電位との間に配置され、ゲ
ート電極が第１の入力信号群と論理的に反対の、少なく
とも１個以上の第２の入力信号群に接続される第２の導
電形の第６のＭＯＳトランジスタを少なくとも１個以上
複数個含み、第６のＭＯＳトランジスタのソース電極ま
たはドレイン電極が直並列接続されている第２のＭＯＳ
トランジスタ群とを備えて構成される。
【０００９】
【実施例】次に、本発明をその好ましい各実施例につい
て図面を参照して具体的に説明する。
て図面を参照して具体的に説明する。
【００１０】図１（ａ）は本発明による第１の実施例を
示す回路構成図であり、（ｂ）はそのタイミングチャー
トである。
示す回路構成図であり、（ｂ）はそのタイミングチャー
トである。
【００１１】図１（ａ）、（ｂ）を参照するに、１ａは
入力信号群、１ｂは入力信号群１ａと論理的に反対の入
力信号群、２ａ、２ｂはＰチャンネル形ＭＯＳトランジ
スタ、３ａ、３ｂはＮチャンネル形ＭＯＳトランジスタ
により構成されたＭＯＳトランジスタ群、４ａ、４ｂは
Ｎチャンネル形ＭＯＳトランジスタ、５ａ、５ｂは互い
に論理に反対の信号レベルを出力する出力端子（Ｑ、Ｑ
Ｂ）、６ａ、６ｂは動作状態を制御するクロック信号を
それぞれ示す。
入力信号群、１ｂは入力信号群１ａと論理的に反対の入
力信号群、２ａ、２ｂはＰチャンネル形ＭＯＳトランジ
スタ、３ａ、３ｂはＮチャンネル形ＭＯＳトランジスタ
により構成されたＭＯＳトランジスタ群、４ａ、４ｂは
Ｎチャンネル形ＭＯＳトランジスタ、５ａ、５ｂは互い
に論理に反対の信号レベルを出力する出力端子（Ｑ、Ｑ
Ｂ）、６ａ、６ｂは動作状態を制御するクロック信号を
それぞれ示す。
【００１２】Ｐチャンネル形ＭＯＳトランジスタ２ａ
は、ソース電極がＶＤＤ電極に、ゲート電極が出力端子
（Ｑ）５ｂに、ドレイン電極がＮチャンネル形ＭＯＳト
ランジスタ４ａのソース電極及び出力端子（ＱＢ）５ａ
にそれぞれ接続されている。Ｐチャンネル形ＭＯＳトラ
ンジスタ２ｂは、ソース電極がＶＤＤ電極に、ゲート電
極が出力端子（ＱＢ）５ａに、ドレイン電極がＮチャン
ネル形ＭＯＳトランジスタ４ｂのソース電極及び出力端
子（Ｑ）５ｂにそれぞれ接続されている。Ｎチャンネル
形トランジスタ４ａは、ドレイン電極がＰチャンネル形
ＭＯＳトランジスタ２ａのドレイン電極及び出力端子
（ＱＢ）５ａに、ゲート電極がクロック信号（ＣＬＫ）
６ａに、ソース電極がＭＯＳトランジスタ群３ａにそれ
ぞれ接続されている。Ｎチャンネル形トランジスタ４ｂ
は、ドレイン電極がＰチャンネル形ＭＯＳトランジスタ
２ｂのドレイン電極及び出力端子（Ｑ）５ｂに、ゲート
電極がクロック信号（ＣＬＫ）６ｂに、ソース電極がＭ
ＯＳトランジスタ群３ｂにそれぞれ接続されている。Ｍ
ＯＳトランジスタ群３ａは、これを構成するＮチャンネ
ル形ＭＯＳトランジスタのゲート電極が入力信号群１ａ
に、ソース電極及びドレイン電極が互いに直並列接続さ
れ、Ｎチャンネル形ＭＯＳトランジスタ４ａのソース電
極とＧＮＤ電極との間に接続されている。ＭＯＳトラン
ジスタ群３ｂは、これを構成するＮチャンネル形ＭＯＳ
トランジスタのゲート電極が入力信号群１ｂに、ソース
電極及びドレイン電極が互いに直並列接続され、Ｎチャ
ンネル形ＭＯＳトランジスタ４ｂのソース電極とＧＮＤ
電極との間に接続されている。
は、ソース電極がＶＤＤ電極に、ゲート電極が出力端子
（Ｑ）５ｂに、ドレイン電極がＮチャンネル形ＭＯＳト
ランジスタ４ａのソース電極及び出力端子（ＱＢ）５ａ
にそれぞれ接続されている。Ｐチャンネル形ＭＯＳトラ
ンジスタ２ｂは、ソース電極がＶＤＤ電極に、ゲート電
極が出力端子（ＱＢ）５ａに、ドレイン電極がＮチャン
ネル形ＭＯＳトランジスタ４ｂのソース電極及び出力端
子（Ｑ）５ｂにそれぞれ接続されている。Ｎチャンネル
形トランジスタ４ａは、ドレイン電極がＰチャンネル形
ＭＯＳトランジスタ２ａのドレイン電極及び出力端子
（ＱＢ）５ａに、ゲート電極がクロック信号（ＣＬＫ）
６ａに、ソース電極がＭＯＳトランジスタ群３ａにそれ
ぞれ接続されている。Ｎチャンネル形トランジスタ４ｂ
は、ドレイン電極がＰチャンネル形ＭＯＳトランジスタ
２ｂのドレイン電極及び出力端子（Ｑ）５ｂに、ゲート
電極がクロック信号（ＣＬＫ）６ｂに、ソース電極がＭ
ＯＳトランジスタ群３ｂにそれぞれ接続されている。Ｍ
ＯＳトランジスタ群３ａは、これを構成するＮチャンネ
ル形ＭＯＳトランジスタのゲート電極が入力信号群１ａ
に、ソース電極及びドレイン電極が互いに直並列接続さ
れ、Ｎチャンネル形ＭＯＳトランジスタ４ａのソース電
極とＧＮＤ電極との間に接続されている。ＭＯＳトラン
ジスタ群３ｂは、これを構成するＮチャンネル形ＭＯＳ
トランジスタのゲート電極が入力信号群１ｂに、ソース
電極及びドレイン電極が互いに直並列接続され、Ｎチャ
ンネル形ＭＯＳトランジスタ４ｂのソース電極とＧＮＤ
電極との間に接続されている。
【００１３】クロック信号（ＣＬＫ）６ａ、６ｂがＨｉ
ｇｈレベルの時、Ｎチャンネル形ＭＯＳトランジスタ４
ａ、４ｂはＯＮ状態である。この時、入力信号群１ａ、
１ｂのそれぞれの各信号レベルによりＭＯＳトランジス
タ群３ａ、３ｂの一方は出力端子とＧＮＤ電極との間を
導通状態とし、他方は電気的に切り放した状態とする。
ここで例えば、ＭＯＳトランジスタ群３ａが導通状態、
ＭＯＳトランジスタ群３ｂがＧＮＤ電極と出力端子
（Ｑ）５ｂを電気的に切り放した状態とする。出力端子
（ＱＢ）５ａはＧＮＤ電極と導通されたのでＬｏｗレベ
ルとなる。Ｐチャンネル形ＭＯＳトランジスタ２ｂはゲ
ート電極が出力端子（ＱＢ）５ａに接続されているため
にＯＮ状態となる。出力端子（Ｑ）５ｂは、ＭＯＳトラ
ンジスタ群３ｂによりＧＮＤ電極と電気的に切り放され
ているために、Ｈｉｇｈレベルとなる。このためにＰチ
ャンネル形ＭＯＳトランジスタ２ａはＯＦＦ状態とな
る。このようにＶＤＤ電極とＧＮＤ電極との経路は、Ｐ
チャンネル形ＭＯＳトランジスタ２ａとＭＯＳトランジ
スタ群３ａによる経路とＰチャンネル形ＭＯＳトランジ
スタ２ｂとＭＯＳトランジスタ群３ｂによる経路とが有
るが、いずれも一方の導電形のＭＯＳトランジスタによ
り電気的に切り放された状態となっている。このため定
常的な電流は流れない。ＭＯＳトランジスタ群３ａ、３
ｂの状態が反対の時も同様である。
ｇｈレベルの時、Ｎチャンネル形ＭＯＳトランジスタ４
ａ、４ｂはＯＮ状態である。この時、入力信号群１ａ、
１ｂのそれぞれの各信号レベルによりＭＯＳトランジス
タ群３ａ、３ｂの一方は出力端子とＧＮＤ電極との間を
導通状態とし、他方は電気的に切り放した状態とする。
ここで例えば、ＭＯＳトランジスタ群３ａが導通状態、
ＭＯＳトランジスタ群３ｂがＧＮＤ電極と出力端子
（Ｑ）５ｂを電気的に切り放した状態とする。出力端子
（ＱＢ）５ａはＧＮＤ電極と導通されたのでＬｏｗレベ
ルとなる。Ｐチャンネル形ＭＯＳトランジスタ２ｂはゲ
ート電極が出力端子（ＱＢ）５ａに接続されているため
にＯＮ状態となる。出力端子（Ｑ）５ｂは、ＭＯＳトラ
ンジスタ群３ｂによりＧＮＤ電極と電気的に切り放され
ているために、Ｈｉｇｈレベルとなる。このためにＰチ
ャンネル形ＭＯＳトランジスタ２ａはＯＦＦ状態とな
る。このようにＶＤＤ電極とＧＮＤ電極との経路は、Ｐ
チャンネル形ＭＯＳトランジスタ２ａとＭＯＳトランジ
スタ群３ａによる経路とＰチャンネル形ＭＯＳトランジ
スタ２ｂとＭＯＳトランジスタ群３ｂによる経路とが有
るが、いずれも一方の導電形のＭＯＳトランジスタによ
り電気的に切り放された状態となっている。このため定
常的な電流は流れない。ＭＯＳトランジスタ群３ａ、３
ｂの状態が反対の時も同様である。
【００１４】クロック信号（ＣＬＫ）６ａ、６ｂがＬｏ
ｗレベルの時、Ｎチャンネル形ＭＯＳトランジスタ４
ａ、４ｂはＯＦＦ状態である。このために各出力端子
（Ｑ、ＱＢ）５ａ、５ｂは、入力信号群１ａ、１ｂの各
信号レベルによらずＧＮＤ電極とは電気的に切り放され
た状態となる。従って、出力端子（Ｑ、ＱＢ）５ａ、５
ｂをＬｏｗレベルに変化させることはできない。また、
Ｐチャンネル形ＭＯＳトランジスタ２ａ、２ｂは、入力
信号群１ａ、１ｂによりその導通状態を変化させること
はできない。従って各出力端子（Ｑ、ＱＢ）５ａ、５ｂ
はクロック信号（ＣＬＫ）６ａ、６ｂがＨｉｇｈレベル
からＬｏｗレベルに変化する直前のレベルを各出力端子
（Ｑ、ＱＢ）５ａ、５ｂの容量によりダイナミック的に
保持する。
ｗレベルの時、Ｎチャンネル形ＭＯＳトランジスタ４
ａ、４ｂはＯＦＦ状態である。このために各出力端子
（Ｑ、ＱＢ）５ａ、５ｂは、入力信号群１ａ、１ｂの各
信号レベルによらずＧＮＤ電極とは電気的に切り放され
た状態となる。従って、出力端子（Ｑ、ＱＢ）５ａ、５
ｂをＬｏｗレベルに変化させることはできない。また、
Ｐチャンネル形ＭＯＳトランジスタ２ａ、２ｂは、入力
信号群１ａ、１ｂによりその導通状態を変化させること
はできない。従って各出力端子（Ｑ、ＱＢ）５ａ、５ｂ
はクロック信号（ＣＬＫ）６ａ、６ｂがＨｉｇｈレベル
からＬｏｗレベルに変化する直前のレベルを各出力端子
（Ｑ、ＱＢ）５ａ、５ｂの容量によりダイナミック的に
保持する。
【００１５】図２は本発明による第２の実施例を示す回
路構成図である。
路構成図である。
【００１６】図２を参照するに、７ａは入力信号群、７
ｂは入力信号群７ａと論理的に反対の入力信号群、８
ａ、８ｂはＮチャンネル形ＭＯＳトランジスタ、９ａ、
９ｂはＰチャンネル形ＭＯＳトランジスタにより構成さ
れたＭＯＳトランジスタ群、１０ａ、１０ｂはＰチャン
ネル形ＭＯＳトランジスタ、１１ａ、１１ｂは互いに論
理に反対の信号レベルを出力する出力端子（Ｑ、Ｑ
Ｂ）、１２ａ、１２ｂは動作状態を制御するクロック信
号をそれぞれ示す。
ｂは入力信号群７ａと論理的に反対の入力信号群、８
ａ、８ｂはＮチャンネル形ＭＯＳトランジスタ、９ａ、
９ｂはＰチャンネル形ＭＯＳトランジスタにより構成さ
れたＭＯＳトランジスタ群、１０ａ、１０ｂはＰチャン
ネル形ＭＯＳトランジスタ、１１ａ、１１ｂは互いに論
理に反対の信号レベルを出力する出力端子（Ｑ、Ｑ
Ｂ）、１２ａ、１２ｂは動作状態を制御するクロック信
号をそれぞれ示す。
【００１７】Ｎチャンネル形ＭＯＳトランジスタ８ａ
は、ソース電極がＧＮＤ電極に、ゲート電極が出力端子
（Ｑ）１１ｂに、ドレイン電極がＰチャンネル形ＭＯＳ
トランジスタ１０ａのドレイン電極及び出力端子（Ｑ
Ｂ）１１ａにそれぞれ接続されている。Ｎチャンネル形
ＭＯＳトランジスタ８ｂは、ソース電極がＧＮＤ電極
に、ゲート電極が出力端子（ＱＢ）１１ａに、ドレイン
電極がＰチャンネル形ＭＯＳトランジスタ１０ｂのドレ
イン電極及び出力端子（Ｑ）１１ｂにそれぞれ接続され
ている。Ｐチャンネル形トランジスタ１０ａは、ドレイ
ン電極がＮチャンネル形ＭＯＳトランジスタ８ａのドレ
イン電極及び出力端子（ＱＢ）１１ａに、ゲート電極が
クロック信号（ＣＬＫ）１２ａに、ソース電極がＭＯＳ
トランジスタ群９ａにそれぞれ接続されている。Ｐチャ
ンネル形トランジスタ１０ｂは、ドレイン電極がＮチャ
ンネル形ＭＯＳトランジスタ８ｂのドレイン電極及び出
力端子（Ｑ）１１ｂに、ゲート電極がクロック信号（Ｃ
ＫＬ）１２ｂに、ソース電極がＭＯＳトランジスタ群９
ｂにそれぞれ接続されている。
は、ソース電極がＧＮＤ電極に、ゲート電極が出力端子
（Ｑ）１１ｂに、ドレイン電極がＰチャンネル形ＭＯＳ
トランジスタ１０ａのドレイン電極及び出力端子（Ｑ
Ｂ）１１ａにそれぞれ接続されている。Ｎチャンネル形
ＭＯＳトランジスタ８ｂは、ソース電極がＧＮＤ電極
に、ゲート電極が出力端子（ＱＢ）１１ａに、ドレイン
電極がＰチャンネル形ＭＯＳトランジスタ１０ｂのドレ
イン電極及び出力端子（Ｑ）１１ｂにそれぞれ接続され
ている。Ｐチャンネル形トランジスタ１０ａは、ドレイ
ン電極がＮチャンネル形ＭＯＳトランジスタ８ａのドレ
イン電極及び出力端子（ＱＢ）１１ａに、ゲート電極が
クロック信号（ＣＬＫ）１２ａに、ソース電極がＭＯＳ
トランジスタ群９ａにそれぞれ接続されている。Ｐチャ
ンネル形トランジスタ１０ｂは、ドレイン電極がＮチャ
ンネル形ＭＯＳトランジスタ８ｂのドレイン電極及び出
力端子（Ｑ）１１ｂに、ゲート電極がクロック信号（Ｃ
ＫＬ）１２ｂに、ソース電極がＭＯＳトランジスタ群９
ｂにそれぞれ接続されている。
【００１８】ＭＯＳトランジスタ群９ａは、これを構成
するＰチャンネル形ＭＯＳトランジスタのゲート電極が
入力信号群７ａに、ソース電極及びドレイン電極が互い
に直並列接続され、Ｐチャンネル形ＭＯＳトランジスタ
１０ａのソース電極とＶＤＤ電極との間に接続されてい
る。ＭＯＳトランジスタ群９ｂは、これを構成するＰチ
ャンネル形ＭＯＳトランジスタのゲート電極が入力信号
群７ｂに、ソース電極及びドレイン電極が互いに直並列
接続され、Ｐチャンネル形ＭＯＳトランジスタ１０ｂの
ソース電極とＶＤＤ電極との間に接続されている。この
第２の実施例の動作は第１の実施例と同様である。
するＰチャンネル形ＭＯＳトランジスタのゲート電極が
入力信号群７ａに、ソース電極及びドレイン電極が互い
に直並列接続され、Ｐチャンネル形ＭＯＳトランジスタ
１０ａのソース電極とＶＤＤ電極との間に接続されてい
る。ＭＯＳトランジスタ群９ｂは、これを構成するＰチ
ャンネル形ＭＯＳトランジスタのゲート電極が入力信号
群７ｂに、ソース電極及びドレイン電極が互いに直並列
接続され、Ｐチャンネル形ＭＯＳトランジスタ１０ｂの
ソース電極とＶＤＤ電極との間に接続されている。この
第２の実施例の動作は第１の実施例と同様である。
【００１９】図３は本発明の回路１９ａ、１９ｂを２個
縦続接続することによりＤフリップ・フロップを構成し
た場合の回路図である。
縦続接続することによりＤフリップ・フロップを構成し
た場合の回路図である。
【００２０】図３を参照するに、１３ａ、１３ｂはＤフ
リップ・フロップのデータ入力、１４ａ〜１４ｄはＰチ
ャンネル形ＭＯＳトランジスタ、１５ａ〜１５ｄはＮチ
ャンネル形ＭＯＳトランジスタにより構成されたＭＯＳ
トランジスタ群（ここでは１個のトランジスタのみ示さ
れている）、１６ａ〜１６ｄはＮチャンネル形ＭＯＳト
ランジスタ、１７ａ〜１７ｄは出力端子、１８ａ〜１８
ｄは動作状態を制御するクロック信号（ＣＬＫ、ＣＬＫ
Ｂ）をそれぞれ示している。Ｄフリップ・フロップの出
力はＱ、ＱＢ１７ｃ、１７ｄである。クロック信号（Ｃ
ＬＫＢ）１８ａ、１８ｂはクロツク信号（ＣＬＫ）１８
ｃ、１８ｄの反転信号である。回路１９ａの出力端子１
７ａ、１７ｂは回路１９ｂの入力信号となる。クロック
信号（ＣＬＫ）１８ｃ、１８ｄがＬｏｗレベルの時に
は、回路１９ａは入力信号（Ｄ、ＤＢ）１３ａ、１３ｂ
に従ってその出力を出力端子１７ａ、１７ｂに出力す
る。この時、回路１９ｂは出力端子１７ａ、１７ｂのレ
ベルによらず、出力端子（Ｑ、ＱＢ）１７ｃ、１７ｄに
出力レベルを保持している。クロック信号（ＣＬＫ）１
８ｃ、１８ｄがＨｉｇｈレベルに変化すると、回路１９
ｂはその時の回路１９ａの出力端子１７ａ、１７ｂの出
力レベルに従ってその出力を出力端子（Ｑ、ＱＢ）１７
ｃ、１７ｄに出力する。この時、入力信号（Ｄ、ＤＢ）
１３ａ、１３ｂのレベルが変化しても、回路１９ａはク
ロック信号（ＣＬＫ）１８ｃ、１８ｄがＨｉｇｈレベル
に変化する前の入力信号（Ｄ、ＤＢ）１３ａ、１３ｂの
レベルに従った出力レベルを保持している。従って、ク
ロック信号（ＣＬＫ）１８ｃ、１８ｄがＨｉｇｈレベル
の時には、入力信号（Ｄ、ＤＢ）１３ａ、１３ｂのレベ
ルが変化しても、出力端子（Ｑ、ＱＢ）１７ｃ、１７ｄ
の出力レベルは変化しない。このように、本発明の回路
を２個縦続接続することによりＤフリップ・フロップを
構成することができる。
リップ・フロップのデータ入力、１４ａ〜１４ｄはＰチ
ャンネル形ＭＯＳトランジスタ、１５ａ〜１５ｄはＮチ
ャンネル形ＭＯＳトランジスタにより構成されたＭＯＳ
トランジスタ群（ここでは１個のトランジスタのみ示さ
れている）、１６ａ〜１６ｄはＮチャンネル形ＭＯＳト
ランジスタ、１７ａ〜１７ｄは出力端子、１８ａ〜１８
ｄは動作状態を制御するクロック信号（ＣＬＫ、ＣＬＫ
Ｂ）をそれぞれ示している。Ｄフリップ・フロップの出
力はＱ、ＱＢ１７ｃ、１７ｄである。クロック信号（Ｃ
ＬＫＢ）１８ａ、１８ｂはクロツク信号（ＣＬＫ）１８
ｃ、１８ｄの反転信号である。回路１９ａの出力端子１
７ａ、１７ｂは回路１９ｂの入力信号となる。クロック
信号（ＣＬＫ）１８ｃ、１８ｄがＬｏｗレベルの時に
は、回路１９ａは入力信号（Ｄ、ＤＢ）１３ａ、１３ｂ
に従ってその出力を出力端子１７ａ、１７ｂに出力す
る。この時、回路１９ｂは出力端子１７ａ、１７ｂのレ
ベルによらず、出力端子（Ｑ、ＱＢ）１７ｃ、１７ｄに
出力レベルを保持している。クロック信号（ＣＬＫ）１
８ｃ、１８ｄがＨｉｇｈレベルに変化すると、回路１９
ｂはその時の回路１９ａの出力端子１７ａ、１７ｂの出
力レベルに従ってその出力を出力端子（Ｑ、ＱＢ）１７
ｃ、１７ｄに出力する。この時、入力信号（Ｄ、ＤＢ）
１３ａ、１３ｂのレベルが変化しても、回路１９ａはク
ロック信号（ＣＬＫ）１８ｃ、１８ｄがＨｉｇｈレベル
に変化する前の入力信号（Ｄ、ＤＢ）１３ａ、１３ｂの
レベルに従った出力レベルを保持している。従って、ク
ロック信号（ＣＬＫ）１８ｃ、１８ｄがＨｉｇｈレベル
の時には、入力信号（Ｄ、ＤＢ）１３ａ、１３ｂのレベ
ルが変化しても、出力端子（Ｑ、ＱＢ）１７ｃ、１７ｄ
の出力レベルは変化しない。このように、本発明の回路
を２個縦続接続することによりＤフリップ・フロップを
構成することができる。
【００２１】図４は本発明の回路２６ａ、２６ｂを２個
縦続接続することによりＤフリップ・フロップを構成し
た場合の回路図である。２０ａ、２０ｂはＤフリップ・
フロップのデータ入力、２１ａ、２１ｂはＮチャンネル
形ＭＯＳトランジスタ、２１ｃ、２１ｄはＰチャンネル
形ＭＯＳトランジスタ、２２ａ、２２ｂはＰチャンネル
形ＭＯＳトランジスタにより構成されたＭＯＳトランジ
スタ群（ここでは１個のトランジスタのみ示されてい
る）、２２ｃ、２２ｄはＮチャンネル形ＭＯＳトランジ
スタにより構成されたＭＯＳトランジスタ群、２３ａ、
２３ｂはＰチャンネル形ＭＯＳトランジスタ、２３ｃ、
２３ｄはＮチャンネル形ＭＯＳトランジスタ、２４ａ〜
２４ｄは出力端子、２５ａ〜２５ｄは動作状態を制御す
るクロック信号（ＣＬＫ）である。Ｄフリップ・フロッ
プの出力はＱ、ＱＢ２４ｃ、２４ｄである。２６ａの出
力端子２４ａ、２４ｂは回路２６ｂの入力信号となる。
このようにして図３の場合と同様に、Ｄフリップ・フロ
ップを構成することができる。ただし、クロック信号
（ＣＬＫ）の反転信号は必要ない。
縦続接続することによりＤフリップ・フロップを構成し
た場合の回路図である。２０ａ、２０ｂはＤフリップ・
フロップのデータ入力、２１ａ、２１ｂはＮチャンネル
形ＭＯＳトランジスタ、２１ｃ、２１ｄはＰチャンネル
形ＭＯＳトランジスタ、２２ａ、２２ｂはＰチャンネル
形ＭＯＳトランジスタにより構成されたＭＯＳトランジ
スタ群（ここでは１個のトランジスタのみ示されてい
る）、２２ｃ、２２ｄはＮチャンネル形ＭＯＳトランジ
スタにより構成されたＭＯＳトランジスタ群、２３ａ、
２３ｂはＰチャンネル形ＭＯＳトランジスタ、２３ｃ、
２３ｄはＮチャンネル形ＭＯＳトランジスタ、２４ａ〜
２４ｄは出力端子、２５ａ〜２５ｄは動作状態を制御す
るクロック信号（ＣＬＫ）である。Ｄフリップ・フロッ
プの出力はＱ、ＱＢ２４ｃ、２４ｄである。２６ａの出
力端子２４ａ、２４ｂは回路２６ｂの入力信号となる。
このようにして図３の場合と同様に、Ｄフリップ・フロ
ップを構成することができる。ただし、クロック信号
（ＣＬＫ）の反転信号は必要ない。
【００２２】図５（ａ）、（ｂ）は本発明の回路を複数
個縦続接続することにより、パイプライン動作させる場
合のブロック図である。２７ａ〜２７ｄ、２９ａ、２９
ｂはＭＯＳトランジスタ群にＮチャンネル形ＭＯＳトラ
ンジスタを使用した場合の本発明の回路、２８ａ、２８
ｂはＭＯＳトランジスタ群にＰチャンネル形ＭＯＳトラ
ンジスタを使用した場合の本発明の回路である。動作は
図３、図４で説明したＤフリップ・フロップの場合と同
様である。
個縦続接続することにより、パイプライン動作させる場
合のブロック図である。２７ａ〜２７ｄ、２９ａ、２９
ｂはＭＯＳトランジスタ群にＮチャンネル形ＭＯＳトラ
ンジスタを使用した場合の本発明の回路、２８ａ、２８
ｂはＭＯＳトランジスタ群にＰチャンネル形ＭＯＳトラ
ンジスタを使用した場合の本発明の回路である。動作は
図３、図４で説明したＤフリップ・フロップの場合と同
様である。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
各入力信号は１個のＭＯＳトランジスタ群のみに入力さ
れるので、従来例と比較して、約１／２の入力容量を駆
動するだけでよく、高速化、低消費電力化が図れる。ま
た、ＭＯＳトランジスタ群がＮチャンネル形ＭＯＳトラ
ンジスタで構成される場合、出力レベルがＨｉｇｈレベ
ルに変化する時、従来例のように複数の直並列接続され
たＰチャンネル形ＭＯＳトランジスタにより行われず
に、１個のＰチャンネル形ＭＯＳトランジスタにより行
われるために、高速化が図れる。動作状態を制御するク
ロック信号はその反転信号を必要としない。
各入力信号は１個のＭＯＳトランジスタ群のみに入力さ
れるので、従来例と比較して、約１／２の入力容量を駆
動するだけでよく、高速化、低消費電力化が図れる。ま
た、ＭＯＳトランジスタ群がＮチャンネル形ＭＯＳトラ
ンジスタで構成される場合、出力レベルがＨｉｇｈレベ
ルに変化する時、従来例のように複数の直並列接続され
たＰチャンネル形ＭＯＳトランジスタにより行われず
に、１個のＰチャンネル形ＭＯＳトランジスタにより行
われるために、高速化が図れる。動作状態を制御するク
ロック信号はその反転信号を必要としない。
【図１】（ａ）は本発明による第１の実施例を示す回路
構成図であり、（ｂ）はタイミングチャートである。
構成図であり、（ｂ）はタイミングチャートである。
【図２】本発明による第２の実施例を示すの回路構成図
である。
である。
【図３】本発明によりＤフリップ・フロップを構成した
場合の回路図である。
場合の回路図である。
【図４】本発明によりＤフリップ・フロップを構成した
場合の回路図である。
場合の回路図である。
【図５】本発明によりパイプライン動作させる場合のブ
ロック図である。
ロック図である。
【図６】従来例の回路図である。
１ａ、１ｂ、７ａ、７ｂ、３０…入力信号群 ２ａ、２ｂ、８ａ、８ｂ、１０ａ、１０ｂ、１４ａ〜１
４ｄ、２１ｃ、２１ｄ、２３ａ、２３ｂ、３５…Ｐチャ
ンネル形ＭＯＳトランジスタ ３ａ、３ｂ、９ａ、９ｂ、１５ａ〜１５ｄ、２２ａ〜２
２ｄ、３１、３２…ＭＯＳトランジスタ群 ４ａ、４ｂ、１６ａ〜１６ｄ、２１ａ、２１ｂ、２３
ｃ、２３ｄ、３４…Ｎチャンネル形ＭＯＳトランジスタ ５ａ、５ｂ、１１ａ、１１ｂ、１７ａ〜１７ｄ、２４ａ
〜２４ｄ…出力端子 ６ａ、６ｂ、１２ａ、１２ｂ、１８ａ〜１８ｄ、２５ａ
〜２５ｄ、３３ａ、３３ｂ…クロック信号 １３ａ、１３ｂ、２０ａ、２０ｂ…Ｄフリップ・フロッ
プデータ入力 １９ａ、１９ｂ、２６ａ、２６ｂ、２７ａ〜２７ｄ、２
８ａ、２８ｂ、２９ａ、２９ｂ…本発明の回路全体 ３６…ＧＮＤ電極 ３７…ＶＤＤ電極 ３８…出力端子
４ｄ、２１ｃ、２１ｄ、２３ａ、２３ｂ、３５…Ｐチャ
ンネル形ＭＯＳトランジスタ ３ａ、３ｂ、９ａ、９ｂ、１５ａ〜１５ｄ、２２ａ〜２
２ｄ、３１、３２…ＭＯＳトランジスタ群 ４ａ、４ｂ、１６ａ〜１６ｄ、２１ａ、２１ｂ、２３
ｃ、２３ｄ、３４…Ｎチャンネル形ＭＯＳトランジスタ ５ａ、５ｂ、１１ａ、１１ｂ、１７ａ〜１７ｄ、２４ａ
〜２４ｄ…出力端子 ６ａ、６ｂ、１２ａ、１２ｂ、１８ａ〜１８ｄ、２５ａ
〜２５ｄ、３３ａ、３３ｂ…クロック信号 １３ａ、１３ｂ、２０ａ、２０ｂ…Ｄフリップ・フロッ
プデータ入力 １９ａ、１９ｂ、２６ａ、２６ｂ、２７ａ〜２７ｄ、２
８ａ、２８ｂ、２９ａ、２９ｂ…本発明の回路全体 ３６…ＧＮＤ電極 ３７…ＶＤＤ電極 ３８…出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/096 Ａ 8321−5Ｊ
Claims (1)
- 【請求項１】 ソース電極が第１の基準電位、ゲート電
極が第１の出力電位を出力する第１の出力端子、ドレイ
ン電極が前記第１の出力電位と論理的に反対の第２の出
力電位を出力する第２の出力端子に接続される第１の導
電形の第１のＭＯＳトランジスタと、ソース電極が前記
第１の基準電位、ゲート電極が前記第２の出力端子、ド
レイン電極が前記第１の出力電位に接続される前記第１
の導電形の第２のＭＯＳトランジスタと、ソース電極が
前記第２の出力端子、ゲート電極が動作状態を制御する
クロック信号に接続される第２の導電形の第３のＭＯＳ
トランジスタと、ソース電極が前記第１の出力端子、ゲ
ート電極が前記クロック信号に接続される前記第２の導
電形の第４のＭＯＳトランジスタと、前記第３のＭＯＳ
トランジスタのドレイン電極と第２の基準電位との間に
配置され、ゲート電極が少なくとも１個以上の第１の入
力信号群に接続される前記第２の導電形の第５のＭＯＳ
トランジスタを少なくとも１個以上複数個含み、前記第
５のＭＯＳトランジスタのソース電極またはドレイン電
極が直並列接続されている第１のＭＯＳトランジスタ群
と、前記第４のＭＯＳトランジスタのドレイン電極と前
記第２の基準電位との間に配置され、ゲート電極が前記
第１の入力信号群と論理的に反対の、少なくとも１個以
上の第２の入力信号群に接続される前記第２の導電形の
第６のＭＯＳトランジスタを少なくとも１個以上複数個
含み、前記第６のＭＯＳトランジスタのソース電極また
はドレイン電極が直並列接続されている第２のＭＯＳト
ランジスタ群とを備えることを特徴とする半導体集積回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003946A JPH06140905A (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路 |
| JP4289517A JPH06224703A (ja) | 1991-10-03 | 1992-10-02 | 半導体集積回路 |
| US07/956,249 US5384493A (en) | 1991-10-03 | 1992-10-05 | Hi-speed and low-power flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4003946A JPH06140905A (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140905A true JPH06140905A (ja) | 1994-05-20 |
Family
ID=11571289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4003946A Pending JPH06140905A (ja) | 1991-10-03 | 1992-01-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116346132A (zh) * | 2022-12-08 | 2023-06-27 | 成都华微电子科技股份有限公司 | 超高速时间交织adc时钟产生电路 |
-
1992
- 1992-01-13 JP JP4003946A patent/JPH06140905A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116346132A (zh) * | 2022-12-08 | 2023-06-27 | 成都华微电子科技股份有限公司 | 超高速时间交织adc时钟产生电路 |
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