JPH06224703A

JPH06224703A - 半導体集積回路

Info

Publication number: JPH06224703A
Application number: JP4289517A
Authority: JP
Inventors: Katsuya Furuki; 勝也古木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-10-03
Filing date: 1992-10-02
Publication date: 1994-08-12

Abstract

(57)【要約】【目的】前段の駆動回路の駆動能力を大きくしなくて
も回路動作を高速化でき、消費電力を低減することがで
き、反転クロック信号が不要な半導体集積回路を提供す
ること。【構成】異なる２つの基準電位点の間に、相補的な一
対の入力信号群をゲートに受けて所定の論理でオン・オ
フする相補的な一対のＭＯＳトランジスタ群と、クロッ
ク信号によりオン・オフする第１のスイッチングトラン
ジスタと、さらに前記１対のＭＯＳトランジスタ群に接
続された１対の交差する第２のスイッチングトランジス
タとが設けられる。

Description

【発明の詳細な説明】

【０００１】本発明は半導体集積回路に関し、特にＣＭ
ＯＳダイナミック方式半導体集積回路に関する。

【０００２】

【従来の技術】従来の半導体集積回路は、図１５に示す
ようにソース電極を第１の基準電位点（接地電位点）と
接続しゲート電極にクロック信号ＣＫを入力してオン，
オフするＮ型のトランジスタＱ６と、ゲート電極に入力
信号ＩＮｌ〜ＩＮｎをそれぞれ対応して入力しオン，オ
フする複数のＮ型の第２のトランジスタを備えトランジ
スタＱ６のドレイン電極と出力端子との間に接続され第
１の入力信号ＩＮｌ〜ＩＮｎに対する所定の論理に従っ
てトランジスタＱ６のドレイン電極と出力端子との間を
オン，オフする第１の論理回路部１ｋと、ソース電極を
第２の基準電位点（電源電位点）と接続しゲート電極に
クロック信号ＣＬＫの反転信号ＣＬＫｂを入力してオ
ン，オフするＰ型の第１のトランジスタＱ７と、ゲート
電極に入力信号ＩＮｌ〜ＩＮｎをそれぞれ対応して入力
しオン，オフする複数のＰ型の第２のトランジスタを備
えトランジスタＱ７のドレイン電極と出力端子との間に
接続され第１の論理回路部１ｋと互いに相補の関係をも
つようにトランジスタＱ７のドレイン電極と出力端子と
の間をオン，オフする第２の論理回路部１ｍとを有する
構成となっていた（ＩＥＥＥＪ．Ｓｏｌｉｄ−Ｓｔａ
ｔｅＣｉｒｃｕｉｔｓ誌，１９７３年，４６２〜４６
９頁，「クロックド・シーモス・カリュキュレータ・サ
ーキットリィ」（ＣｌｏｃｋｅｄＣＭＯＳＣａｌｃ
ｕｌａｔｏｒＣｉｒｃｕｔｒｙ）参照）。

【０００３】この半導体集積回路は、クロック信号ＣＫ
がＨｉｇｈレベルの時、トランジスタＱ６，Ｑ７はオン
状態となる。この時、入力信号ＩＮｌ〜ＩＮｎのレベル
により、Ｐ型のトランジスタ群の論理回路部１ｍ及びＮ
型のトランジスタ群の論理回路部１ｋは、片方がオン状
態、他方がオフ状態となり、出力信号ＯＵＴはＨｉｇｈ
レベルまたはＬｏｗレベルとなる。この時は通常のＣＭ
ＯＳ回路と同様の動作となる。出力信号ＯＵＴがＨｉｇ
ｈレベルからＬｏｗレベルに変化する場合は、出力端子
と接地電位点との間にＮ型のトランジスタによる導通経
路が論理回路部１ｋ内にでき、出力端子と電源電位点と
の間は、論理回路部１ｍ内のＰ型のトランジスタにより
電気的に切り離された状態となる。ＬｏｗレベルからＨ
ｉｇｈレベルに変化する場合はこれと逆の動作になる。
変化する速度は、それぞれのトランジスタの能力（トラ
ンジスタのチャンネル幅）による。

【０００４】クロック信号ＣＬＫがＬｏｗレベルになる
と、トランジスタＱ６，Ｑ７はオフ状態となるため、出
力端子は電源電位点及び接地電位点と電気的に切り離さ
れる。この時、出力信号ＯＵＴは入力信号ＩＮｌ〜ＩＮ
ｎのレベルによらず、クロック信号ＣＫがＬｏｗレベル
に変化する直前のレベルが出力端子と接続する容量によ
りダイナミックに保持されている。

【０００５】

【発明が解決しようとする課題】この半導体集積回路に
おいて、回路動作を高速化するには、論理回路部１ｋ，
１ｍのトランジスタのチャンネル幅を広くする必要があ
り、そのため入力容量が増大する。

【０００６】この従来の半導体集積回路では、１つの入
力信号により論理回路部１ｋ，１ｍの２つのトランジス
タを駆動する構成となっており、また高速化のためにこ
れらトランジスタのチャンネル幅を広くすると入力容量
が増大するため、論理回路部１ｋ，１ｍを駆動する前段
の駆動回路の駆動能力を大きくする必要があり、またそ
の消費電力が増大するという問題点があった。このため
の高速の回路動作が実現できなかった。また、クロック
信号ＣＬＫのほかに、その反転信号ＣＬＫｂも必要にな
るという欠点があった。

【０００７】図１６は、この種の半導体集積回路の他の
従来例を示したもので、図１５のクロック信号ＣＬＫ，
ＣＬＫｂによりオン，オフする第１トランジスタＱ６，
Ｑ７を、出力端子ＯＵＴを挟んで第２トランジスタから
なる論理回路部１ｍ，１ｋの間に配置したことを除くと
図１の場合と全く同様に構成されている。その動作も図
１５の従来例と全く同じである。すなわちクロック信号
ＣＬＫがＨｉｇｈレベルの時、Ｎチャンネル型ＭＯＳト
ランジスタＱ６及びＰチャンネル型ＭＯＳトランジスタ
Ｑ７はＯＮ状態となる。この時、入力信号群ＩＮｌ〜Ｉ
Ｎｎの各信号レベルにより、Ｐチャンネル型ＭＯＳトラ
ンジスタ群からなる論理回路部１ｍ及びＮチャンネル型
ＭＯＳトランジスタ群からなる論理回路部１ｋのそれぞ
れのＭＯＳトランジスタはＯＮ状態またはＯＦＦ状態と
なり、回路はＨｉｇｈレベルまたはＬｏｗレベルの信号
を出力する。この時には通常のＣＭＯＳ回路の動作とな
る。出力がＨｉｇｈレベルからＬｏｗレベルに変化する
場合には、出力端子ＯＵＴとＧＮＤ電極との間にＮチャ
ンネル型ＭＯＳトランジスタによる導通経路ができ、出
力端子ＯＵＴとＶＤＤ電極との間はＰチャンネル型ＭＯ
Ｓトランジスタにより電気的に切り放された状態とな
る。ＬｏｗレベルからＨｉｇｈレベルに変化する場合に
は、これと逆になる。変化する速度は、それぞれのＭＯ
Ｓトランジスタの能力（ＭＯＳトランジスタのチャンネ
ル幅）による。

【０００８】クロック信号ＣＬＫがＬｏｗレベルになる
と、Ｎチャンネル型ＭＯＳトランジスタＱ６及びＰチャ
ンネル型ＭＯＳトランジスタＱ７はＯＦＦ状態となるた
めに、回路はＶＤＤ電極及びＧＮＤ電極と電気的に切り
離される。この時、出力は入力信号群ＩＮｌ〜ＩＮｎの
各信号レベルによらず、クロック信号ＣＬＫがＬｏｗレ
ベルに変化する直前のレベルが出力端子の容量によりダ
イナミックに保持されている。

【０００９】この従来の半導体集積回路においても、上
記従来例と全く同様に、回路動作を高速化するために
は、ＭＯＳトランジスタのチャンネル幅を広くする必要
があり、入力容量が増加する。入力容量が大きくなるこ
とにより、この回路に入力される信号（入力信号群ＩＮ
ｌ〜ＩＮｎ、クロック信号ＣＬＫ、クロック信号の反転
信号ＣＬＫｂ）の遅延値が増大する。遅延値を小さくす
るためには、これらの信号を生成する回路の駆動能力を
大きくする必要がある。また、入力容量が大きくなるこ
とにより、これらの信号を生成する回路の消費電力が増
大する。入力信号群ＩＮｌ〜ＩＮｎは、論理回路部１ｍ
と論理回路部１ｋの両方に入力されるために、これらの
ＭＯＳトランジスタのチャンネル幅が広くなることの影
響は大きい。

【００１０】また、動作状態を制御するためにクロック
信号ＣＬＫだけでなく、この反転信号ＣＬＫｂも必要で
ある。

【００１１】従って本発明の目的は、上記従来技術の問
題点を解消し、前段の駆動回路の駆動能力を大きくしな
くても回路動作を高速化でき、従って消費電力を低減す
ることができ、また、クロック信号の反転信号が不要な
半導体集積回路を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体集積回路は、第１の基準電位点
と第２の基準電位点との間に並列に配置された相補対を
なす１対のトランジスタ群であって、それぞれのトラン
ジスタ対がＭＯＳトランジスタ群からなり、それぞれの
トランジスタ対に対応して相補的な１対の入力信号群を
それぞれの構成トランジスタのゲートに受け所定の論理
に従ってオン，オフされる１対のＭＯＳトランジスタ群
と、前記第１および第２基準電位点の間で前記１対の並
列ＭＯＳトランジスタ群とまたはこれらのトランジスタ
群対のそれぞれと直列に接続され、１種類のクロック信
号によりオン，オフされる１つまたは２つの第１スイッ
チングトランジスタと、前記第１および第２の基準電位
点の間に配置されると共にそれぞれが前記１対の並列Ｍ
ＯＳトランジスタ群のそれぞれのトランジスタ対に対し
て直列に接続された１対の第２のスイッチングトランジ
スタであって、これらの第２スイッチングトランジスタ
の前記１対のＭＯＳトランジスタ群側の１対の電極端子
を装置の出力端子とし、またこれらの第２のスイッチン
グトランジスタのそれぞれのゲートを前記１対のＭＯＳ
トランジスタ群のうちの相補的な対向する側のＭＯＳト
ランジスタ群に前記１つまたは２つのスイッチングトラ
ンジスタを介してまたは直接接続し、さらにこれらのス
イッチングトランジスタの前記出力側端子と逆側の電極
端子を前記第１および第２基準電位点のいずれかに接続
した１対の第２スイッチングトランジスタとを備えたも
のである。

【００１３】

【作用】本発明においては、クロック信号がＨｉｇｈレ
ベルのとき、第１スイッチングトランジスタはオンにな
り、さらに相補対をなすＭＯＳトランジスタ群のゲート
に相補的な入力信号群が入力されるとこれらの入力信号
のレベルにより例えば第２の基準電位点と導通し一方の
対のＭＯＳトランジスタ群が導通し、また他方は非導通
になり、例えば第２の基準電位点から切り離される。こ
の結果、例えば装置の出力端子のうち前記一方の対のＭ
ＯＳトランジスタ群に接続された一方の出力端子はＬｏ
ｗレベルになる。さらに、第２スイッチングトランジス
タのうち前記他方の対のＭＯＳトランジスタ群側のトラ
ンジスタはそのゲートが前記出力端子に接続されている
ことからオンになる。このため、他方の出力端子はＨｉ
ｇｈレベルになる。

【００１４】したがって、前記第２スイッチングトラン
ジスタの他方のトランジスタはオフになる。このように
第１および第２の基準電位点の間には一方の第２スイッ
チングトランジスタと一方のＭＯＳトランジスタ群によ
りおよびこれらに相補的な他方の第２スイッチングトラ
ンジスタと他方のＭＯＳトランジスタ群とにより電気経
路が形成されるが、いずれもどちら側かの基準電位点に
接続されるだけで定常的な電流がこれらの経路を流れる
ことはない。

【００１５】クロック信号がＬｏｗレベルのときは、第
１スイッチングトランジスタはオフ状態にある。このた
め、それぞれの出力端子は入力信号群のレベルによらず
第２の基準電位点と電気的に切り離された状態になる。
このため出力端子をＬｏｗレベルに変化させることはで
きない。また、第２スイッチングトランジスタは入力信
号によりその導通状態を変化させることはできない。従
って、各出力端子はクロック信号がＨｉｇｈレベルから
Ｌｏｗレベルに変化する直前のレベルをこれらの出力端
子が持つ容量によりダイナミックに保持する。

【００１６】

【実施例】以下、本発明を図面に基づいて説明する。図
１は本発明による半導体集積回路の一実施例を示す回路
構成図である。この実施例は、ソース電極を第１の基準
電位点（接地電位点）と接続しゲート電極にクロック信
号ＣＬＫを入力してオン，オフするＮ型の第１のトラン
ジスタＱ１と、ゲート電極にそれぞれ対応する第１の入
力信号ＩＮｌ〜ＩＮｎを入力してオン，オフする複数の
Ｎ型の第２のトランジスタを備え第１のトランジスタＱ
１のドレイン電極と第１の出力端子（ＯＵＴ１）との間
に接続され第１の入力信号ＩＮｌ〜ＩＮｎに対する所定
の論理に従って第１のトランジスタＱ１のドレイン電極
と第１の出力端子（ＯＵＴ１）との間をオン，オフする
第１の論理回路部１ａと、ゲート電極にそれぞれ対応す
る第１の入力信号ＩＮｌ〜ＩＮｎと互いに相補の論理レ
ベルをもつ第２の入力信号ＩＮｌｂ〜ＩＮｎｂを入力し
てオン，オフする複数のＮ型の第３のトランジスタを備
え第１のトランジスタＱ１のドレイン電極と第２の出力
端子（ＯＵＴ２）との間に接続され第１の論理回路部１
ａと互いに相補の関係をもつように第１のトランジスタ
Ｑ１のドレイン電極と第２の出力端子（ＯＵＴ２）との
間をオン，オフする第２の論理回路部ｌｂと、ソース電
極を第２の基準電位点（電源電位点）と接続しドレイン
電極を第１の出力端子（ＯＵＴ１）と接続しゲート電極
を第２の出力端子（ＯＵＴ２）と接続するＰ型の第１の
トランジスタＱ２１及びソース電極を第２の基準電位点
（電源電位点）と接続しドレイン電極を第２の出力端子
（ＯＵＴ２）と接続しゲート電極を第１の出力端子（Ｏ
ＵＴ１）と接続するＰ型の第２のトランジスタＱ２２を
備えた負荷回路２とを含む単位集積回路１０を有する構
成となっている。

【００１７】次にこの実施例の動作について説明する。

【００１８】図２はこの実施例の動作を説明するための
各部信号のタイミング図である。

【００１９】クロック信号ＣＬＫがＨｉｇｈレベルの
時、トランジスタＱ１はオン状態である。この時、入力
信号ＩＮｌ〜ＩＮｎ，ＩＮｌｂ〜ＩＮｎｂのレベルによ
り論理回路部１ａ，１ｂの一方に出力端子と接地電位点
との間に導通経路ができ、他方は電気的に切り離された
状態となる。ここで例えば、論理回路部１ａが導通状
態、論理回路部１ｂが切り離された状態とする。出力端
子（ＯＵＴ１）接地電位点と導通するのでＬｏｗレベル
となる。また、トランジスタＱ２２はゲート電極が出力
端子（ＯＵＴ１）に接続されているためオン状態とな
る。従って、出力端子（ＯＵＴ２）は、論理回路部１ｂ
により接地電位点と電気的に切り離されているため、Ｈ
ｉｇｈレベルとなる。このためトランジスタＱ２１はオ
フ状態となる。このように電源電位点と接地電位点との
間の経路は、トランジスタＱ２１と論理回路部１ａとに
よる経路と、トランジスタＱ２２と論理回路部１ｂとに
よる経路とが有るが、いずれも電気的に切り離された状
態となっている。このため定常的な電流は流れない。

【００２０】クロック信号ＣＬＫがＬｏｗレベルの時、
トランジスタＱ１はオフ状態である。このため各出力端
子（ＯＵＴ１，ＯＵＴ２）は、入力信号ＩＮｌ〜ＩＮ
ｎ，ＩＮｌｂ〜ＩＮｎｂのレベルによらず接地電位点と
は電気的に切り離された状態となる。従って、出力端子
（ＯＵＴ１，ＯＵＴ２）をＬｏｗレベルに変化させるこ
とはできない。また、トランジスタＱ２１，Ｑ２２は、
入力信号ＩＮｌ〜ＩＮｎ，ＩＮｌｂ〜ＩＮｎｂによりそ
の導通状態を変化させることはできない。従って各出力
端子（ＯＵＴ１，ＯＵＴ２）は、クロック信号ＣＬＫが
ＨｉｇｈレベルからＬｏｗレベルに変化する直前のレベ
ルを、各出力端子（ＯＵＴ１，ＯＵＴ２）と接続する容
量によりダイナミックに保持する。

【００２１】この実施例においては、前段の駆動回路
は、１つの入力信号につき、論理回路部１ａ，１ｂの１
つのトランジスタを駆動すればよいので、従来例と比較
して、約１／２の入力容量を駆動するだけでよく、高速
化、低消費電力化が図れる。また、出力端子ＯＵＴ１，
ＯＵＴ２に現れる出力信号のレベルがＨｉｇｈレベルに
変化する時、従来例のように論理回路部１ｍにより複数
のトランジスタで行われずに、負荷回路２の１つのトラ
ンジスタ（Ｑ２１またはＱ２２）により行われるため、
高速化が図れる。さらにクロック信号ＣＬＫはその反転
信号を必要としない。

【００２２】図３は第１の実施例の変形例を示す回路図
である。

【００２３】この変形例は、第１の基準電位点を電源電
位点とし、第２の基準電位点を接地電位点とし、一導電
型をＰ型とし、逆導電型をＮ型としたもので、基本的な
動作および効果は第１の実施例と同様である。ただし、
図１の論理回路部１ａ，１ｂに相当するものを論理回路
部１ｃ，１ｄとして示してある。

【００２４】図４は図１に示した本発明の第１の実施例
を用いて構成したＤフリップフロップの回路図である。

【００２５】このフリップフロップは、論理回路部をそ
れぞれ１つずつのトランジスタＱ１１，Ｑ１２，Ｑ１
３，Ｑ１４で構成して論理回路部１ｅ，１ｆ，１ｇ，１
ｈとし、論理回路部１ｅ，１ｆを含む単位集積回路を１
０ｂとし、論理回路部１ｇ，１ｈを含む単位集積回路を
１０ｃとし、単位集積回路１０ｂの出力端子ＯＵＴ１，
ＯＵＴ２に現れる出力信号を単位集積回路１０ｃの入力
信号とし、トランジスタＱ３，Ｑ４のゲート電極に入力
されるクロック信号を互いに逆相となるように片方を反
転信号としている。

【００２６】次にこのフリップフロップの動作について
説明する。

【００２７】クロック信号ＣＬＫがＬｏｗレベルの時、
単位集積回路１０ｂは活性化し、入力信号Ｄ，Ｄｂに従
ってその出力端子ＯＵＴ１，ＯＵＴ２に出力信号が得ら
れる。この時、単位集積回路１０ｃは、トランジスタＱ
４がオフであるので、出力信号のレベルによらず、前の
周期の出力端子ＯＵＴ３，ＯＵＴ４の出力信号のレベル
を保持している。クロック信号ＣＬＫがＨｉｇｈレベル
に変化すると、単位集積回路１０ｃはその時の出力端子
ＯＵＴ１，ＯＵＴ２の出力信号のレベルに従ってその出
力端子ＯＵＴ３，ＯＵＴ４に出力信号を出力する。この
時、入力信号Ｄ，Ｄｂのレベルが変化しても、単位集積
回路１０ｂはクロック信号ＣＬＫがＨｉｇｈレベルに変
化する前の入力信号Ｄ，Ｄｂのレベルに従った出力端子
ＯＵＴ１，ＯＵＴ２の出力信号レベルを保持している。
従って、クロック信号ＣＫがＨｉｇｈレベルの時、入力
信号Ｄ，Ｄｂのレベルが変化しても、出力端子ＯＵＴ
３，ＯＵＴ４の出力信号レベルは変化しない。

【００２８】このように、第１の実施例の単位集積回路
を２個縦続接続することにより、Ｄフリップフロップを
構成することができる。

【００２９】図５は図１に示した本発明の第１の実施例
と図３に示したその変形例とを組合せて構成したＤフリ
ップフロップの回路図である。

【００３０】このフリップフロップでは、図４に示され
たフリップフロップの単位集積回路１０ｂを、図３に示
された変形例の論理回路部をそれぞれ１つのトランジス
タＱ１５，Ｑ１６で構成して論理回路部１ｉ，１ｊとし
た単位集積回路１０ｄで置換えている。

【００３１】このフリップフロップでは、単位集積回路
１０ｃ，１０ｄの活性化を制御するトランジスタＱ４，
Ｑ５の導電型が異なるので、共通のクロック信号ＣＬＫ
で制御でき、その反転信号が不要になるという利点があ
る。

【００３２】図６は図４に示されたＤフリップフロップ
を複数個縦続接続してパイプライン動作を行うパイプラ
イン半導体集積回路を構成したときのブロック図であ
る。図６において、単位集積回路１０ｂ，１０ｃ内の
（Ｎ）は、論理回路部等がＮ型のトランジスタで形成さ
れていることを示す。

【００３３】図７は図５に示されたＤフリップフロップ
を複数個縦続接続してパイプライン動作を行うパイプラ
イン半導体集積回路を構成したときのブロック図であ
る。図７において、単位集積回路１０ｃ，１０ｄの
（Ｎ），（Ｐ）は、論理回路部等がそれぞれＮ型のトラ
ンジスタ、Ｐ型のトランジスタで形成されていることを
示す。図６，図７に示された半導体集積回路の動作は、
基本的には図４，図５に示されたＤフリップフロップと
同様であるので省略する。

【００３４】以上説明した第１の実施例においては、ソ
ース電極を第１の基準電位点と接続しゲート電極にクロ
ック信号を入力する一導電型の第１のトランジスタと、
ゲート電極に対応する第１の入力信号を入力する同じ導
電型の第２のトランジスタで形成され第１のトランジス
タのドレイン電極と第１の出力端子との間に接続された
第１の論理回路部と、ゲート電極に対応する第２の入力
信号を入力する一導電型の第３のトランジスタで形成さ
れ第１のトランジスタのドレイン電極と第２の出力端子
との間に接続されて第１の論理回路部と相補の論理をと
る第２の論理回路部と、ゲート電極、ドレイン電極を交
差接続した逆導電型の２つのトランジスタによる負荷回
路とを有する構成とすることにより、高速化、低消費電
力化することができ、かつクロック信号の反転信号が不
要になるという効果がある。

【００３５】次に図８を参照して本発明による第２の実
施例について説明する。

【００３６】第２の実施例と上記第１の実施例との相違
点はクロック信号を受けるスイッチングトランジスタを
２個設けその配置を変えたことにある。

【００３７】図８は本発明による第２の実施例を示す回
路構成図であり、図９はそのタイミング図である。

【００３８】図８および図９を参照するに、ＩＮｌ〜Ｉ
Ｎｎは入力信号群、ＩＮｌｂ〜ＩＮｎｂは入力信号群１
ａと論理的に反対の入力信号群、Ｑ３１，Ｑ３２はＰチ
ャンネル形ＭＯＳトランジスタ、３ａ，３ｂはＮチャン
ネル形ＭＯＳトランジスタにより構成されたＭＯＳトラ
ンジスタ群から成る論理回路部、Ｑ４１，Ｑ４２はＮチ
ャンネル形ＭＯＳトランジスタ、ＯＵＴ１，ＯＵＴ２は
互いに論理が反対の信号レベルを出力する出力端子、Ｃ
ＬＫ，ＣＬＫｂは動作状態を制御するクロック信号をそ
れぞれ示す。

【００３９】Ｐチャンネル形ＭＯＳトランジスタＱ３１
はソース電極がＶＤＤ電極（第２の基準電位点）に、ゲ
ート電極が出力端子ＯＵＴ２に、ドレイン電極がＮチャ
ンネル形ＭＯＳトランジスタＱ４１のソース電極および
出力端子ＯＵＴ４にそれぞれ接続されている。Ｐチャン
ネル形ＭＯＳトランジスタＱ３２は、ソース電極がＶＤ
Ｄ電極（第２の基準電位点）に、ゲート電極が出力端子
ＯＵＴ１に、ドレイン電極がＮチャンネル形ＭＯＳトラ
ンジスタＱ４２のソース電極および出力端子ＯＵＴ２に
それぞれ接続されている。Ｎチャンネル形トランジスタ
Ｑ４１は、ドレイン電極がＰチャンネル形ＭＯＳトラン
ジスタＱ３１のドレイン電極および出力端子ＯＵＴ１
に、ゲート電極がクロック信号ＣＬＫに、ソース電極が
ＭＯＳトランジスタ群３ａにそれぞれ接続されている。
Ｎチャンネル形トランジスタＱ４２は、ドレイン電極が
Ｐチャンネル形ＭＯＳトランジスタＱ３２のドレイン電
極および出力端子ＯＵＴ２に、ゲート電極がクロック信
号ＣＬＫｂに、ソース電極がＭＯＳトランジスタ群３ｂ
にそれぞれ接続されている。ＭＯＳトランジスタ群３ａ
は、これを構成するＮチャンネル形ＭＯＳトランジスタ
のゲート電極が入力信号群ＩＮに、ソース電極およびド
レイン電極が互いに直並列接続され、Ｎチャンネル形Ｍ
ＯＳトランジスタＱ４１のソース電極とＧＮＤ電極との
間に接続されている。論理回路部３ｂは、これを構成す
るＮチャンネル形ＭＯＳトランジスタのゲート電極が入
力信号群ＩＮｂに、ソース電極およびドレイン電極が互
いに直並列接続され、Ｎチャンネル形ＭＯＳトランジス
タＱ４２のソース電極とＧＮＤ電極（第１の基準電位
点）との間に接続されている。

【００４０】クロック信号ＣＬＫ，ＣＬＫｂがＨｉｇｈ
レベルの時、Ｎチャンネル形ＭＯＳトランジスタＱ４
１，Ｑ４２はＯＮ状態である。この時、入力信号群Ｉ
Ｎ，ＩＮｂのそれぞれの各信号レベルにより論理回路部
３ａ，３ｂの一方は出力端子とＧＮＤ電極との間を導通
状態とし、他方は電気的に切り離した状態とする。ここ
で例えば、論理回路部３ａが導通状態、論理回路部３ｂ
がＧＮＤ電極と出力端子ＯＵＴ２を電気的に切り離した
状態とする。出力端子ＯＵＴ１はＧＮＤ電極と導通され
たのでＬｏｗレベルとなる。Ｐチャンネル形ＭＯＳトラ
ンジスタＱ３２はゲート電極が出力端子ＯＵＴ１に接続
されているためにＯＮ状態となる。出力端子ＯＵＴ２は
論理回路部３ｂによりＧＮＤ電極と電気的に切り離され
ているために、Ｈｉｇｈレベルとなる。このためにＰチ
ャンネル形ＭＯＳトランジスタＱ３１はＯＦＦ状態とな
る。このようにＶＤＤ電極（第２基準電位点）とＧＮＤ
電極（第１基準電位点）との経路は、Ｐチャンネル形Ｍ
ＯＳトランジスタＱ３１と論理回路部３ａによる経路と
Ｐチャンネル形ＭＯＳトランジスタＱ３２と論理回路部
３ｂによる経路とが有るが、いずれも一方の導電形のＭ
ＯＳトランジスタにより電気的に切り離された状態とな
っている。このため定常的な電流は流れない。論理回路
部３ａ，３ｂの状態が反対の時も同様である。

【００４１】クロック信号ＣＬＫ，ＣＬＫｂがＬｏｗレ
ベルの時、Ｎチャンネル形ＭＯＳトランジスタＱ４１，
Ｑ４２はＯＦＦ状態である。このために各出力端子ＯＵ
Ｔ１，ＯＵＴ２は、入力信号群ＩＮ，ＩＮｂの各信号レ
ベルによらずＧＮＤ電極とは電気的に切り離された状態
となる。従って、出力端子ＯＵＴ１，ＯＵＴ２をＬｏｗ
レベルに変化させることはできない。また、Ｐチャンネ
ル形ＭＯＳトランジスタＱ３１，Ｑ３２は、入力信号群
ＩＮ，ＩＮｂによりその導通状態を変化させることはで
きない。従って各出力端子ＯＵＴ１，ＯＵＴ２はクロッ
ク信号ＣＬＫ，ＣＬＫｂがＨｉｇｈレベルからＬｏｗレ
ベルに変化する直前のレベルを各出力端子ＯＵＴ１，Ｏ
ＵＴ２の容量によりダイナミック的に保持する。

【００４２】図１０は上記第２の実施例の変形例を示す
回路構成図である。この変形例と第２の実施例との相違
点は論理回路部３ｃ，３ｄを第２の基準電位点側に配置
したこと、および素子の導電形が逆になったことにある
が、その動作は第２の実施例と同じであるから、説明は
省略する。

【００４３】図１１は上記第２の実施例の回路２０ｂお
よび２０ｃを縦続接続することによりＤフリップフロッ
プを構成した場合の回路図である。

【００４４】図１１を参照するに、Ｄ，ＤｂはＤフリッ
プフロップのデータ入力、Ｑ３５〜Ｑ３８はＰチャンネ
ル形ＭＯＳトランジスタ、３ｅ〜３ｈはＮチャンネル形
ＭＯＳトランジスタにより構成されたＭＯＳトランジス
タ群（ここでは１個のトランジスタのみ示されてい
る）、Ｑ６５〜Ｑ６８はＮチャンネル形ＭＯＳトランジ
スタ、ＯＵＴ１〜ＯＵＴ４は出力端子、ＣＬＫ、ＣＬＫ
ｂは動作状態を制御するクロック信号をそれぞれ示して
いる。ＯＵＴ３（Ｑ）およびＯＵＴ４（Ｑｂ）はＤフリ
ップフロップの出力端子である。クロック信号ＣＬＫｂ
はクロック信号ＣＬＫの反転信号である。回路２０ｂの
出力端子ＯＵＴ１およびＯＵＴ２に現れる出力信号は回
路２０ｃの入力信号となる。クロック信号ＣＬＫがＬｏ
ｗレベルの時には、回路２０ｂは入力信号Ｄ、Ｄｂに従
ってその出力を出力端子ＯＵＴ１、ＯＵＴ２に出力す
る。この時、回路２０ｃは出力端子ＯＵＴ１およびＯＵ
Ｔ２のレベルによらず、出力端子ＯＵＴ３（Ｑ）、ＯＵ
Ｔ４（Ｑｂ）に出力レベルを保持している。クロック信
号ＣＬＫがＨｉｇｈレベルに変化すると、回路２０ｃは
その時の回路２０ｂａの出力端子ＯＵＴ１およびＯＵＴ
２の出力レベルに従ってその出力を出力端子ＯＵＴ３
（Ｑ）およびＯＵＴ４（Ｑｂ）に出力する。この時、入
力信号Ｄ、Ｄｂのレベルが変化しても、回路２０ｂはク
ロック信号ＣＬＫがＨｉｇｈレベルに変化する前の入力
信号Ｄ、Ｄｂのレベルに従った出力レベルを保持してい
る。従って、クロック信号ＣＬＫがＨｉｇｈレベルの時
には、入力信号Ｄ、Ｄｂのレベルが変化しても、出力端
子ＯＵＴ３（Ｑ）、ＯＵＴ４（Ｑｂ）の出力レベルは変
化しない。このように、第１の実施例の場合と同様に、
第２の実施例の回路を２個縦続接続することによりＤフ
リップフロップを構成することができる。

【００４５】図１２は本発明の回路２０ｄ、２０ｅを２
個縦続接続することによりＤフリップフロップを構成し
た場合の回路図である。

【００４６】Ｄ、ＤｂはＤフリップフロップのデータ入
力、Ｑ３９、Ｑ４０はＮチャンネル形ＭＯＳトランジス
タ、Ｑ３７、Ｑ３８はＰチャンネル形ＭＯＳトランジス
タ、３ｉ、３ｊはＰチャンネル形ＭＯＳトランジスタに
より構成されたＭＯＳトランジスタ群（ここでは１個の
トランジスタのみ示されている）、３ｇ、３ｈはＮチャ
ンネル形ＭＯＳトランジスタにより構成されたＭＯＳト
ランジスタ群、Ｑ６９、Ｑ７０はＰチャンネル形ＭＯＳ
トランジスタ、Ｑ６７、Ｑ６８はＮチャンネル形ＭＯＳ
トランジスタ、ＯＵＴ１〜ＯＵＴ４（Ｑｂ）は出力端
子、ＣＬＫは動作状態を制御するクロック信号である。
ＯＵＴ３（Ｑ）、ＯＵＴ４（Ｑｂ）はＤフリップフロッ
プの出力端子である。回路２０ｄの出力端子ＯＵＴ１、
ＯＵＴ２に現れる出力信号は回路２０ｅの入力信号とな
る。このようにして図１１の場合と同様に、Ｄフリップ
フロップを構成することができる。ただし、クロック信
号ＣＬＫの反転信号は必要ない。

【００４７】図１３および図１４は本発明の回路を複数
個縦続接続することにより構成したパイプライン回路の
ブロック図である。２０ｂ、２０ｃはＭＯＳトランジス
タ群にＮチャンネル形ＭＯＳトランジスタを使用した場
合の本発明の回路、２８ａ，２８ｂはＭＯＳトランジス
タ群にＰチャンネル形ＭＯＳトランジスタを使用した場
合の本発明の回路である。動作は図１１および図１２で
説明したＤフリップフロップの場合と同様である。

【００４８】

【発明の効果】以上説明したように、本発明によれば、
各入力信号は１個のＭＯＳトランジスタ群のみに入力さ
れるので、従来例と比較して、約１／２の入力容量を駆
動するだけでよく、高速化、低消費電力化が図れる。ま
た、ＭＯＳトランジスタ群がＮチャンネル形ＭＯＳトラ
ンジスタで構成される場合、出力レベルがＨｉｇｈレベ
ルに変化する時、従来例のように複数の直並列接続され
たＰチャンネル形ＭＯＳトランジスタにより行われず
に、１個のＰチャンネル形ＭＯＳトランジスタにより行
われるために、回路動作の高速化が図れる。また動作状
態を制御するクロック信号として反転信号を必要としな
い。

【図面の簡単な説明】

【図１】本発明による半導体集積回路の第１の実施例の
回路構成図である。

【図２】図１に示した第１の実施例の動作を示すタイミ
ング図である。

【図３】第１の実施例の変形例の回路構成図である。

【図４】図１に示した第１の実施例を２個縦続接続して
得られるＤフリップフロップの回路構成図である。

【図５】図２に示した第１の実施例と図３に示したその
変形例とを組み合わせて得られたＤフリップフロップの
回路構成図である。

【図６】図４に示したＤフリップフロップを縦続接続し
て得られたパイプライン構成の回路構成図である。

【図７】図５に示したＤフリップフロップを縦続接続し
て得られたパイプライン構成の回路構成図である。

【図８】本発明による半導体集積回路の第２の実施例の
回路構成図である。

【図９】図８に示した第２の実施例の動作を示すタイミ
ング図である。

【図１０】図８に示した第２の実施例の変形例の回路構
成図である。

【図１１】図８に示した第２の実施例を２個縦続接続し
て得られたＤフリップフロップの回路構成図である。

【図１２】図８に示した第２の実施例と図１０に示した
その変形例とを組み合わせて得られたＤフリップフロッ
プの回路構成図である。

【図１３】図１２に示したＤフリップフロップを縦続接
続して得られたパイプライン構成の回路構成図である。

【図１４】図１２に示したＤフリップフロップを縦続接
続して得られたパイプライン構成の回路構成図である。

【図１５】従来の半導体集積回路の一例の回路構成図で
ある。

【図１６】従来の半導体集積回路の他の例の回路構成図
である。

【符号の説明】

Ｑ１第１のトランジスタ１ａ、１ｂ論理回路部２、２ａ負荷回路１０、１０ａ、１０ｂ、１０ｃ、１０ｄ単位集積回路ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４出力端子ＣＬＫクロック信号ＣＬＫｂ反転クロック信号

Claims

【特許請求の範囲】

【請求項１】第１の基準電位点と第２の基準電位点と
の間に並列に配置された相補対をなす１対のトランジス
タ群であって、前記各トランジスタ対がＭＯＳトランジ
スタ群からなり、各トランジスタ対に対応して相補的な
１対の入力信号群をそれぞれの構成トランジスタのゲー
トに受けると所定の論理に従ってオン・オフする１対の
ＭＯＳトランジスタ群と、前記第１および第２の基準電
位点の間で前記１対の並列ＭＯＳトランジスタ群とまた
はこれらのトランジスタ群対のそれぞれと直列に接続さ
れ、１種類のクロック信号によりオン・オフされる１つ
または２つの第１スイッチングトランジスタと、前記第
１および第２の基準電位点の間に配置されると共にそれ
ぞれが前記１対の並列ＭＯＳトランジスタ群のそれぞれ
のトランジスタ対に対して直列に接続された１対の第２
のスイッチングトランジスタであって、これらの第２ス
イッチングトランジスタの前記１対のＭＯＳトランジス
タ群側の１対の電極端子を装置の出力端子とし、またこ
れらの第２のスイッチングトランジスタのそれぞれのゲ
ートを前記１対のＭＯＳトランジスタ群のうちの相補的
な対向する側のＭＯＳトランジスタ群に前記１つまたは
２つのスイッチングトランジスタを介して、または直接
接続し、さらにこれらのスイッチングトランジスタの前
記出力側端子と逆側の電極端子を前記第１および第２の
基準電位点のいずれかに接続した１対の第２スイッチン
グトランジスタとを備えたことを特徴とする半導体集積
回路。
【請求項２】前記第１スイッチングトランジスタは１
つであり、前記１対の並列接続されたＭＯＳトランジス
タ群と前記第２の基準電位点との間に配置された請求項
１に記載の半導体集積回路。
【請求項３】前記第１スイッチングトランジスタは２
つであり、前記装置の出力端子と前記１対の並列接続さ
れたＭＯＳトランジスタ群との間に配置された請求項１
に記載の半導体集積回路。
【請求項４】前記第１スイッチングトランジスタは前
記第１の基準電位点と前記１対の並列接続されたＭＯＳ
トランジスタ群との間に配置され、また前記１対の第２
スイッチングトランジスタは前記１対の並列接続された
ＭＯＳトランジスタ群と前記第１の基準電位点との間に
配置された請求項１に記載の半導体集積回路。
【請求項５】前記１対の第１スイッチングトランジス
タと前記１対の第２スイッチングトランジスタがこの順
に前記１対の並列接続されたＭＯＳトランジスタ群と前
記第１の基準電位点との間に配置された請求項１に記載
の半導体集積回路。
【請求項６】請求項２に記載の半導体集積回路を２組
縦続接続して構成したＤフリップフロップ。
【請求項７】請求項２に記載の半導体集積回路と請求
項４に記載の半導体集積回路とを縦続接続して構成した
Ｄフリップフロップ。
【請求項８】請求項６に記載のＤフリップフロップを
単位集積回路とし、該単位集積回路を縦続接続して構成
したパイプライン回路。
【請求項９】請求項７に記載のフリップフロップを単
位集積回路とし、該単位集積回路を縦続接続して構成し
たパイプライン回路。
【請求項１０】請求項３に記載の半導体集積回路を２
組縦続接続して構成したＤフリップフロップ。
【請求項１１】請求項３に記載の半導体集積回路と請
求項５に記載の半導体集積回路とを縦続接続して構成し
たＤフリップフロップ。
【請求項１２】請求項１０に記載のフリップフロップ
を単位集積回路として、該単位集積回路を縦続接続して
構成したパイプライン回路。
【請求項１３】請求項１１に記載のフリップフロップ
を単位集積回路とし、該単位集積回路を縦続接続して構
成したパイプライン回路。