JPH06140914A

JPH06140914A - 半導体集積回路

Info

Publication number: JPH06140914A
Application number: JP4284582A
Authority: JP
Inventors: Ayako Oka; 綾子岡; Takenori Okidaka; 毅則沖高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-10-22
Filing date: 1992-10-22
Publication date: 1994-05-20

Abstract

(57)【要約】【目的】回路が形成されたチップ自体でしきい値の設
定方式が異なる回路を選択的に形成することを可能とす
る。【構成】電位判別手段９は、第１電源ノード８が受け
る電源電位が所定レベル以上であるか否かを判別し、ス
イッチング回路５は、電源電位が所定レベル以上である
と判別された場合にトランジスタ６を出力ノード４と第
２電源ノード７との間に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１チップ上に形成さ
れ、入力信号のレベルに応じた信号を出力する半導体集
積回路に関する。

【０００２】

【従来の技術】半導体集積回路が備えられた電気機器に
おいては、その半導体集積回路は、一般的に、５Ｖなど
の高電位の電源電位を受けて動作するようになってい
た。半導体集積回路の１つであり、入力信号のレベルに
応じた論理信号を出力するインバータなどの入力回路
は、その入力信号レベルが低いレベル（たとえば０．８
Ｖ〜２．０Ｖ）とされることが多く、これに対応するた
め、その動作のしきい値電圧は電源電位の１／４程度の
低い値（ＴＴＬ入力レベル）に設定されるような構成と
なっていた。

【０００３】近年では、電気機器の携帯化が進み、これ
に従って電源電位は低電位化される傾向にある。前記入
力回路では、そのしきい値電圧が電源電位に応じたＴＴ
Ｌ入力レベルに対応するような値に設定されるので、前
述のように電源電位が低電位になると、そのしきい値電
圧が非常に低い値になるため、入力ノイズに対するマー
ジンが低下するという不都合がある。このため、前記入
力回路では、電源電位が低電位である場合は、そのしき
い値電圧をＣＭＯＳ入力レベル（電源電位の１／２）と
する必要がある。

【０００４】このように、ＴＴＬ入力レベルまたはＣＭ
ＯＳ入力レベルに対応できる入力回路を得るためには、
入力回路を形成するチップを製造する場合にウェハプロ
セスにおいてＴＴＬ入力レベル用のしきい値電圧が得ら
れる回路のマスクと、ＣＭＯＳ入力レベル用のしきい値
が得られる回路のマスクとの２種類のマスクを用意し、
２種類のチップを製造するか、または、１チップ上にＴ
ＴＬ入力レベル用のしきい値電圧が得られる回路とＣＭ
ＯＳ入力レベル用のしきい値電圧が得られる回路とのど
ちらかにその回路を切換えられるような構成の入力回路
を製造する必要があった。

【０００５】前述のような、回路を切換えられる入力回
路は、図９のような構成となっている。図９は、従来の
入力回路の構成を示す回路図である。

【０００６】半導体チップ１上に以下の回路が形成され
る。電源電位を受ける第１電源ノード８と出力ノード４
との間にＰチャンネルＭＯＳ型のトランジスタ３１が接
続される。出力ノード４と接地電位を受ける第２電源ノ
ード７との間には、ＮチャンネルＭＯＳ型のトランジス
タ３２が接続されるとともに、ＮチャンネルＭＯＳ型の
トランジスタ５０，６が直列に接続される。

【０００７】入力ノード２からトランジスタ３１，３
２，６のそれぞれのゲートに入力信号が与えられる。ま
た、外部からの制御信号を受ける制御信号入力ノード４
０からトランジスタ５０のゲートに制御信号が与えられ
る。

【０００８】次に、動作について説明する。第１電源ノ
ード８が受ける電源電位が低い場合（たとえば３Ｖ）
は、制御信号入力ノード４０からトランジスタ５０に与
えられる制御信号がローレベルとされ、トランジスタ５
０がオフする。これにより入力回路のトランジスタの電
流駆動能力比は、トランジスタ３１：トランジスタ３２
となり、このトランジスタの電流駆動能力比を１対１と
なるように設定しておけば、この入力回路のしきい値電
圧は電源電位の１／２である１．５Ｖになる。

【０００９】一方、第１電源ノード８が受ける電源電位
が高い場合（たとえば５Ｖ）は、制御信号入力ノード４
０からトランジスタ５０のゲートに与えられる制御信号
がハイレベルとされ、トランジスタ５０がオンする。こ
れにより、入力回路のトランジスタの電流駆動能力比
は、トランジスタ３１：（トランジスタ３２＋トランジ
スタ５０＋トランジスタ６）となり、この電流駆動能力
比（但し、トランジスタ３１：トランジスタ３２は１：
１とする）を１：３となるように設定しておけば、この
入力回路のしきい値電圧は、電源電位の１／４である
１．２５Ｖとなる。

【００１０】このように、従来の入力回路では、半導体
チップ１の外部から与えられる制御信号に基づいてしき
い値電圧が切換えられるようになっていた。

【００１１】

【発明が解決しようとする課題】しかし、前述のように
製造工程で、しきい値が異なる回路を形成するための２
種類のマスクを用意する場合は、回路の製造コストが高
くなるという問題があった。この問題は前記図９の回路
においては解消できるが、前記図９のように外部からの
制御信号に基づいてしきい値を切換える回路では、その
回路が形成されたチップ自体でしきい値の切換ができ
ず、制御信号を与えるための付加的な装置が必要である
という問題があった。

【００１２】本発明は、このような問題を解決するため
になされたものであり、半導体集積回路が形成されたチ
ップ自体でしきい値の切換を行なうことを可能とする半
導体集積回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】請求項１に記載の本発明
は、１チップ上に形成され、入力信号のレベルに応じた
信号を出力する半導体集積回路であって、第１の電源ノ
ード、第２の電源ノード、入力ノード、出力ノード、イ
ンバータ、トランジスタ、電位判別手段および接続手段
を含む。第１の電源ノードは、第１の電源電位を受け
る。第２の電源ノードは、第２の電源電位を受ける。入
力ノードは、前記入力信号を受ける。インバータは、前
記入力ノードと前記出力ノードとの間に接続される。ト
ランジスタは、前記入力信号に応答して制御される。

【００１４】電位判別手段は、前記第１の電源ノードが
受ける第１の電源電位が所定レベルであるか否かを判別
する。接続手段は、前記電位判別手段にて前記第１の電
源電位が所定レベル以上であると判別された場合に前記
トランジスタを前記出力ノードと前記第２の電源ノード
との間に接続する。

【００１５】請求項２に記載の本発明は、１チップ上に
形成され、入力信号のレベルに応じた信号を出力する半
導体集積回路であって、第１の電源ノードと、第２の電
源ノード、出力ノード、インバータ、トランジスタ、電
位判別手段および接続手段を含む。

【００１６】第１の電源ノードは、第１の電源電位を受
ける。第２の電源ノードは、第２の電源電位を受ける。
入力ノードは、前記入力信号を受ける。インバータは、
前記入力ノードと前記出力ノードとの間に接続される。
トランジスタは、前記入力信号に応答して制御される。

【００１７】電位判別手段は、前記第１の電源ノードが
受ける第１の電源電位が所定レベル以上であるか否かを
判別する。接続手段は、前記電位判別手段にて前記第１
の電源電位が所定レベル以上であると判別された場合に
前記トランジスタを前記出力ノードと前記第１の電源ノ
ードとの間に接続する。

【００１８】請求項３に記載の本発明は、請求項１に記
載の電位判別手段が、前記第１の電源ノードが受けた第
１の電源電位を所定の値だけ降下させる電位降下手段
と、前記電位降下手段により降下された電位が一定レベ
ル以上であるか否かに応じて第１の電源電位が所定レベ
ル以上であるか否かの判別結果を示す信号を出力する判
別結果出力手段と、前記電位降下手段および前記判別結
果出力手段の間のノードと前記第２の電源ノードとの間
に接続された抵抗手段とを含むことを特徴とする。

【００１９】請求項４に記載の本発明は、請求項２に記
載の電位判別手段が、前記第１の電源ノードが受けた第
１の電源電位を所定の値だけ降下させる電位降下手段
と、前記電位降下手段により降下された電位が一定レベ
ル以上であるか否かに応じて第１の電源電位が所定レベ
ル以上であるか否かの判別結果を示す信号を出力する判
別結果出力手段と、前記電位降下手段および前記判別結
果出力手段の間のノードと前記第２の電源ノードとの間
に接続された抵抗手段とを含むことを特徴とする。

【００２０】

【作用】請求項１に記載の本発明によれば、電位判別手
段にて電源電位が所定レベル以上であると判別された場
合は、接続手段によって、トランジスタが出力ノードと
第２の電源ノードとの間に接続されるので、インバー
タ、トランジスタおよび接続手段にて第１の回路が構成
される。一方、電位判別手段にて電源電位が所定レベル
以上でないと判別された場合は、インバータのみで第２
の回路が形成される。前記第１の回路と第２の回路とで
は、回路構成が相違するので、入力信号に対するしきい
値電圧が異なる。このため、そのチップに形成された回
路自体で第１の電源電位のレベルに対応して第１の電源
電位に対するしきい値電圧の割合を変更することが可能
である。

【００２１】請求項２に記載の本発明によれば、電位判
別手段にて電源電位が所定レベル以上であると判別され
た場合は、接続手段によって、トランジスタが出力ノー
ドと第１の電源ノードとの間に接続されるので、インバ
ータ、トランジスタおよび接続手段にて第１の回路が構
成される。一方、電位判別手段にて電源電位が所定レベ
ル以上でないと判別された場合は、インバータのみで第
２の回路が形成される。前記第１の回路と第２の回路で
は、回路構成が相違するので、入力信号に対するしきい
値電圧が異なる。このため、そのチップに形成された回
路自体で第１の電源電位のレベルに対応して、第１の電
源電位に対するしきい値電圧の割合を変更することが可
能である。

【００２２】請求項３および請求項４に記載の本発明に
よれば、電位降下手段および判別結果出力手段の間のノ
ードと、第２の電源ノードとの間に抵抗手段が接続され
るので、この抵抗手段により、外来ノイズにて判別結果
出力手段の寄生容量に蓄積される過剰な電荷が第２の電
源ノードから放電されるため、判別結果出力手段の入力
電位の値が安定化される。

【００２３】

【実施例】次に、本発明の実施例を図面に基づいて詳細
に説明する。

【００２４】第１実施例まず、本発明の第１実施例について説明する。図１は、
第１実施例による半導体集積回路たる入力回路の構成を
示す回路図である。半導体チップ１に以下の入力回路が
形成される。この入力回路は、入力信号の論理を反転さ
せた信号を出力するものである。

【００２５】入力信号を受ける入力ノード２と出力ノー
ド４との間にインバータ３が接続される。出力ノード４
と接地電位を受ける第２電源ノード７との間にスイッチ
ング回路５およびＮチャンネルＭＯＳ型のトランジスタ
６が直列に接続される。入力ノード２とトランジスタ６
のゲートとが接続される。電源電位を受ける第１電源ノ
ード８と、スイッチング回路５の制御信号入力部との間
に電位判別回路９が接続される。電位判別回路９は、第
１電源ノード８とスイッチング回路５との間に直列に接
続された電位降下手段である電位降下回路９１および判
別結果出力手段手あるセンス回路９２を含む。

【００２６】次に、図１の入力回路の詳細な構成につい
て説明する。図２は図１の入力回路の詳細な構成を示す
回路図である。

【００２７】インバータ３は、ＰチャンネルＭＯＳ型の
トランジスタ３１と、ＮチャンネルＭＯＳ型のトランジ
スタ３２とを含む。トランジスタ３１は、第１電源ノー
ド８と出力ノード４との間に接続される。トランジスタ
３２は、出力ノード４と第２電源ノード７との間に接続
される。トランジスタ３１，３２のゲートには入力ノー
ド２から入力信号が与えられる。スイッチング回路５
は、ＮチャンネルＭＯＳ型のトランジスタ５０にて構成
される。

【００２８】電位降下回路９１は、３つのＮチャンネル
ＭＯＳ型トランジスタ９１１，９１２，９１３を第１電
源ノード８に対して直列に接続したものであり、トラン
ジスタ９１１のゲートは第１電源ノード８に接続され、
トランジスタ９１２のゲートはトランジスタ９１１，９
１２間のノードに接続され、トランジスタ９１３のゲー
トはトランジスタ９１２，９１３の間のノードに接続さ
れる。センス回路９２は、２つのインバータ９２１，９
２２を含む。インバータ９２１，９２２は、トランジス
タ９１３とトランジスタ５０のゲートとの間に直列に接
続される。

【００２９】次に、図２の入力回路の動作について説明
する。図２の回路において、電位判別回路９の電位降下
回路９１では、トランジスタ９１１，１１２，９１３が
直列に接続されているため、第１電源ノード８が受ける
電源電位は各トランジスタのしきい値電圧の合計値だけ
降下する。そして、電位判別回路９のセンス回路９２で
は、電位降下回路９１によって降下させられた電源電位
がインバータ９２１のしきい値電圧以上である場合はイ
ンバータ９２１の出力信号はローレベルとなりこのロー
レベル信号を受けるインバータ９２２の出力信号はハイ
レベルとなる。これによりスイッチング回路５のトラン
ジスタ５０がオンする。

【００３０】一方、電位降下回路９１で降下させられた
電源電位がインバータ９２１のしきい値電圧よりも小さ
い場合は、インバータ９２１の出力信号はハイレベルと
なり、このハイレベル信号を受けたインバータ９２２の
出力信号はローレベルとなる。これにより、スイッチン
グ回路５のトランジスタ５０はオフする。

【００３１】このような電位判別回路９の動作を具体的
な数値の一例で説明すると次のようになる。ここで、ト
ランジスタ９１１，９１２，９１３のしきい値電圧はそ
れぞれ０．７Ｖとし、インバータ９２１，９２２のしき
い値電圧は電源電位の１／２とする。

【００３２】第１電源ノード８が受ける電源電位が５ボ
ルトである場合は、電源電位がトランジスタ９１１，９
１２，９１３のしきい値電圧の合計値だけ降下するの
で、インバータ９２１の入力電位は、５Ｖ−（０．７Ｖ
×３）＝２．９Ｖとなる。インバータ９２１のしきい値
電圧は電源電位の１／２である２．５Ｖとなるので、イ
ンバータ９２１の出力信号はローレベルとなりインバー
タ９２２の出力信号はハイレベルとなる。

【００３３】また、第１電源ノード８が受ける電源電位
が３Ｖである場合は、電源電位がトランジスタ９１１，
９１２，９１３のしきい値電圧の合計値だけ降下させら
れるので、インバータ９２１の入力電位は３Ｖ−（０．
７Ｖ×３）＝０．９Ｖとなる。インバータ９２１のしき
い値電圧は電源電位の１／２である１．５Ｖとなるの
で、インバータ９２１の出力信号はハイレベルとなり、
インバータ９２２の出力信号はローレベルとなる。

【００３４】このように、電位判別回路９では、第１電
源ノード８が受ける電源電位が所定レベル以上である場
合はトランジスタ５０のゲートに与える信号をローレベ
ルとし、一方、第１電源ノード８が受ける電源電位が所
定レベル以上でない場合は、トランジスタ５０のゲート
に与える信号をハイレベルとする。

【００３５】第１電源ノード８が受ける電源電位が所定
レベル以上であることによりトランジスタ５０がオンす
ると、入力回路のトランジスタの電流駆動能力比は、ト
ランジスタ３１：（トランジスタ３２＋トランジスタ５
０＋トランジスタ６）となり、この電流駆動能力比が
１：３（但し、トランジスタ３１：トランジスタ３２は
１：１とする）になるように予め設定しておけば、入力
回路のしきい値電圧は、電源電位の１／４となり、ＴＴ
Ｌ入力レベル用の値となる。たとえば、電源電位が５Ｖ
である場合は、前記しきい値電圧は１．２５Ｖとなる。

【００３６】一方、第１電源ノード８が受ける電源電位
が所定レベル以上でないことによりトランジスタ５０が
オフすると、入力回路のトランジスタの電流駆動能力比
は、トランジスタ３１：トランジスタ３２となり、この
電流駆動能力比が１：１になるように予め設定しておけ
ば、入力回路のしきい値電圧は、電源電位の１／２とな
り、ＣＭＯＳ入力レベル用の値となる。たとえば、電源
電位が３Ｖである場合は、前記しきい値電圧は１．５Ｖ
となる。

【００３７】このように、以上のような構成の入力回路
では、電源電位のレベルに応じて、電源電位に対するし
きい値電圧の割合が自動的に切換わる。

【００３８】第２実施例次に、本発明の第２実施例について説明する。図３は、
第２実施例による半導体集積回路たる入力回路の構成を
示す回路図であり、図３において図１と一致するものに
は同番号を付し、その説明を省略する。以下、図１の入
力回路との相違点について説明する。

【００３９】スイッチング回路５およびトランジスタ６
は、出力ノード４と第２電源ノード７との間に接続され
てはおらず、その代わりに、出力ノード４と第１電源ノ
ード８との間にスイッチング回路５とＰチャンネルＭＯ
Ｓ型のトランジスタ６０とが直列に接続される。トラン
ジスタ６０のゲートは入力ノード２と接続される。

【００４０】次に、図３の入力回路の詳細な構成につい
て説明する。図４は、図３の入力回路の詳細な構成を示
す回路図であり、図４において図２と一致するものには
同番号を付しその説明を省略する。以下、その相違点に
ついて説明する。

【００４１】前述したように、出力ノード４と第２電源
ノード７との間にはトランジスタ５０およびトランジス
タ６が接続されていない。その代わりに、出力ノード４
と第１電源ノード８との間に、スイッチング手段５を構
成するＰチャンネルＭＯＳ型のトランジスタ５１と、ト
ランジスタ６０とが直列に接続される。トランジスタ５
１のゲートはインバータ９２２の出力端子と接続され
る。

【００４２】次に、図４の入力回路の動作について説明
する。第１電源ノード８が受ける電源電位が所定レベル
以上である場合、インバータ９２２からトランジスタ５
１のゲートに与えられる信号はローレベルとなり、これ
によりトランジスタ５１がオフする。トランジスタ５１
がオフすると、入力回路のトランジスタの電流駆動能力
比は、トランジスタ３１：トランジスタ３２となり、こ
の電流駆動能力比が１：３になるように予め設定してお
けば、入力回路のしきい値電圧は、電源電位の１／４と
なり、ＴＴＬ入力レベル用の値となる。たとえば、電源
電位が５Ｖである場合、前記しきい値電圧は１．２５Ｖ
となる。

【００４３】一方、第１電源ノード８が受ける電源電位
が所定レベル以上でない場合、インバータ９２２からト
ランジスタ５１のゲートに与えられる信号はローレベル
となり、トランジスタ５１がオンする。トランジスタ５
１がオンすると、入力回路のトランジスタの電流駆動入
力比は、（トランジスタ３１＋トランジスタ５１＋トラ
ンジスタ６０）：トランジスタ３２となり、この電流駆
動能力比が１：１（但し、トランジスタ３１：トランジ
スタ３２は１：３とする）になるように予め設定してお
けば、入力回路のしきい値電圧は、電源電位の１／２と
なり、ＣＭＯＳ入力レベル用の値となる。たとえば、電
源電位が３Ｖである場合、前記しきい値電圧は１．５Ｖ
となる。このように、以上のような構成の入力回路で
は、電源電位のレベルに応じて、電源電位に対するしき
い値電圧の割合が自動的に切換わる。

【００４４】第３実施例次に、本発明の第３実施例について説明する。図５は、
第３実施例による半導体集積回路たる入力回路の構成を
示す回路図であり、図５において図１と一致するものに
は同番号を付し、その説明を省略する。以下、図１の回
路との相違点について説明する。

【００４５】電位降下回路９１とセンス回路９２との間
のノードと第２電源ノード７との間に抵抗回路１０が接
続される。

【００４６】次に、図５の入力回路の詳細な構成につい
て説明する。図６は、図５の入力回路の詳細な構成を示
す回路図であり、図６において図２と一致するものには
同番号を付し、その説明を省略する。以下、図２の回路
との相違点について説明する。

【００４７】電位判別回路９において、電位降下回路９
１のトランジスタ９１３とセンス回路９２のインバータ
９２１との間のノードと、第２電源ノードとの間に抵抗
回路１０が接続される。抵抗回路１０は、拡散抵抗，ポ
リシリコン抵抗または抵抗値が低いトランジスタ等の所
定の抵抗値を有する素子につて構成される。

【００４８】次に、図６の入力回路の動作について説明
する。この入力回路の動作は、図２の入力回路の動作と
基本的に同一であり異なるところは、抵抗回路１０の作
用によってインバータ９２１の入力電圧が外来ノイズに
よって不安定にならないことである。外来ノイズによっ
てインバータ９２１の寄生容量に過剰の電荷が蓄積され
ると、その過剰な電荷により前記入力電圧が不安定とな
る。この実施例では、抵抗回路１０により過剰な電荷が
第２電源ノード７に放電される。その結果、前記入力電
圧が安定化される。

【００４９】第４実施例次に、本発明の第４実施例について説明する。図７は、
第４実施例による半導体集積回路たる入力回路の構成を
示す回路図であり、図７において図３と一致するものに
は同番号を付し、その説明を省略する。以下、図３の入
力回路との相違点について説明する。

【００５０】電位判別回路９において電位降下回路９１
とセンス回路９２との間のノードと、第２電源ノード７
との間に抵抗回路１０が接続される。

【００５１】次に、図７の入力回路の詳細な構成につい
て説明する。図８は、図７の入力回路の詳細な構成を示
す回路図であり、図８において図４と一致するものには
同番号を付し、その説明を省略する。以下、図４の入力
回路との相違点について説明する。

【００５２】電位判別回路９において、電位降下回路９
１のトランジスタ９１３とセンス回路９２のインバータ
９２１との間のノードと、第２の電源ノード７との間に
抵抗回路１０が接続される。

【００５３】次に、図８の入力回路の動作について説明
する。この入力回路の動作は、図４の入力回路の動作と
基本的に同一であり、図６の入力回路の動作の説明で述
べたように、抵抗回路１０がインバータ９２１の入力電
圧を外来ノイズなどにかかわらず安定化させる。

【００５４】なお、本実施例においては、トランジスタ
６をＮチャンネルＭＯＳ型のトランジスタとしたが、こ
れに限らず、このトランジスタは、入力信号に応答して
制御されるものであれば他のトランジスタでもよい。同
様に、トランジスタ６０は、ＰチャンネルＭＯＳトラン
ジスタで構成したが、これに限らず、入力信号に応答し
て制御されるものであれば他のトランジスタを用いても
よい。

【００５５】また、電位降下回路９１は、Ｎチャンネル
ＭＯＳトランジスタで構成したが、これに限らず、電位
降下回路９１は、ＮチャンネルＭＯＳトランジスタと同
様に電位を降下させるものであれば他の素子を用いても
よい。同様に、センス回路９２は、インバータで構成し
たが、これに限らず、センス回路９２は、インバータと
同様の動作を行なうものであれば他の素子を用いてもよ
い。さらに、スイッチング回路５は、Ｐチャンネルおよ
びＮチャンネルのＭＯＳトランジスタで構成したが、こ
れらのトランジスタと同様の動作を行なうものであれ
ば、他の素子を用いてもよい。

【００５６】

【発明の効果】請求項１に記載の本発明によれば、電位
判別手段において、第１の電源電位が所定レベル以上で
あると判別された場合は、接続手段の動作によりインバ
ータ、トランジスタおよび接続手段にて構成される回路
が形成され、第１の電源電位が所定レベル以上でないと
判別された場合は、インバータのみの回路が形成され
る。これらの回路はしきい値の設定方式が異なってお
り、１チップ上には、電源電位のレベルに応じて、電源
電位のレベルに対するしきい値の割合が異なる回路を選
択的に形成できる。

【００５７】請求項２に記載の本発明によれば、電位判
別手段において、第１の電源電位が所定レベル以上であ
ると判別された場合は、接続手段の動作によりインバー
タのみの回路が形成され、第１の電源電位が所定レベル
以上でないと判別された場合は、インバータ、トランジ
スタおよび接続手段にて構成される回路が形成される。
これらの回路はしきい値の設定方式が異なっており、１
チップ上には、電源電位のレベルに応じて、電源電位の
レベルに対するしきい値の割合が異なる回路を選択的に
形成できる。

【００５８】請求項３に記載の本発明によれば、請求項
１に記載の電位判別手段において、電位降下手段と判別
結果出力手段との間のノードと、第２の電源ノードとの
間に抵抗手段が接続されており、この抵抗手段により判
別対象の電位が安定させられるので、請求項１に記載の
効果に加えて、電位判別手段が第１の電源電位のレベル
を正確に判別できる。

【００５９】請求項４に記載の本発明によれば、請求項
２に記載の電位判別手段において、電位降下手段と判別
結果出力手段との間のノードと、第２の電源ノードとの
間に抵抗手段が接続されており、この抵抗手段により、
判別対象の電位が安定させられるので、請求項２に記載
の効果に加えて、電位判別手段が第１の電源電位のレベ
ルを正確に判別できる。

【図面の簡単な説明】

【図１】第１実施例による半導体集積回路たる入力回路
の構成を示す回路図である。

【図２】図１の入力回路の詳細な説明を示す回路図であ
る。

【図３】第２実施例による半導体集積回路たる入力回路
の構成を示す回路図である。

【図４】図３の入力回路の詳細な説明を示す回路図であ
る。

【図５】第３実施例による半導体集積回路たる入力回路
の構成を示す回路図である。

【図６】図５の入力回路の詳細な説明を示す回路図であ
る。

【図７】第４実施例による半導体集積回路たる入力回路
の構成を示す回路図である。

【図８】図７の入力回路の詳細な説明を示す回路図であ
る。

【図９】従来の半導体集積回路たる入力回路の構成を示
す回路図である。

【符号の説明】１半導体チップ２入力ノード３インバータ４出力ノード５スイッチング回路６，６０トランジスタ７第２電源ノード８第１電源ノード９電位判別回路１０抵抗回路９１電位降下回路９２センス回路

Claims

【特許請求の範囲】

【請求項１】１チップ上に形成され、入力信号のレベ
ルに応じた信号を出力する半導体集積回路であって、第１の電源電位を受ける第１の電源ノードと、第２の電源電位を受ける第２の電源ノードと、前記入力信号を受ける入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に接続されたイ
ンバータと、前記入力信号に応答して制御されるトランジスタと、前記第１の電源ノードが受ける第１の電源電位が所定レ
ベル以上であるか否かを判別する電位判別手段と、前記電位判別手段にて前記第１の電源電位が所定レベル
以上であると判別された場合に前記トランジスタを前記
出力ノードと前記第２の電源ノードとの間に接続する接
続手段とを備えた、半導体集積回路。
【請求項２】１チップ上に形成され、入力信号のレベ
ルに応じた信号を出力する半導体集積回路であって、第１の電源電位を受ける第１の電源ノードと、第２の電源電位を受ける第２の電源ノードと、前記入力信号を受ける入力ノードと、出力ノードと、前記入力ノードと前記出力ノードとの間に接続されたイ
ンバータと、前記入力信号に応答して制御されるトランジスタと、前記第１の電源ノードが受ける第１の電源電位が所定レ
ベル以上であるか否かを判別する電位判別手段と、前記電位判別手段にて前記第１の電源電位が所定レベル
以上であると判別された場合に前記トランジスタを前記
出力ノードと前記第１の電源ノードとの間に接続する接
続手段とを備えた、半導体集積回路。
【請求項３】前記電位判別手段は、前記第１の電源ノ
ードが受けた第１の電源電位を所定の値だけ降下させる
電位降下手段と、前記電位降下手段により降下された電
位が一定レベル以上であるか否かに応じて第１の電源電
位が所定レベル以上であるか否かの判別結果を示す信号
を出力する判別結果出力手段と、前記電位降下手段およ
び前記判別結果出力手段の間のノードと前記第２の電源
ノードとの間に接続された所定の抵抗値を有する抵抗手
段とを含む、請求項１記載の半導体集積回路。
【請求項４】前記電位判別手段は、前記第１の電源ノ
ードが受けた第１の電源電位を所定の値だけ降下させる
電位降下手段と、前記電位降下手段により降下された電
位が一定レベル以上であるか否かに応じて第１の電源電
位が所定レベル以上であるか否かの判別結果を示す信号
を出力する判別結果出力手段と、前記電位降下手段およ
び前記判別結果出力手段の間のノードと前記第２の電源
ノードとの間に接続された所定の抵抗値を有する抵抗手
段とを含む、請求項２記載の半導体集積回路。