JPH061424B2 - システムリセット回路 - Google Patents
システムリセット回路Info
- Publication number
- JPH061424B2 JPH061424B2 JP1022025A JP2202589A JPH061424B2 JP H061424 B2 JPH061424 B2 JP H061424B2 JP 1022025 A JP1022025 A JP 1022025A JP 2202589 A JP2202589 A JP 2202589A JP H061424 B2 JPH061424 B2 JP H061424B2
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- Japan
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- voltage
- output
- transistor
- comparison circuit
- power supply
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はシステムリセット回路に係り、特にマイコン等
のシステムの電源を切断する際のシステムリセット回路
に関する。
のシステムの電源を切断する際のシステムリセット回路
に関する。
一般に集積回路（ＩＣ）は電源電圧が低下すると正常に
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
動作しなくなる。特にマイクロコンピュータなどでは電
源電圧の低下によってプログラムが暴走する恐れがあ
る。このため、電源電圧がある規定の値より低くなった
とき、リセットをかけて瞬時に動作を停止させ、誤動作
やプログラムの暴走などを防止するシステムリセット回
路が設けられている。
従来の技術 第３図は従来のシステムリセット回路の一例の回路図、
第４図は第３図の電源電圧Ｖｃｃ，電位Ｖｃ，出力端子
の出力電圧Ｖoutのタイミングチャートを夫々示す。
第４図は第３図の電源電圧Ｖｃｃ，電位Ｖｃ，出力端子
の出力電圧Ｖoutのタイミングチャートを夫々示す。
時刻ｔ1で電源が投入されると電源電圧Ｖｃｃは徐々に
上昇し、時刻ｔ2においてＶｃｃがツェナーダイオード
ＤZ、抵抗Ｒ1，Ｒ2で決定されるＶS1と等しくなるとコ
ンパレータ（以下compという）１の出力がＨからＬに変
化する。これによってその以前にはオンだったトランジ
スタＱ3がオフとなり、トランジスタＱ3のコレクタ電流
として流れていた定電流電源Ｉgの電流は端子２を介し
てコンデンサＣに供給され、コンデンサＣの充電に伴な
って電位Ｖｃは徐々に上昇する。
上昇し、時刻ｔ2においてＶｃｃがツェナーダイオード
ＤZ、抵抗Ｒ1，Ｒ2で決定されるＶS1と等しくなるとコ
ンパレータ（以下compという）１の出力がＨからＬに変
化する。これによってその以前にはオンだったトランジ
スタＱ3がオフとなり、トランジスタＱ3のコレクタ電流
として流れていた定電流電源Ｉgの電流は端子２を介し
てコンデンサＣに供給され、コンデンサＣの充電に伴な
って電位Ｖｃは徐々に上昇する。
時刻ｔ3で電位Ｖｃがcomp３の非反転入力端子の入力電
圧Ｖs2と等しくなるとcomp3の出力はＨからＬに変化
し、それまでオンだったトランジスタＱ4はオフとな
る。ここでＶs2は と表わされる。時刻ｔ3でトランジスタＱ4がオフとなる
と端子４の出力電圧Ｖoutは抵抗ＲLによってプルアップ
されて直ちにＨとなる。
圧Ｖs2と等しくなるとcomp3の出力はＨからＬに変化
し、それまでオンだったトランジスタＱ4はオフとな
る。ここでＶs2は と表わされる。時刻ｔ3でトランジスタＱ4がオフとなる
と端子４の出力電圧Ｖoutは抵抗ＲLによってプルアップ
されて直ちにＨとなる。
時刻ｔ4において電源電圧Ｖｃｃが瞬間的にＶs1以下と
なると、comp１の出力がＨとなり、トランジスタＱ3が
オンとなるため、コンデンサＣに充電されていた電荷は
トランジスタＱ3のコレクタを介して放電され、電位Ｖ
ｃは低下する。電位Ｖｃが時刻ｔ5でＶs2以下になる
と、comp３の出力はＨとなり、トランジスタＱ4はオン
となって出力電圧ＶoutもＬとなり、装置はリセット
（ローリセット）される。
なると、comp１の出力がＨとなり、トランジスタＱ3が
オンとなるため、コンデンサＣに充電されていた電荷は
トランジスタＱ3のコレクタを介して放電され、電位Ｖ
ｃは低下する。電位Ｖｃが時刻ｔ5でＶs2以下になる
と、comp３の出力はＨとなり、トランジスタＱ4はオン
となって出力電圧ＶoutもＬとなり、装置はリセット
（ローリセット）される。
時刻ｔ6でＶｃｃがＶs1以上のレベルに戻ると上記電源
投入時と同様にコンデンサＣの充電が行なわれて電位Ｖ
ｃは徐々に上昇し、時刻ｔ7でＶｃ＝Ｖs2となると端子
４の出力電圧Ｖoutは直ちにＨに戻る。ここで時刻ｔ6か
らｔ7までの動作復帰期間ｔd′はコンデンサＣの容量，
定電流電源Ｉgの電流及び抵抗Ｒ3，Ｒ4で決まるるＶs2
に依存し、これらの設定の仕方によって変化させること
ができる。
投入時と同様にコンデンサＣの充電が行なわれて電位Ｖ
ｃは徐々に上昇し、時刻ｔ7でＶｃ＝Ｖs2となると端子
４の出力電圧Ｖoutは直ちにＨに戻る。ここで時刻ｔ6か
らｔ7までの動作復帰期間ｔd′はコンデンサＣの容量，
定電流電源Ｉgの電流及び抵抗Ｒ3，Ｒ4で決まるるＶs2
に依存し、これらの設定の仕方によって変化させること
ができる。
このように端子４の出力電圧Ｖoutは直ちにＬからＨに
戻るため、リセット閾値電圧ＶＳＨ１，ＶＳＨ２が異な
る２つのマイコンを端子４に接続した場合であっても、
２つのマイコンは時刻ｔ3，ｔ7において同時にリセット
が解除され、動作を開始する。
戻るため、リセット閾値電圧ＶＳＨ１，ＶＳＨ２が異な
る２つのマイコンを端子４に接続した場合であっても、
２つのマイコンは時刻ｔ3，ｔ7において同時にリセット
が解除され、動作を開始する。
発明が解決しようとする課題 第３図に示す従来回路は、時刻ｔ4において電源電圧Ｖc
cがＶs1以下になると、電位ＶcはコンデンサＣ及びトラ
ンジスタＱ3のコレクタ・エミッタ間容量（破線で示
す）の放電によって徐々に低下するため、装置のリセッ
トは時刻ｔ4ではなく、時刻ｔ5になる。即ち、時刻ｔ4
〜ｔ5までがcomp３の動作遅れ時間△となり、瞬時にリ
セットをかけることができない問題点があった。
cがＶs1以下になると、電位ＶcはコンデンサＣ及びトラ
ンジスタＱ3のコレクタ・エミッタ間容量（破線で示
す）の放電によって徐々に低下するため、装置のリセッ
トは時刻ｔ4ではなく、時刻ｔ5になる。即ち、時刻ｔ4
〜ｔ5までがcomp３の動作遅れ時間△となり、瞬時にリ
セットをかけることができない問題点があった。
本発明は、電源電圧低下時に瞬時に装置をリセットでき
るシステムリセット回路を提供することを目的とする。
るシステムリセット回路を提供することを目的とする。
課題を解決するための手段 本発明は、電源電圧を第１の基準電圧と比較し、その比
較結果に応じて２値の信号を出力する第１の電圧比較回
路と、該第１の電圧比較回路の出力レベルに応じてオ
ン，オフされる第１のトランジスタと、電源電圧端子の
一方に第１の端子が接続され、該第１のトランジスタの
出力に第２の端子が接続され、該第１のトランジスタの
オン，オフに応じて上記電源電圧が上記第１の基準電圧
以下のときは放電される一方、該電源電圧が上記第１の
基準電圧に達した時点から所定の時定数で充電が開始さ
れるコンデンサと、該コンデンサの第２の端子の電位を
第２の基準電圧と比較し、その比較結果に応じて２値の
信号を出力する第２の電圧比較回路と、該第２の電圧比
較回路の出力によってオン，オフされて出力電圧を得る
第２のトランジスタとを設けられており、上記電源電圧
が上記第１の基準電圧より低下した際に上記出力電圧を
リセットするシステムリセット回路において、 上記第１の電圧比較回路の出力と前記第２の電圧比較回
路の出力とが供給され、上記第１の電圧比較回路の出力
又は前記第２の電圧比較回路の出力を上記第２のトラン
ジスタの入力に供給するゲート回路と、 前記コンデンサの第２の端子と前記電源電圧端子の一方
との間に設けられ、前記第１のトランジスタの出力にて
オン，オフし、前記コンデンサの充放電を制御する第３
のトランジスタとを具備してなる。
較結果に応じて２値の信号を出力する第１の電圧比較回
路と、該第１の電圧比較回路の出力レベルに応じてオ
ン，オフされる第１のトランジスタと、電源電圧端子の
一方に第１の端子が接続され、該第１のトランジスタの
出力に第２の端子が接続され、該第１のトランジスタの
オン，オフに応じて上記電源電圧が上記第１の基準電圧
以下のときは放電される一方、該電源電圧が上記第１の
基準電圧に達した時点から所定の時定数で充電が開始さ
れるコンデンサと、該コンデンサの第２の端子の電位を
第２の基準電圧と比較し、その比較結果に応じて２値の
信号を出力する第２の電圧比較回路と、該第２の電圧比
較回路の出力によってオン，オフされて出力電圧を得る
第２のトランジスタとを設けられており、上記電源電圧
が上記第１の基準電圧より低下した際に上記出力電圧を
リセットするシステムリセット回路において、 上記第１の電圧比較回路の出力と前記第２の電圧比較回
路の出力とが供給され、上記第１の電圧比較回路の出力
又は前記第２の電圧比較回路の出力を上記第２のトラン
ジスタの入力に供給するゲート回路と、 前記コンデンサの第２の端子と前記電源電圧端子の一方
との間に設けられ、前記第１のトランジスタの出力にて
オン，オフし、前記コンデンサの充放電を制御する第３
のトランジスタとを具備してなる。
作用 電源電圧が第１の基準電圧より低下すると、第１の電圧
比較回路の出力が反転し、第１の電圧比較回路の出力が
ゲート回路を介して第２のトランジスタに供給され、出
力電圧を瞬時にリセットすると同時に、 第３のトランジスタによりコンデンサを瞬時に放電さ
せ、第２の電圧比較回路の出力が第１の電圧比較回路の
出力にわずかに遅れて反転し、ゲート回路を介して第２
のトランジスタに供給され、出力電圧をリセット状態に
保持する。
比較回路の出力が反転し、第１の電圧比較回路の出力が
ゲート回路を介して第２のトランジスタに供給され、出
力電圧を瞬時にリセットすると同時に、 第３のトランジスタによりコンデンサを瞬時に放電さ
せ、第２の電圧比較回路の出力が第１の電圧比較回路の
出力にわずかに遅れて反転し、ゲート回路を介して第２
のトランジスタに供給され、出力電圧をリセット状態に
保持する。
また、電源電圧が第１の基準電圧に達すると、第１の電
圧比較回路の出力が復帰し、これに応じて第３のトラン
ジスタがオフし、コンデンサに充電が開始される。充電
に応じてコンデンサの第２の端子が所定の時定数をもっ
て上昇し、第２の基準電圧に達すると第２の電圧比較回
路の出力も復帰し、第１及び第２の電圧比較回路が共に
復帰して第２のトランジスタが制御され、出力電圧が出
力される。
圧比較回路の出力が復帰し、これに応じて第３のトラン
ジスタがオフし、コンデンサに充電が開始される。充電
に応じてコンデンサの第２の端子が所定の時定数をもっ
て上昇し、第２の基準電圧に達すると第２の電圧比較回
路の出力も復帰し、第１及び第２の電圧比較回路が共に
復帰して第２のトランジスタが制御され、出力電圧が出
力される。
このように、本発明のシステムリセット回路によれば、
電源電圧が第１の基準電圧より低下した場合には第１の
電圧比較回路の比較結果がゲート回路を介して第２のト
ランジスタに供給され、出力電圧を瞬時にリセットし、
電源電圧が第１の基準電圧より上昇した場合にはコンデ
ンサの時定数に応じて第２の電圧比較回路の比較結果が
復帰し、電源電圧が第１の基準電圧より上昇してから所
定時間遅延した後に出力電圧のリセットが解除される。
電源電圧が第１の基準電圧より低下した場合には第１の
電圧比較回路の比較結果がゲート回路を介して第２のト
ランジスタに供給され、出力電圧を瞬時にリセットし、
電源電圧が第１の基準電圧より上昇した場合にはコンデ
ンサの時定数に応じて第２の電圧比較回路の比較結果が
復帰し、電源電圧が第１の基準電圧より上昇してから所
定時間遅延した後に出力電圧のリセットが解除される。
このため、システムを常に電源電圧の安定した状態で動
作させ得る。
作させ得る。
実施例 第１図は本発明になるシステムリセット回路の一実施例
の回路図を示し、同図中、第３図と同一構成部分には同
一番号，同一符号を付す。第２図は第１図に示す回路の
動作タイミングチャートを示す。
の回路図を示し、同図中、第３図と同一構成部分には同
一番号，同一符号を付す。第２図は第１図に示す回路の
動作タイミングチャートを示す。
第１図において、第１の電圧比較回路であるcomp１の出
力と第２のトランジスタであるトランジスタＱ4のベー
スとの間にゲート回路を構成するダイオードＤ1を接続
し、第２の電圧比較回路であるcomp３の正出力端子とト
ランジスタＱ4のベースとの間にゲート回路を構成する
ダイオードＤ2を接続する。又、端子２と第１のトラン
ジスタであるトランジスタＱ3のコレクタとの間に抵抗
Ｒ5を接続し、トランジスタＱ3のコレクタと端子５との
間に第３のトランジスタであるトランジスタＱ2を接続
する。更に電源端子とトランジスタＱ3のコレクタとの
間にトランジスタＱ1を接続し、そのベースをcomp３の
負出力端子に接続する。
力と第２のトランジスタであるトランジスタＱ4のベー
スとの間にゲート回路を構成するダイオードＤ1を接続
し、第２の電圧比較回路であるcomp３の正出力端子とト
ランジスタＱ4のベースとの間にゲート回路を構成する
ダイオードＤ2を接続する。又、端子２と第１のトラン
ジスタであるトランジスタＱ3のコレクタとの間に抵抗
Ｒ5を接続し、トランジスタＱ3のコレクタと端子５との
間に第３のトランジスタであるトランジスタＱ2を接続
する。更に電源端子とトランジスタＱ3のコレクタとの
間にトランジスタＱ1を接続し、そのベースをcomp３の
負出力端子に接続する。
時刻ｔ1で電源が投入されると電源電圧Ｖccは徐々に上
昇し、このとき、トランジスタＱ2，Ｑ3はオンとなり、
ダイオードＤ1もオン状態となる。時刻ｔ2においてＶcc
がＶs1と等しくなるとcomp１の出力がＨからＬに変化
し、これにより、ダイオードＤ1はオフ状態となり、ト
ランジスタＱ3はオフとなり、電位Ｖcは徐々に上昇す
る。
昇し、このとき、トランジスタＱ2，Ｑ3はオンとなり、
ダイオードＤ1もオン状態となる。時刻ｔ2においてＶcc
がＶs1と等しくなるとcomp１の出力がＨからＬに変化
し、これにより、ダイオードＤ1はオフ状態となり、ト
ランジスタＱ3はオフとなり、電位Ｖcは徐々に上昇す
る。
時刻ｔ3で電位ＶcがＶs2と等しくなるとcomp３の出力は
ＨからＬに変化し、ダイオードＤ2はオフ状態となって
トランジスタＱ4はオフとなり、端子４の出力電圧Ｖout
はＨとなる。このとき、トランジスタＱ1はオンとな
り、コンデンサＣはトランジスタＱ1を通しても充電さ
れるため、その充電速度は速くなり、電位Ｖcも速やか
に上昇して動作安定性がよくなる。
ＨからＬに変化し、ダイオードＤ2はオフ状態となって
トランジスタＱ4はオフとなり、端子４の出力電圧Ｖout
はＨとなる。このとき、トランジスタＱ1はオンとな
り、コンデンサＣはトランジスタＱ1を通しても充電さ
れるため、その充電速度は速くなり、電位Ｖcも速やか
に上昇して動作安定性がよくなる。
時刻ｔ4において電源電圧Ｖccが瞬間的にＶs1以下にな
ると、comp１の出力がＨとなってダイオードＤ1は直ち
にオン状態となり、トランジスタＱ4は直ちにオンとな
って端子４の出力電圧ＶoutはＬとなる。このように、c
omp１の出力のＨがダイオードＤ1でバイパスされてトラ
ンジスタＱ4に供給されるため、出力電圧Ｖoutを瞬時的
にＬにでき、comp３の動作遅れに関係なく、装置を瞬時
にリセットできる。
ると、comp１の出力がＨとなってダイオードＤ1は直ち
にオン状態となり、トランジスタＱ4は直ちにオンとな
って端子４の出力電圧ＶoutはＬとなる。このように、c
omp１の出力のＨがダイオードＤ1でバイパスされてトラ
ンジスタＱ4に供給されるため、出力電圧Ｖoutを瞬時的
にＬにでき、comp３の動作遅れに関係なく、装置を瞬時
にリセットできる。
一方、comp１の出力とトランジスタＱ4のベースとの間
にダイオードＤ1を設けないでも上記と略同様の効果を
得ることができる。即ち、時刻ｔ4でトランジスタＱ3が
オンすることによってコンデンサＣが放電され、抵抗Ｒ
5の両端の電圧降下のためにcomp３の非反転入力端子電
圧がＶs2より低くなり、これにより、comp３の出力がＨ
となってトランジスタＱ4がオンとなり、出力電圧Ｖout
は時刻ｔ4と略同時にＬとなる。
にダイオードＤ1を設けないでも上記と略同様の効果を
得ることができる。即ち、時刻ｔ4でトランジスタＱ3が
オンすることによってコンデンサＣが放電され、抵抗Ｒ
5の両端の電圧降下のためにcomp３の非反転入力端子電
圧がＶs2より低くなり、これにより、comp３の出力がＨ
となってトランジスタＱ4がオンとなり、出力電圧Ｖout
は時刻ｔ4と略同時にＬとなる。
又、本発明では上記の効果とは別の効果も得ることがで
きる。時刻ｔ4においてトランジスタＱ3がオンになると
コンデンサＣが放電され、電位Ｖcが低下する。このと
き、トランジスタＱ3のオンによってトランジスタＱ2も
オンとなり、コンデンサＣの電荷をトランジスタＱ2を
介しても放電できるため、その放電速度を従来例に比し
て速くできる。時刻ｔ6でＶccがＶs1以上のレベルに戻
るとcomp１の出力はＬとなり、トランジスタＱ3はオ
フ、ダイオードＤ1はオフ状態となり、コンデンサＣの
充電が行なわれてＶcは徐々に上昇し、時刻ｔ8でＶc＝
Ｖs2になると端子４の出力電圧ＶoutはＨに戻る。
きる。時刻ｔ4においてトランジスタＱ3がオンになると
コンデンサＣが放電され、電位Ｖcが低下する。このと
き、トランジスタＱ3のオンによってトランジスタＱ2も
オンとなり、コンデンサＣの電荷をトランジスタＱ2を
介しても放電できるため、その放電速度を従来例に比し
て速くできる。時刻ｔ6でＶccがＶs1以上のレベルに戻
るとcomp１の出力はＬとなり、トランジスタＱ3はオ
フ、ダイオードＤ1はオフ状態となり、コンデンサＣの
充電が行なわれてＶcは徐々に上昇し、時刻ｔ8でＶc＝
Ｖs2になると端子４の出力電圧ＶoutはＨに戻る。
本発明では、上記のように時刻ｔ4からのコンデンサＣ
の放電は速やかに行なわれるため、従来例のようにコン
デンサＣが十分に放電し切らないうちに再充電が行なわ
れるようなことはなく、時刻ｔ6〜ｔ8の動作復帰期間ｔ
dを常に一定とし得、即ち、装置の復帰のばらつきをな
くし得る。
の放電は速やかに行なわれるため、従来例のようにコン
デンサＣが十分に放電し切らないうちに再充電が行なわ
れるようなことはなく、時刻ｔ6〜ｔ8の動作復帰期間ｔ
dを常に一定とし得、即ち、装置の復帰のばらつきをな
くし得る。
なお、上記実施例ではcomp１の出力とトランジスタＱ4
のベースとの間のゲート、及び、comp３の出力とトラン
ジスタＱ4のベースとの間のゲートを夫々ダイオード
Ｄ1，Ｄ2にて構成しているが、本発明はこれに限定され
るものではなく、他のゲート回路を用いてもよい。
のベースとの間のゲート、及び、comp３の出力とトラン
ジスタＱ4のベースとの間のゲートを夫々ダイオード
Ｄ1，Ｄ2にて構成しているが、本発明はこれに限定され
るものではなく、他のゲート回路を用いてもよい。
又、回路を構成するトランジスタの型は第１図に示す実
施例に限定されるものではなく、ＮＰＮ型とＰＮＰ型と
を逆にして構成してもよい。
施例に限定されるものではなく、ＮＰＮ型とＰＮＰ型と
を逆にして構成してもよい。
又、Ｈ出力でも同様に構成できる。
発明の効果 本発明によれば、電源電圧が所定値以下になると瞬時に
出力電圧をリセットすることができ、特にマイコン等の
システムに適合した場合に誤動作やプログラムの暴走等
を確実に防止でき、又、電源電圧が所定値以下になった
ときに第３のトランジスタによりコンデンサの放電が速
やかに行なわれるため、電源電圧が所定値以上に復帰し
たときの動作復帰期間ｔdを一定にでき装置の復帰のば
らつきをなくし得、動作を安定にできる等の特長を有す
る。
出力電圧をリセットすることができ、特にマイコン等の
システムに適合した場合に誤動作やプログラムの暴走等
を確実に防止でき、又、電源電圧が所定値以下になった
ときに第３のトランジスタによりコンデンサの放電が速
やかに行なわれるため、電源電圧が所定値以上に復帰し
たときの動作復帰期間ｔdを一定にでき装置の復帰のば
らつきをなくし得、動作を安定にできる等の特長を有す
る。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す回路の動作タイミングチャート、第３図は従来の回
路図、第４図は第３図に示す回路の動作タイミングチャ
ートである。 １，３…コンパレータ、４…出力端子、５…電源端子、
Ｄ1，Ｄ2…ダイオード、Ｑ1〜Ｑ4…トランジスタ、Ｃ…
コンデンサ、Ｒ1〜Ｒ5…抵抗、ＤZ…ツェナーダイオー
ド、Ｉg…定電流電源。
示す回路の動作タイミングチャート、第３図は従来の回
路図、第４図は第３図に示す回路の動作タイミングチャ
ートである。 １，３…コンパレータ、４…出力端子、５…電源端子、
Ｄ1，Ｄ2…ダイオード、Ｑ1〜Ｑ4…トランジスタ、Ｃ…
コンデンサ、Ｒ1〜Ｒ5…抵抗、ＤZ…ツェナーダイオー
ド、Ｉg…定電流電源。
Claims (2)
- 【請求項１】電源電圧を第１の基準電圧と比較し、その
比較結果に応じて２値の信号を出力する第１の電圧比較
回路と、該第１の電圧比較回路の出力レベルに応じてオ
ン，オフされる第１のトランジスタと、電源電圧端子の
一方に第１の端子が接続され、該第１のトランジスタの
出力に第２の端子が接続され、該第１のトランジスタの
オン，オフに応じて上記電源電圧が上記第１の基準電圧
以下のときは放電される一方、該電源電圧が上記第１の
基準電圧に達した時点から所定の時定数で充電が開始さ
れるコンデンサと、該コンデンサの第２の端子の電位を
第２の基準電圧と比較し、その比較結果に応じて２値の
信号を出力する第２の電圧比較回路と、該第２の電圧比
較回路の出力によってオン，オフされて出力電圧を得る
第２のトランジスタとを設けられており、上記電源電圧
が上記第１の基準電圧より低下した際に上記出力電圧を
リセットするシステムリセツト回路において、 上記第１の電圧比較回路の出力と前記第２の電圧比較回
路の出力とが供給され、上記第１の電圧比較回路の出力
又は前記第２の電圧比較回路の出力を上記第２のトラン
ジスタの入力に供給するゲート回路と、 前記コンデンサの第２の端子と前記電源電圧端子の一方
との間に設けられ、前記第１のトランジスタの出力にて
オン，オフし、前記コンデンサの充放電を制御する第３
のトランジスタとを具備し、 前記電源電圧が前記第１の基準電圧より低下したとき、
前記第１の電圧比較回路の出力が反転し、前記第１の電
圧比較回路の出力が前記ゲート回路を介して前記第２の
トランジスタに供給され、前記出力電圧を瞬時にリセッ
トすると同時に、 前記第３のトランジスタにより前記コンデンサを瞬時に
放電させ、前記第２の電圧比較回路の出力が前記第１の
電圧比較回路の出力にわずかに遅れて反転し、前記ゲー
ト回路を介して前記第２のトランジスタに供給され、前
記出力電圧をリセット状態に保持することを特徴とする
システムリセット回路。 - 【請求項２】前記第１のトランジスタの出力と上記コン
デンサの第２の端子との間に抵抗を設けてなり、 上記電源電圧が上記第１の基準電圧より低下した際に上
記抵抗の両端電圧降下により上記第２の電圧比較回路の
出力の反転の遅延を減少させることを特徴とする特許請
求の範囲（１）記載のシステムリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022025A JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022025A JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02201618A JPH02201618A (ja) | 1990-08-09 |
| JPH061424B2 true JPH061424B2 (ja) | 1994-01-05 |
Family
ID=12071447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022025A Expired - Fee Related JPH061424B2 (ja) | 1989-01-31 | 1989-01-31 | システムリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061424B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000056201A (ko) * | 1999-02-13 | 2000-09-15 | 윤종용 | 마이크로 컴퓨터의 오동작 방지를 위한 초기화회로 |
| JP4540610B2 (ja) * | 2003-08-22 | 2010-09-08 | ローム株式会社 | 半導体集積回路装置及びそれを用いた電源電圧監視システム |
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1989
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| JPH02201618A (ja) | 1990-08-09 |
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