JPH061433B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特にセル配列構造
を持ち、ＬＳＩ化に好適な高速演算処理装置に関する。

従来の技術 従来、例えば高速乗算器に関しては、電子通信学会論文
誌、Vol．J66−Ｄ，NO.６（１９８３年）第６８３頁か
ら第６９０頁に論じられており、また、高速除算器に関
しては、電子通信学会論文誌、Vol．J67−Ｄ，NO.４
（１９８４年）第４５０頁から第４５７頁に論じられて
いる。これらは各桁を｛−１，０，１｝の要素で表す冗
長２進表現（一種の拡張ＳＤ表現）を利用して、組合せ
回路により乗算あるいは除算を実行する演算器である。
したがって、演算処理時間や規則正しい配列構造の点で
他の演算器より優れているが、素子数や面積の削減、Ｍ
ＯＳ回路での実現等の実用化の点については配慮されて
いなかった。

発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、ＮＯＲとＯＲが
同時にとれるＥＣＬ論理素子の特長を活かして乗算ある
いは除算等を組合せ回路として実現する方法が提案され
ているが、素子数の削減、他の回路径による実現等の実
用化面についてあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり、
１個のＬＳＩチップで実現することが難しい。

(2)ＮＯＲとＲＯを同時にとることのできないＭＯＳ回
路等で実現する場合、ＲＯをＮＯＲとインバータの２段
の素子で構成する必要があり、それだけ演算回路の段数
が多くなるため、演算遅延時間が大きくなる。

等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、演
算処理装置を配列構造で、かつ素子数の少ない組合せ回
路として実現し、桁上げ値の伝播を最小にすると共に回
路構成を簡単化することによってＬＳＩに実装が容易で
ある高速な演算処理装置を提供することにある。

問題点を解決するための手段 上記目的は、制御信号の値によって符号付ディジット数
と２進数との加算あるいは減算を行なう加減算手段を備
えた演算処理装置において、前記加減算手段が、各桁毎
に、(a)符号付ディジット数と２進数とを入力してそれ
らの加算（減算）における中間桁上げ（中間桁借り）を
決定する中間桁上げ（中間桁借り）決定手段と、(b)前
記符号付ディジット数と前記２進数とを入力してそれら
の加算（減算）における中間和（中間差）を決定する中
間和（中間差）決定手段と、(c)前記中間和（中間差）
決定手段で求めた中間和（中間差）と一桁下位桁に設け
られた前記中間桁上げ（中間桁借り）決定手段で求めた
下位桁からの中間桁上げ（中間桁借り）とから加算（減
算）の結果を決定し、符号付ディジット数として出力す
る最終和（最終差）決定手段と、(d)制御信号と符号付
ディジット数あるいは２進数を入力して、その制御信号
の値によりその符号付ディジット数あるいは２進数の符
号を反転する符号反転手段とを有し、加減算あるいは桁
シフト等の演算を符号付ディジット数と２進数との加算
（減算）手段で実行することによって達成される。

作 用 例えば、内部演算において、各桁を０、正整数およびそ
の正整数に対応する負整数のいずれかの要素で表す符号
付ディジット（拡張ＳＤ（Ｓｉｇｎｅｄ Ｄｉｇｉ
ｔ））表現を用いて内部演算数を表す。つまり、各桁を
｛−１，０，１｝，｛−２，−１，０，１，２｝あるい
は｛−Ｎ，……，−１，０，１，……，Ｎ｝等のいずれ
かの要素で表し、１つの数をいくとおりかに表せるよう
に冗長性をもたせる。そのとき、符号付ディジット数と
２進数との加算（減算）における中間桁上げ（あるいは
中間桁借り）決定回路と中間和（あるいは中間差）決定
回路は、下位桁からの桁上げ（あるいは桁借り）があっ
ても、その桁の中間和（あるいは中間差）と下位桁から
の桁上げ（あるいは桁借り）との和（あるいは差）が必
ず１桁内に収まるように、その桁の中間桁上げ（あるい
は中間桁借り）と中間和（あるいは中間差）をそれぞれ
決定することができる。それによって、加算（あるいは
減算）において桁上げ（あるいは中間桁借り）の伝播を
ある程度防止でき、組合せ回路による並列加算（あるい
は減算）が演算数の桁数に関係なく一定時間で行える。
例えば、各桁を｛−１，０，１｝の要素で表す拡張ＳＤ
表現（つまり、冗長２進表現）では、加算（あるいは減
算）において桁上げ（あるいは桁借り）が高々１桁しか
伝搬しないようにすることができる。このことに関して
は、電子通信学会論文誌、Vol．J67−Ｄ，NO.４（１９
８４年）第４５０頁から第４６７頁あるいは電子通信学
会論文誌、Vol．Ｊ６６−Ｄ，NO.６（１９８３年）第６
８３頁から第６９０頁などに説明がある。

また、反転回路は、前記中間桁上げ（あるいは中間桁借
り）決定回路および前記中間和（あるいは差）決定回路
の入力となる符号付ディジット数と２進数のどちらか一
方を入力とし、演算が減算であるか加算であるかの制御
信号により、その演算数の正負を反転したり、しなかっ
たりする。それによって、冗長表現の加減算のいずれで
も符号付ディジット数と２進数との加算（あるいは減
算）のみで実行することができるので素子数の削減が可
能である。

さらに、変換回路は、０，１等の制御信号の値に従っ
て、内部演算数の一方を０にすることができる。それに
よって、演算数の桁のシフトや０倍等の演算を符号付デ
ィジット数と２進数との加算（あるいは減算）を用いて
行えるので、内部演算処理に加減算と桁シフト等との振
り分けを行う回路を省け、演算回路のゲートの段数を少
なくすることができる。

したがって、個々の内部演算の各桁の決定する回路の素
子数および段数を少なくでき、かつこれらの回路の規則
正しい配列構造として高速な演算回路を構成できるの
で、高速演算処理装置のＬＳＩ化が実現できる。

実施例 以下、本発明の一実施例を断面により説明する。

第２図は、本発明の一実施例の構成を示すブロック図で
ある。特に、本実施例では、ｎ桁の符号なしｒ進小数の
除算器について説明する。なお、第２図は、ｎ＝８，ｒ
＝２の場合のブロック図である。図中、被除数２０は、
小数点以下第１桁、第２桁、……第ｎ桁の値ｘ₁，ｘ₂，
……，ｘ_nにそれぞれ対応する信号の形で初期部分剰余
決定回路１００に入力される。除数４０も、同様に小数
点以下第１桁，第２桁，……，第ｎ桁の値ｙ₁，ｙ₂，…
…，ｙ_nを表す信号の形で初期部分剰余決定回路１００
および部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……に入力される。商６０は、整数第１桁
ｚ₀、小数点以下第１桁ｚ₁、小数点以下第２桁ｚ₂、…
…，小数点以下第ｎ桁ｚ_nのＲ進数としてｒ進への変換
回路１０より出力される。初期部分剰余決定回路１００
は、被除数〔０．ｘ₁ｘ₂……ｘ_n〕ｒ²⁰ⁿおよび除数
〔０．ｙ₁ｙ₂……ｙ_n〕ｒ⁴⁰ⁿを入力として、商の整数第
１桁を決定した後の部分剰余あるいは部分剰余の符号の
反転したものを出力する回路である。特に、被除数およ
び除数を正規化していると、ｘ₁＝ｙ₁＝１となり、ｑ₀
＝１と簡単に求まる。ただし、ｑ₀はｒ進数への変換回
路１０の入力となる基数ｒのＳＤ表現数における商［ｑ
₀．ｑ₁ｑ₂……ｑ_n］_SDrの整数第１桁である。以下、被
除数および除数の正規化されたものに対して説明する。

また、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……は、それぞれ図中の上段の部分剰余決
定回路（あるいは初期部分剰余決定回路１００）の出力
および除数４０およびそれそぞれ同じ段に対応する商決
定用セル２０１，２０２，２０３，２０４，２０５……
の出力である制御信号２５１，２５２，２５３，２５
４，２５５……を入力として、次段（つまり下段）の部
分剰余決定回路への入力となる部分剰余あるいは部分剰
余の符号の反転したものを出力する回路である。

商決定用セル２０１，２０２，２０３，２０４，２０５
……は、それぞれ上段（例えば、ｊ−１段）の部分剰余
決定回路の出力である部分剰余あるいは部分剰余の符号
の反転したものの上位３桁および上段（つまり、ｊ−１
段）の商決定用セルで既に拡張された拡張ＳＤ表現で表
わされた商の小数点以下第ｊ−１桁目の値を入力とし、
商の小数点以下第ｊ桁目の値および、それぞれ同段（つ
まり、ｊ段）の部分剰余決定回路に対する制御信号２５
１，２５２，２５３，２５４，２５５，……を出力する
回路である。

ｒ進への変換回路１０は、商決定用セル２０１，２０
２，２０３，２０４，２０５，……において、それぞれ
決定された拡張ＳＤ表現で表わされた商の各桁を入力と
し、各桁が非負の通常のｒ進数の商〔ｚ₀．ｚ₁ｚ₂……
ｚ_n〕ｒ⁶⁰を出力する回路である。

次に、これらのブロックを用いた除算法について、説明
する。

減算シフト型除算法は一般に次の漸化式で表わされる。

Ｒ^(j+1)＝ｒ×Ｒ^(j)−ｑ_j×Ｄ ここで、ｊは漸化式の指数、ｒは基数、Ｄは除数、ｑ_j
は商の小数点以下ｊ桁目、Ｒ^(j)はｑ_jを決定する前の部
分除数、Ｒ^(j+1)はｑ_jを決定した後の部分剰余である。
したがって、漸化式の各指数ｊ毎に、商ｑ_jを決定する
商決定用セルと、ｑ_jの値に従ってｒ×Ｒ^(j)からＤを減
じたり、減じなかったりする部分剰余決定回路を設け、
組合せ回路として実現できる。

上記のような内部演算に拡張ＳＤ表現を用いることによ
って高速な除算器の実現が可能である。そのとき、例え
ば、基数２の拡張ＳＤ表現を用いて、整数部１ビット、
小数部ｎビットの符号なし２進数Ｘを、 Ｘ＝〔ｘ₀．ｘ₁……ｘ_n〕ＳＤ２ で表現すると、Ｘは という値を表わす。ただし、各桁ｘ_iは｛−１，０，
１｝の要素である。この場合、上記漸化式において、除
数Ｄおよび各部分剰余Ｒ^(j)を基数２の拡張ＳＤ表現で
表わすと、ｑ_jの値に応じて、ｑ_j＝−１のときはＲ^(j)
を左へ１桁シフトした後、Ｄを加算し、ｑ_j＝０のとき
はＲ^(j)を左へ１桁だけシフトし、ｑ_j＝１のときはＲ
^(j)を左へ１桁シフトした後、Ｄを加算する必要があ
る。

本発明では、特に、商の小数点以下ｊ桁目ｑ_jの値に応
じて、拡張ＳＤ表現の内部演算数の正負の反転をする手
段（回路）および内部演算数に０を割り当てる手段によ
り、ｑ_jを決定した後の部分剰余Ｒ^(j+1)は、 Ｒ^(j+1)＝Ｐ^(j)（Ｐ^(j)（ｒ×Ｒ^(j)））＋Ｄ^(j)） のように拡張ＳＤ表現の加算のみで決定することができ
る。ここで、Ｐ^(j)は正負の反転を行う関数であり、Ｄ
^(j)，Ｐ^(j)には幾種かのとり方がある。以下にその例を
示す。

Ｐ^(j)(x)＝Ｘ（つまり、Ｐ^(j)は恒等変換）。

ただし、，は、それぞれ拡張ＳＤ表現数Ｄ，Ｘの正
負の反転を行った数である。この拡張ＳＤ表現における
正負の反転は各桁でその桁が１ならば−１に、−１なら
ば１にし、０はそのままにする。しかし、のように、
Ｄが各桁が非負の拡張ＳＤ表現の場合には２の補数表示
によって正負の反転を行うことが可能である。

したがって、上記(II)の場合にはＤ^(j)は各桁が常に非
負であり、また(I)の場合にもを２の補数表示するこ
とにより、先頭桁を除いた大部分の桁を非負にすること
が可能であるので、部分剰余の決定に一方（加算数）が
非負である１桁の拡張ＳＤ表現における冗長加算回路
（セル）の列を用い、これによって各ｊ毎に部分剰余決
定回路を構成する。

次に、上記のＲ^(j+1)の決定法２ケースに対して数式を
用いて具体的に説明する。

(I)加算（つまり除数）の反転の場合： まず、初期部分剰余決定回路１００において、 Ｒ⁽¹⁾＝〔０．ｘ₁ｘ₂……ｘ_n〕ＳＤ２−〔０．ｙ₁ｙ₂……ｙ_n〕ＳＤ２ の計算を行い、部分剰余Ｒ⁽¹⁾を決定する。ただし、上
式は冗長２進（つまり、基数２の拡張ＳＤ）で計算を行
い、Ｒ⁽¹⁾は冗長２進数である。また、ｘ₁＝１，ｙ₁＝
１であるので商の整数第１桁はｑ₀＝１となる。さら
に、ｘ₁，ｘ₂，……，ｘ_n，ｙ₁，ｙ₂，……，ｙ_nは非負
であるから、初期部分剰余決定回路１００は、各桁が非
負の冗長２進数同士の減算回路あるいは通常の減算回路
で容易に実現できる。また、上記部分剰余Ｒ⁽¹⁾の決定
式は、 Ｒ⁽¹⁾＝〔０．ｘ₁ｘ₂……ｘ_n〕ＳＤ２＋〔０．_{1 2}……_n〕ＳＤ２ のように各桁が非負の冗長２進数と冗長２進数の加算と
することが可能である。ただし、_iはｙ_iの正負の反転
を意味する。つまり、ｙ_i＝１のとき_i＝−１，ｙ_i＝
０のとき_i＝０となる。ここで、ｉは１からｎまでの
整数である。したがって、初期部分剰余決定回路１００
は冗長２進数と各桁が非負の冗長２進数の加算回路とし
ても実現できる。

次に、今、部分剰余Ｒ^(j)＝［▲ｒ^j ₀▼．▲ｒ^j ₁▼ ▲
ｒ^j ₂▼……▲ｒ^j _n▼］ＳＤ２および商の小数点以下ｊ−
１桁ｑ_j-1が既に決定されており、商の小数点以下第ｊ
桁ｑ_jおよび部分剰余Ｒ^(j+1)の決定について説明する。
ただし、ｊは１からｎまでの整数とする。商の小数点以
下第ｊ桁ｑ_jは部分剰余Ｒ^(j)の上位３桁 〔▲ｒ^j ₀▼．▲ｒ^j ₁▼ ▲ｒ^j ₂▼〕ＳＤ２の値によって
決定できる。つまり、Ｒ^(j)の上位３桁の値が正ならｑ_j
＝１，０ならｑ_j＝０、負ならｑ_j＝−１と決定する。こ
の商の小数点以下第ｊ桁ｑ_jの決定を、商決定用セル２
０１，２０２，２０３，２０４，２０５，……のうちの
上位からｊ段目のセルで行う。

また、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……のうちの上位からｊ段目の回路におい
て、 (i)ｑ_j＝−１のとき、 Ｒ^(j+1)＝〔▲ｒ^j ₀▼ ▲ｒ^j ₁▼．▲ｒ^j ₂▼……▲ｒ^j _n▼０〕ＳＤ２＋〔０．ｙ₁
ｙ₂……ｙ_n〕ＳＤ２ (ii)ｑ_j＝１のとき、 Ｒ^(j+1)＝〔▲ｖ^j ₀▼ ▲ｖ^j ₁▼．▲ｖ^j ₂▼……▲ｖ^j _n▼，１〕ＳＤ２＋〔０．
ｕ₁ｕ₂……ｕ_n〕ＳＤ２ ただし、ｉ＝１，……，ｎに対して、ｕ_i＝１−ｙ_iであ
り、▲ｖ^j ₁▼および▲ｖ^j ₀▼の値は、▲ｒ^j ₁▼＝１のと
き▲ｖ^j ₀▼＝▲ｒ^j ₀▼，▲ｖ^j ₁▼＝０、▲ｒ^j ₁▼＝０の
とき▲ｖ^j ₀▼＝▲ｒ^j ₀▼，▲ｖ^j ₁▼＝−１、▲ｒ^j ₁▼＝
−１のとき▲ｖ^j ₀▼＝０，▲ｖ^j ₁▼＝０である。ここ
で、Ｄ＝〔０．ｙ₁ｙ₂……ｙ_n〕ＳＤ２の正負の反転
は２の補数表示によって、 ＝〔(-1)．００…１〕ＳＤ２＋〔０．ｕ₁ｕ₂……ｕ_n〕ＳＤ２ と表わされることを利用している。

(iii)ｑ_j＝０のとき、 Ｒ^(j+1)＝〔▲ｒ^j ₀▼．▲ｒ^j ₁▼ ▲ｒ^j ₂▼……▲ｒ^j _n▼０〕ＳＤ２＋〔０．０
０…０〕ＳＤ２ の計算を行い、部分剰余Ｒ^(j+1)を決定する。上記(i)，
(ii)，(iii)の部分剰余Ｒ^(j+1)の決定式において、いず
れの場合にも第２頁は各桁が非負であるので、部分剰余
決定回路１０１，１０２，１０３，１０４，１０５，…
…は、冗長２進数と各桁が非負の冗長２進数（つまり２
進数）の加算回路および加算数を決定する回路などによ
って実現できる。

この場合、制御信号２５１，２５２，２５３，２５４，
２５５……はそれぞれ対応する段のｑ_jである。

最後に、ｊ＝１からｎまでの上のように商の各桁ｑ_jを
決定し、商Ｑ＝〔ｑ₀．ｑ₁ｑ₂……ｑ_n〕ＳＤ２が求まる
と、ｒ進への変換回路１０によって拡張ＳＤ表現された
商Ｑを通常のｒ（つまり２）進表現Ｚ＝〔ｚ₀．ｚ₁ｚ₂
……ｚ_n〕ｒ₆₀に変換する。ｒ進への変換回路１０は、
冗長２進表現の商Ｑで１になっている桁だけを１にした
符号なし２進数Ｑ^＋から、商Ｑで−１になっている桁だ
けを１にした符号なし２進数Ｑ⁻の通常の減算Ｑ^＋Ｑ⁻
を行い、順次桁上げ加算回路あるいは桁上げ先見加算回
路などによって実現できる。

(II)被加数（つまり部分剰余）の反転の場合： 今、部分剰余Ｒ^(j)の代りに部分剰余Ｒ^(j)と符号だけ異
る値Ａ^(j)を考える。以下、この値も部分剰余と呼ぶ。
Ａ^(j+1)は、 Ａ^(j+1)＝Ｐ^(j)（ｒ×Ｒ^(j)）＋Ｄ^(j) と定義する。ただし、Ｐ^(j)は、前記ｑ_jの値に応じて正
負の反転を行う関数である。

まず、初期部分剰余決定回路１００において、 Ａ⁽¹⁾＝〔０．_{1 2}……_n〕ＳＤ２＋〔０．ｙ₁ｙ₂……ｙ_n〕ＳＤ２ の計算を行い、部分剰余Ａ⁽¹⁾を決定する。ただし、ｉ
＝１，……，ｎに対して_iはｘ_iの符号を反転した数で
ある。さらに、ｉ＝１，……，ｎに対して、ｙ_iは常に
非負であるので、初期部分剰余決定回路１００は冗長２
進数と各桁が非負の冗長２進数の加算回路により現実で
きる。また、(I)の場合と同様に、各桁が非負の冗長２
進数同士の減算回路を用いても実現できる。なお、冗長
２進表現の商の整数第１桁は、(I)の場合と同じく、ｑ₀
＝１である。

次に、部分剰余Ａ^(j)＝〔▲ａ^j ₀▼．▲ａ^j ₁▼ ▲ａ^j ₂
▼……▲ａ^j _n▼〕ＳＤ２および商の小数点以下第ｊ−１
桁ｑ_j-1が既に決定されている場合の小数点第ｊ桁ｑ_jお
よび部分剰余Ａ⁽¹⁺¹⁾の決定について説明する。

商の小数点以下第ｊ桁ｑ_jは、ｊ段目の商決定用セル２
０１，２０２，２０３，２０４，２０５……において、
部分剰余Ａ^(j)の上位３桁 〔▲ａ^j ₀▼．▲ａ^j ₁▼ ▲ａ^j ₂▼〕ＳＤ２の値および商
の小数点以下第ｊ−１桁ｑ_j-1によって決定される。つ
まり、Ａ^(j)の上位３桁の値が正ならｑ_j＝ｓｉｇｎ（−
ｑ_j-1）、０ならｑ_j＝０、負ならｑ_j＝−ｓｉｇｎ（−
ｑ_j-1）と決定する。ただしｓｉｇｎ（−ｑ_j-1）は、 と定義する。

また、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……のうちｊ段目の回路において、 Ａ^(j+1)＝Ｐ^(j)（２×Ｐ^(j-1)（Ａ^(j)））＋Ｄ^(j) の計算を行い、部分剰余Ａ⁽¹⁺¹⁾を決定する。ただし、
上式の第１項は、 (i)ｓｉｇｎ（−ｑ_j-1）×ｓｉｇｎ（−ｑ_j）＝１のと
き、 Ｐ^(j)＝（２×Ｐ^(j-1)（Ａ^(j)））＝〔▲ａ^j ₀▼ ▲ａ^j ₁▼．▲ａ^j ₂▼……▲ａ^j
_n▼０〕ＳＤ２ (ii)ｓｉｇｎ（−ｑ_j-1）×ｓｉｇｎ（−ｑ_j）＝−１の
とき、 Ｐ^(j)＝（２×Ｐ^(j-1)（Ａ^(j)））＝〔▲ａ _０▼ ▲ａ _１▼．▲ａ _２▼…
…▲ａ _ｎ▼０〕ＳＤ２ であり、第２項は、 (i) ｑ_j≠０のとき、 Ｄ^(j)＝〔０．ｙ₁ｙ₂……ｙ_n〕ＳＤ２ (ii) ｑ_j＝０のとき、 Ｄ^(j)＝〔０．００……０〕ＳＤ２ であり、各桁が非負の冗長２進数である。したがって部
分剰余決定回路１０１，１０２，１０３，１０４，１０
５，……は、冗長２進数と各桁が非負の冗長２進数の加
算回路、冗長２進数の反転回路および加算数を決定する
回路によって実現できる。この場合、部分剰余決定回路
への各制御信号２５１，２５２，２５３，２５４，２５
５……は、それぞれ商の対応する桁ｑ_jの大きさ、およ
び−ｑ_jと−ｑ_j-1の符号の相違の有無から構成される。

最後に、商の冗長２進表現Ｑ＝〔ｑ₀．ｙ₁ｙ₂……ｙ_n〕
ＳＤ２から通常の２進表現Ｚ＝〔Ｚ₀．ｚ₁ｚ₂……ｚ_n〕
２への変換を、ｒ進へ変換回路１０において、(I)の場
合と同様にして行う。

以上が第２図に示した除算器を構成する個々のブロック
を用いた除算法の説明であるが、(I)の場合には、第２
図における各商決定用セル２０２，２０３，２０４，２
０５，２０６，……への上位の商決定用セルからの入力
信号線２７１，２７２，２７３，２７４，……は、未使
用であるので、省略してもよい。

次に、部分剰余決定回路１０１，１０２，１０３，１０
４，１０５，……について説明する。

第３図は、第２図における各部分剰余決定回路１０１，
１０２，１０３，１０４，１０５，……の一構成例を示
したブロック図である。部分剰余決定回路３００（１１
０１，１０２……）は、ｎ＋１個の冗長加算用セル３１
０，３１１，３１２，３１３，……，３２９，３３０の
アレイである。今、仮に部分剰余決定回路３００が第２
図におけるｊ段目の部分剰余決定回路とすると、被加算
数に対応する入力３４０，３４１，３４２，３４３，…
…，３５９は、それぞれ前段（つまり、ｊ−１段）で決
定された部分剰余の各桁▲ｒ^j ₁▼，▲ｒ^j ₂▼，……，▲
ｒ^j _n▼，あるいは、▲ａ¹ _j▼，▲ａ² _j▼，……，▲ａⁿ _j
▼の値を表わす。加算数に対応する入力３６１，３６
１，３６３，……３７９，３８０は、それぞれ除数の各
桁ｙ₁，ｙ₂，……，ｙ_nを表わす。制御信号３９０は、
第１図における制御信号２５１，２５２，……のいずれ
かであり、同じ段（つまりｊ段）の商決定用セルにおい
て、商の既に決定された桁ｑ_jあるいはｑ_j-1から決まる
信号である。下位の冗長加算用セルから上位の冗長加算
用セルへの入力４４１，４４２，４４３，……，４５０
は、それぞれ下位桁からの中間桁上げを表す。また、各
冗長加算セル３１０，３１１，３１２，……，３３０の
出力４１０，４１１，４１２，……，４３０は、それぞ
れ部分剰余の各桁▲ｒ^j+1 ₀▼，▲ｒ^j+1 ₁▼，▲ｒ
^j+1 ₂▼，……，▲ｒ^j+1 _n▼あるいは▲ａ^j+1 ₀▼，▲ａ
^j+1 ₁▼，▲ａ^j+1 ₂▼，……，▲ａ^j+1 _n▼の値を表す。な
お、ｒ＝２、つまり２進表現の場合、除数の小数点以下
第１桁は、ｙ₁＝１と固定しているから、入力３６１を
省略してよい。また、(II)の場合には、最終桁の桁上げ
４５０を省略することも可能である。

冗長加算用セル３１０，３１１，３１２，３１３，…
…，３２９，３３０は、部分剰余Ｒ^(j+1)あるいはＡ
^(j+1)の整数第１桁、小数点以下第１桁、小数点以下第
２桁、……、小数点以下第ｎ桁それぞれ決定するセルで
ある。これらの冗長加算用セルのうち、素子数削減のた
め、小数点以下第２桁から小数点以下第ｎ−１桁の冗長
加算用セル３１２，３１３，……，３２９を基本セルで
構成し、上位２桁の冗長加算用セル３１０，３１１およ
び最下位桁（つまり、小数点以下第ｎ桁）の冗長加算用
セル３３０を例外的なセルとしもよい。また、上位２桁
の冗長加算用セル３１０，３１１を同段（つまりｊ段）
の商決定用セルとまとめて１つのセルとすることも可能
であり、あるいは、ｊ段の最下位桁の冗長加算用セル３
３０とｊ＋１段の小数点以下ｎ−１桁の冗長加算用セル
３２９を１つのセルにまとめて、素子数を削減すること
も可能である。また、ｎ／２＜ｊ≦ｎ−１の範囲の整数
ｊに対して、ｊ段目の部分剰余決定回路において、小数
点以下２×（ｎ−ｊ＋１）桁以降の冗長加算用セルを省
略してもよい。第２図は、特に、この部分を省略した例
を示している。

次に、前記(I)と(II)のそれぞれの場合について冗長加
算用セルにおける基本セルの説明を行う。

第４図は、(I)、つまり加算数の反転の場合の第３図に
おける各冗長加算用セル３１２，３１３，……，３２９
を構成する基本セルの一構成例を示すブロック図であ
る。

基本セル４７０（３１２，３１３……）は、加算数決定
回路４７２、中間和決定回路４７３、中間桁上げ決定回
路４７４、および最終和決定回路４７５から構成され
る。また、入力４８１は、部分剰余Ｒ^(j)の小数点以下
第ｉ＋１桁▲ｒ^j _i+1▼の値を表す信号であり、▲ｒ^j _i+1
▼は冗長２進であるので２ビツトの信号が必要である。
入力４８２は、除数の小数点以下ｉ桁の値ｙ_iを表す信
号ｄ_iであり、ｄ_iは２進数であるので、１ビットの信号
でよい。また、制御信号４８３は、商の小数点以下第ｊ
桁ｑ_jを表す信号であり、ｑ_jは１，０，−１の値をとり
得るので２ビットの信号でなければならない。加算数４
８５は、０，１の値をとる２進数であるので、１ビット
信号である。信号４８６は、小数点以下第ｉ桁の中間和
▲ｓ^j _i▼を表す１ビット信号であり、信号４８７は小数
点以下第ｉ桁の中間桁上げの有無を表す１ビット信号で
あり、信号４８８は小数点以下第ｉ＋１桁からの中間桁
上げの有無を表す１ビット信号である。さらに、最終和
決定回路４７５の出力４８９は部分剰余Ｒ^(j+1)の小数
点以下第ｉ桁▲ｒ^j+1 _i▼の値を表す２ビット信号であ
る。

加算数決定回路４７２は、商の小数点以下第ｊ桁ｑ_jの
値に応じて、加算数の小数点以下第ｉ桁▲ｄ^j _i▼を決定
する回路である。つまり、ｑ_j＝−１のとき、▲ｄ^j _i▼
＝ｄ_i，ｑ_j＝０のとき、▲ｄ^j _i▼＝０，ｑ_j＝１のと
き、▲ｄ^j _i▼＝１−ｄ_iと、反転あるいは０の割り当て
により加算数を決定する。

中間和決定回路４７３は、冗長２進の被加算数▲ｒ^j _i+1
▼と通常の２進の加算数▲ｄ^j _i▼の冗長加算により中間
和を決定する回路である。つまり、表１に示すように中
間和を決定する。

中間桁上げ決定回路４７４は、被加算数▲ｒ^j _i+1▼と加
算数▲ｄ^j _i▼の冗長加算により中間桁上げ値を決定する
回路である。つまり、表２に示すように中間桁上げ値を
決定する。

最終和決定回路４７５は、小数点以下第ｉ桁の中間和と
小数点以下第ｉ＋１桁の中間桁上げ値の和を求め、部分
剰余Ｒ^(j+1)の小数点第ｉ桁ｒ^j+1 _iを決定する回路であ
る。

次に(II)の場合について同様の説明をする。

第１図は、(II)、つまり被加算数の反転の場合の第３図
における各冗長加算用セル３１２，３１３，……，３２
９を構成する基本セルの一構成例を示すブロック図であ
る。

基本セル５１０（３１２，３１３……）は、正負反転回
路５１１、除数変換回路５１２、中間和決定回路５１
３、中間桁上げ決定回路５１４および最終和決定回路５
１５から構成される。入力５２１は、部分剰余Ａ^(j)の
小数点以下第ｉ＋１桁の▲ａ^j _i+1▼の値を表す２ビット
信号であり、制御信号５２３は、商の小数点以下第ｊ桁
ｑ_jの大きさ、および−ｑ_j-1と−ｑ_jとの符号の相違の
有無を表す２ビットの信号である。正負反転回路５１１
の出力５２４は、冗長２進の被加算数▲ｅ^j _i▼を表す２
ビット信号である。また、除数変換回路５１２の出力５
２５は、２進の加算数▲ｄ^j _i▼を表す１ビット信号であ
る。また、信号５２６，５２７および５２８はそれぞれ
第４図における信号４８６，４８７および４８８と同じ
である。出力５２９は部分剰余Ａ^(j+1)の小数点以下第
ｉ桁▲ａ^j+1 _i▼の値を表す２ビット信号である。

正負反転回路５１１は、商の小数点以下ｊ，ｊ−１桁ｑ
_j，ｑ_j-1の符号の相違に応じて、部分剰余の小数点以下
第ｉ＋１桁の▲ａ^j _i+1▼を決定する回路である。つま
り、ｓｉｇｎ（−ｑ_j-1）×ｓｉｇｎ（−ｑ_j）＝１のと
き、▲ｅ^j _i▼＝▲ａ^j _i+1▼，ｓｉｇｎ（−ｑ_j-1）×ｓ
ｉｇｎ（−ｑ_j）＝−１のとき、▲ｅ^j _i▼＝▲^j _i+1▼
と正負の反転を行い、被加算数を決定する。ただし、▲
ａ^j _i+1▼＝−１ならば▲^j _i+1▼＝１，▲ａ^j _i+1▼＝０
ならば、▲^j _i+1▼＝０，▲ａ^j _i+1▼＝１ならば▲^j
_i+1▼＝−１である。

除数変換回路５１２は、商の小数点以下第ｊ桁ｑ_jの大
きさに応じて、加算数の小数点以下第ｉ桁▲ｄ^j _i▼を決
定する回路である。つまり、ｑ_j≠０のとき、▲ｄ^j _i▼
＝ｄ_j，ｑ_j＝０のとき、▲ｄ^j _i▼＝０となるように０の
割り当てにより加算数を決定する。ただし、ｄ_jは除数
の小数点以下第ｉ桁ｙ_iの値を表す。

中間和決定回路５１３、中間和桁上げ決定回路５１４、
および最終和決定回路５１５は、それぞれ、第４図にお
ける４７３，４７４、および４７５と同様の回路であ
る。

以上が第２図に示した部分剰余決定回路１０１，１０
２，１０３，１０４，１０５，……の構成法についての
説明である。

また、初期部分剰余決定回路１００は、基本的には、部
分剰余決定回路１０１，１０２，……と同様に、基本セ
ル４７０あるいは５１０においてｑ₀＝１の場合のセル
のアレイとして構成することができる。なお、初期部分
剰余決定回路１００は、通常の２進数同士の冗長減算あ
るいは、通常の２進数と各桁が非正の冗長２進数の冗長
加算であるため、各桁の中間桁上げを常に０とすること
ができ、各セルを簡単化することが可能である。

次に商決定用セル２０１，２０２，２０３，２０４，２
０５，……の構成法について簡単に説明する。

第５図は、第２図における各商決定用セル２０１，２０
２，２０３，２０４，２０５，……の構成例を示すブロ
ック図である。

商決定用セル５５０（２０１，２０２……）は、商決定
回路５５１、正負反転回路５５２および制御信号決定回
路５５３から構成される。入力５６０，５６１および５
６２は、それぞれ部分剰余の上３桁▲ｒ^j ₀▼，▲ｒ^j ₁▼
および▲ｒ^j ₂▼、あるいは▲ａ^j ₀▼，▲ａ^j ₁▼および▲
ａ^j ₂▼の値を表す２ビット信号であり、入力５６３は商
の小数点以下第ｊ−１桁ｑ_j-1から決定される１ビット
信号である。信号５６４は、商の小数点以下第ｊ桁ｑ_j
と符号の違いがある仮の値を表す２ビット信号である。
また、出力５６５は商の小数点以下第ｊ桁ｑ_jの値を表
す２ビットト信号であり、出力は５６６は部分剰余決定
回路１０１，１０２……を制御する２ビット信号であ
る。

商決定回路５５１は、部分剰余の上位３桁５６０，５６
１および５６２の値〔▲ｒ^j ₀▼，▲ｒ^j ₁▼ ▲ｒ^j ₂▼〕
ＳＤ２あるいは〔▲ａ^j ₀▼，▲ａ^j ₁▼ ▲ａ^j ₂▼〕ＳＤ
２によって商の小数点以下第ｊ桁ｑ_jの仮の値５６４を
決定する回路である。つまり、部分剰余の上位３桁の値
が正なら仮の値は１，０なら仮の値は０、負なら仮の値
は−１である。

正負反転回路５５２は、前記の(I)の場合には省略で
き、(II)の場合には、商の小数点以下第ｊ−１桁ｑ_j-1
の値に応じて正負の反転を行い、商の小数点以下第ｊ桁
ｑ_jを決定する回路である。つまり、ｑ_j-1＝１のとき、
１を−１に、−１を１に置き換える正負の反転を行い、
ｑ_j-1＝−１，０のとき、そのままの値を出力する。

制御信号決定回路５５３は、前記(I)の場合には商の第
ｊ桁ｑ_jをそのまま制御信号に使用できるため、省略で
き、(II)の場合には、ｑ_jの大きさ、および−ｑ_jと−ｑ
_j-1の符号の相違の有無を決定する回路である。なお、
本回路５５３は商決定回路５５１と共通する部分が多
く、通常は素子数削除のため、これらの２回路をまとめ
て共通する部分を共有化する。

以上が商決定用セルの構成法の説明である。

次に、上記の構成法に従って実現した具体的な回路を上
記(II)の場合について説明する。

まず、各信号に対し２値符号化の一例を次に示す。

冗長２進表現の１桁▲ａ^j _i▼あるいはｑ_jを２ビット▲
ａ^j _i+▼ ▲ａ^j _i-▼、あるいは▲ｑ_j+ｑ_j-▼でそれぞれ
表し、−１を１１、０を１０、１を０１と２値符号化す
る。このとき、商の小数点以下第ｊ桁ｑ_jの大きさおよ
び符号は、それぞれｑ_j-およびｑ_j+で表わせる。また、
商の小数点以下第ｊ桁ｑ_jとｊ−１桁ｑ_j-1との符号の相
違の有無の信号をｔ_jとする。つまり、符号の相違があ
れば（ｓｉｇｎ（−ｑ_j）×ｓｉｇｎ（−ｑ_j-1）＝−１
のとき）、ｔ_j＝０、なければ （ｓｉｇｎ（−ｑ_j）×ｓｉｇｎ（−ｑ_j-1）＝１のと
き）、ｔ_j＝１とする。したがって、ｔ_jは、制御信号決
定回路５５３において、 ｔ_j＝▲ａ^j ₀₊▼（▲ａ^j _0-▼＋▲ａ^j ₁₊▼）・（▲ａ^j _0-▼＋▲ａ^j _1-▼＋▲ａ^j ₂₊
▼）・（▲ａ^j _0-▼＋▲ａ^j _1-▼＋▲ａ^j _2-▼＋ｑ_j-1+） で決定できる。また、ｑ_j-，ｑ_j+は、それぞれ ｑ_j-＝▲ａ^j _0-▼＋▲ａ^j _1-▼＋▲ａ^j _2-▼ の式で決定できる。ただし、・は論理積（ＡＮＤ）を、
＋は論理和（ＯＲ）を、は排他的論理和（Ｅｘ−Ｏ
Ｒ）を、 はそれぞれ▲ａ^j _i-▼＋▲ａ^j _k+▼およびｑ_j-の論理否定
を表す演算子である。

さらに、第１図における加算数▲ｄ^j _i▼５２５、中間和
▲ｓ^j _i▼５２６および中間桁上げ▲ｓ^j _i▼５２７は、そ
れぞれ ▲ｄ^j _i▼＝ｙ_i・ｑ_j- ▲ｓ^j _i▼＝▲ａ^j _i+1-▼ ▲ｄ^j _i▼ ▲ｃ^j _i▼＝（▲ａ^j _i+1-▼ ｔ_j）・▲ａ^j _i+1-▼＋▲ｄ^j _i▼・▲^j _i+1-▼ の式で決定できる。また、基本セル５１０の出力▲ａ
^j+1 _i▼は、 ▲ａ^j+1 _i+▼＝▲ｓ^j _i▼＋▲^j _i+1▼ ▲ａ^j+1 _i-▼＝▲ｓ^j _i▼ ▲ｃ^j _i+1▼ の式で決定できる。

第６図は、上記の２値符号化により第１図の基本セル５
１０をＣＭＯＳ回路で実現した回路図の一例を示す。ゲ
ート６１１，６２５はEx−ＯＲ、ゲート６１２はインバ
ータ、ゲート６１３は２入力ＮＯＲ、ゲート６３１は２
入力ＮＡＮＤ、ゲート６３２はEx−ＮＯＲゲートであ
る。また、ｐチャンネル・トランジスタ６２１とｎチャ
ンネル・トランジスタ６２２、およびｐチャンネル・ト
ランジスタ６２３とｎチャンネルトランジスタ６２４
は、それぞれトランスファー・ゲートを構成している。

また、▲ａ^j _i+1+▼６０１および▲ａ^j _i+1-▼６０２は第
１図における２ビットの入力５２１であり、除数の小数
点第ｉ桁ｙ_iの論理否定_i６０３は第１図における入力
５２２である。_j-６０４およびｔ_j６０５は第１図に
おける２ビットの制御信号を構成する。また▲ｄ^j _i▼６
１４は第１図における加算数５２５であり、信号６１５
および６０２が被加算数５４２に相当する情報を与え
る。さらに、中間和を表す信号▲^j _i▼６２６あるいは
中間桁上げの有無を表す信号▲ｃ^j _i▼６２７，▲ｃ^j _i+1
▼６２８は、それぞれ第１図における１ビット信号５２
６あるいは５２７，５２８に対応する。出力▲ａ^j+1 _i+
▼６３３および▲ａ^j+1 _i-▼６３４は第１図における部
分剰余の小数点以下第ｉ桁を表す２ビット信号５２９で
ある。

また、第１図における除数変換回路５１２はＮＯＲゲー
ト６１３で、正負反転回路５１１はEx−ＯＲゲート６１
１およびトランスファー・ゲート６２１，６２２によっ
て、中間和決定回路５１３の核はEx−ＯＲ６２５で、中
間桁上げ決定回路５１４はインバータ６１２トランスフ
ァー・ゲート６２１，６２２およびトランスファー・ゲ
ート６２３，６２４によって、最終和決定回路５１５は
ＮＡＮＤゲート６３１およびEx−ＮＯＲゲート６３２に
よって、それぞれ構成されている。

なお、本例ではトランスファー・ゲートを用いてるが、
通常のゲートを用いて実現することも可能である。

第７図は、第６図においてトランスファー・ゲートを使
用した部分回路７００をＮＯＲゲートによって構成した
一例である。ゲート７０１，７０２，７０３は共に２入
力ゲートであり、この場合、ゲート７０１および６１２
は第１図における正負反転回路５１１の一部分を、ゲー
ト７０２および７０３は中間桁上げ決定回路５２７を構
成する。ただし、第７図のようにすると回路の段数およ
び素子数が増えるので、複合ゲートを用いた構成も可能
である。

次に、第５図の商決定用セル５５０のＣＭＯＳ回路での
実現について説明する。

第８図は、前記の２値符号化による商決定用セル５５０
の一実施例を示すＣＭＯＳ回路図である。図中、ゲート
８１１はインバータ、ゲート８１３および８２３は２入
力のＮＯＲ、ゲート８１４，８１５および８２２は３入
力のＮＯＲ、ゲート８１２および８２１は４入力ＮＯ
Ｒ、ゲート８３１はEx−ＮＯＲゲートである。

また、▲ａ^j ₀₊▼８０１および▲ａ^j _0-▼８０２は第５図
における２ビット入力５６０であり、▲ａ^j ₁₊▼８０３
および▲ａ^j _1-▼８０４は２ビット入力５６１であり、
▲ａ^j ₂₊▼８０５および▲ａ^j _2-▼８０６は２ビット入力
５６２である。入力ｑ_j-1+８０７は第５図における上位
の商決定用セルからの入力信号５６３である。また、出
力ｑ_j+８３２および_j-８３３は商の小数点以下第ｊ桁
を表す２ビット信号５６５であり、出力_j-８３３およ
びｔ_j８３４はｊ段にある各基本セル５１０を制御する
２ビット信号である。

また、第５図における商決定回路５５１はインバータ８
１１、ＮＯＲゲート８１３，８１４、および８１５によ
って構成され、正負反転回路５５２はＮＯＲゲート８２
３およびEx−ＮＯＲゲート８３１によって構成される。
また、制御信号決定回路５５３はインバータ８１１、Ｎ
ＯＲゲート８１２，８１３，８１４，８２１、および８
１５によって構成される。なお、インバータ８１１、Ｎ
ＯＲゲート８１３，８１４および８１５は、商決定回路
５５１と制御信号決定回路５５３で共通に使用されてい
る。

以上に本実施例における(II)の場合のＣＭＯＳ回路によ
る実現の一例を説明した。上記例では、２値符号化にお
いて、部分剰余▲ａ^j _i▼と商ｑ_jとを同じ符号割当てに
したが、それぞれ異なる２値符号化を行ってもよい。ま
た(I)の場合も同様にＣＭＯＳ回路で容易に実現でき
る。なお、本実施例では冗長２進数と通常の２進数の加
算についてのみ説明したが、減算についても同様にして
実施例を作成することが可能である。

なお、第６図の基本セルは、６トランジスタのEx−Ｏ
Ｒ，Ex−ＮＯＲを使用すると３２トランジスタであり、
クリティカル・パスのゲート数は３ゲートとなる。ま
た、第８図の商決定用セルでは、トランジスタ数が５０
トランジスタであり、クリティカル・パスのゲート数が
２段となる。

また、本実施例では、特に除算器をＣＭＯＳ回路の２値
論理で実現したが、本発明は他のテクノロジ（例えば、
ＮＭＯＳ，ＥＣＬ，ＴＴＬ等）あるいは多値論理を用い
ても容易に実現できる。さらに、乗算器に対しても同様
にして本発明を実施することができる。

本実施例によれば、除算器をＣＭＯＳ回路によって、商
１桁当りの演算に要する遅延が５ゲート程度であり、か
つ３０トランジスタ程度の素子から構成される基本セル
および５０トランジスタ程度の商決定用セルの規則正し
い配列構造の組合せ回路として実現できるため、順次桁
上げ加算器を用いた従来の減算シフト型除算器に比べ、
トランジスタ数でほぼ半分程度、計算時間（ゲートの段
数）において３２ビットの除算で約１２分の１、６４ビ
ットで約２４分の１程度になり、さらに、冗長２進加減
算器を用いた従来の減算シフト型除算器に比べ、トラン
ジスタ数でほぼ半分程度になる。

したがって、除算器の回路素子の削減、ＬＳＩ化の容易
性、および高速化等に効果がある。

発明の効果 本発明によれば、除算あるいは乗算等の内部演算にあら
われる加減算等を、各桁に負値を許す拡張ＳＤ表現数等
の冗長表現数と２進表現数との冗長加算回路、または冗
長減算回路のどちらか一方のみで組合せ回路として実現
でき、加減算の各桁の桁上げあるいは桁借りが高々１桁
しか伝播しないようにすることができるので、 (1)演算処理装置の素子数を削減でき、 (2)加減算が桁数によらず一定時間で高速処理できるた
め、演算処理装置の高速化が図れ、 (3)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る、 等の効果がある。

【図面の簡単な説明】

第１図、第４図は第３図の冗長加算用セルにおける基本
セルの構造を示すブロック図、第２図は本発明の一実施
例の構成を示すブロック図、第３図は第２図の部分剰余
決定回路の一構成例を示すブロック図、第５図は第２図
における商決定用セルの構造を示すブロック図、第６図
は第１図の基本セルのＣＭＯＳ回路図、第７図は第６図
のトランスファー・ゲートの説明のための図、第８図は
第５図の商決定用セルのＣＭＯＳ回路図である。 １０……ｒ進への変換回路、２０……被除数、４０……
除数、６０……商、１００……初期部分剰余決定回路、
１０１，１０２，１０３，１０４，１０５……部分剰余
決定回路、２０１，２０２，２０３，２０４，２０５…
…商決定用セル、３１０，３１１，３１２，３１３……
冗長加算用セル、４７０，５１０……基本セル、４７２
……加算数決定回路、５１１……正負反転回路、５１２
……除数変換回路、４７４，５１４……中間桁上げ決定
回路、４７３，５１３……中間和決定回路、４７５，５
１５……最終和決定回路、５５１……商決定回路、５５
２……正負反転回路、５５３……制御信号決定回路。

Claims (8)

【特許請求の範囲】
1. 【請求項１】制御信号の値によって符号付ディジット数
   と２進数との加算あるいは減算を行なう加減算手段を備
   えた演算処理装置であって、 前記加減算手段が、各桁毎に、 （ａ）符号付ディジット数と２進数とを入力してそれら
   の加算（減算）における中間桁上げ（中間桁借り）を決
   定する中間桁上げ（中間桁借り）決定手段と、 （ｂ）前記符号付ディジット数と前記２進数とを入力し
   てそれらの加算（減算）における中間和（中間差）を決
   定する中間和（中間差）決定手段と、 （ｃ）前記中間和（中間差）決定手段で求めた中間和
   （中間差）と一桁下位桁に設けられた前記中間桁上げ
   （中間桁借り）決定手段で求めた下位桁からの中間桁上
   げ（中間桁借り）とから加算（減算）の結果を決定し、
   符号付ディジット数として出力する最終和（最終差）決
   定手段と、 （ｄ）制御信号と符号付ディジット数あるいは２進数を
   入力して、その制御信号の値によりその符号付ディジッ
   ト数あるいは２進数の符号を反転する符号反転手段とを
   有することを特徴とする演算処理装置。
2. 【請求項２】さらに （ｅ）制御信号と符号付ディジット数あるいは２進数を
   入力して、その制御信号の値によりその符号付ディジッ
   ト数あるいは２進数を定数に入れ替えて出力する定数設
   定手段を有し、 中間桁上げ（中間桁借り）決定手段および中間和（中間
   差）決定手段が共に前記定数設定手段の出力を少なくと
   も一つの共通の入力とすることを特徴とする特許請求の
   範囲第１項記載の演算処理装置。
3. 【請求項３】さらに （ｆ）最終和（最終差）決定手段の出力である符号付デ
   ィジット数と制御信号とを入力して、その制御信号の値
   によりその符号付ディジット数の符号を反転する最終和
   （最終差）符号反転手段を有し、 中間桁上げ（中間桁借り）決定手段および中間和（中間
   差）決定手段が共に符号反転手段の出力を少なくとも一
   つの共通の入力とすることを特徴とする特許請求の範囲
   第１項または第２項記載の演算処理装置。
4. 【請求項４】符号反転手段および定数設定手段が、 ２ビット制御信号の値によって、入力された２進数をそ
   のまま、または前記２進数を０に置き換えて、または前
   記２進数を符号反転した２進数のいずれかを出力するこ
   とを特徴とする特許請求の範囲第２項記載の演算処理装
   置。
5. 【請求項５】符号反転手段が、 １ビット制御信号の値によって、入力された符号付ディ
   ジット数をそのまま、または前記符号付ディジット数の
   各桁毎に正負の符号を反転した符号付ディジット数を出
   力することを特徴とする特許請求の範囲第１項または第
   ２項記載の演算処理装置。
6. 【請求項６】定数設定手段が、 １ビット制御信号の値によって、入力された２進数をそ
   のまま、または前記２進数を０に置き換えて出力するこ
   とを特徴とする特許請求の範囲第２項記載の演算処理装
   置。
7. 【請求項７】中間桁上げ（中間桁借り）決定手段と中間
   和（中間差）決定手段と最終和（最終差）決定手段と符
   号反転手段とをそれぞれ内部演算の１桁分の演算に対応
   するセルによって構成し、複数の前記セルの配列構造を
   有することを特徴とする特許請求の範囲第１項記載の演
   算処理装置。
8. 【請求項８】中間桁上げ（中間桁借り）決定手段と中間
   和（中間差）決定手段と最終和（最終差）決定手段と符
   号反転手段と定数設定手段とをそれぞれ内部演算の１桁
   分の演算に対応するセルによって構成し、複数の前記セ
   ルの配列構造を有することを特徴とする特許請求の範囲
   第２項記載の演算処理装置。