JPH061436B2 - 演算処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算処理装置に係り、特に内部演算に加
減算あるいは正負の符号反転を具え、ＬＳＩ化に好適な
高速演算処理装置に関する。

従来の技術 従来、例えば高速乗算器に関しては、電子通信学会論文
誌、Ｖｏｌ．Ｊ６６−Ｄ，No.６（１９８３年）第６８
３頁から第６９０頁に論じられており、また、高速除算
器に関しては、電子通信学会論文誌、Ｖｏｌ．Ｊ６７−
Ｄ，No.４（１９８４年）第４５０頁から第４５７頁に
おいて論じられている。これらは各桁を｛−１，０，
１｝の要素で表す冗長２進表現（一種の拡張ＳＤ表現）
を利用して、組合せ回路により乗算あるいは除算を実行
する演算器である。したがって、演算処理時間や規則正
しい配列構造の点で他の演算器より優れているが、素子
数や面積の削減等の実用化の点については配慮されてい
なかった。

発明が解決しようとする問題点 上記従来技術では、高速演算器に関し、ＮＯＲとＯＲが
同時にとれるＥＣＬ論理素子の特長を活かして乗算ある
いは除算等を組合せ回路として実現する方法が提案され
ているが、素子数の削減、他の回路系による実現等の実
用化面についてあまり配慮されておらず、 (1)演算数の桁数が大きくなると素子数が膨大となり、
１個のＬＳＩチップで実現することが難しい。

(2)ＮＯＲとＯＲを同時にとることのできないＭＯＳ回
路等で実現する場合、ＯＲをＮＯＲとインバータの２段
の素子で構成する必要があり、それだけで演算回路の段
数が多くなるため、演算遅延時間が大きくなる。

等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、演
算処理装置を配列構造で、かつ素子数の少ない組合せ回
路として実現し、桁上げ値の伝播を最小にすると共に回
路構成を簡単化することによってＬＳＩに実装が容易で
ある高速な演算処理装置を提供することにある。

問題点を解決するための手段 上記目的は、演算処理装置の内部演算数に、各桁が正、
０、負のいずれかの値をとり得る符号付ディジット（つ
まりＳＤ）数（基数ｎ）を用い、最上位桁以外の各桁が
非負（あるいは非正）の符号付ディジット数Ｙに対し
て、(a)前記符号付きディジット数Ｙの最上位桁の大き
さの補数（つまりｎ−１の補数、ただし、１の補数は論
理否定と等価である。）の符号反転（あるいは最上位桁
の大きさの補数）を生成する第１の手段と、(b)前記符
号付ディジット数Ｙの最上位桁以外のの非負（あるいは
非正）の各桁をその桁の大きさの補数（あるいはその桁
の大きさの補数の符号反転）に変換する第２手段と、
(c)前記符号付ディジット数Ｙの最下位桁に補正項を加
算する第３の手段とを有する符号反転手段を設けること
により達成される。

作 用 例えば、内部演算において、各桁を０、正整数およびそ
の正整数に対応する負整数のいずれかの要素で表す拡張
ＳＤ（Signed Digit）表現、すなわち符号付きディジッ
ト表現を用いて内部演算数を表す。

つまり、各桁を｛−１，０，１｝，｛−２，−１，０，
１，２｝あるいは｛−Ｎ，……，−１，０，１，……，
Ｎ｝等のいずれかの要素で表し、１つの数をいくとおり
かに表せるように冗長性をもたせる。そのとき、中間桁
上げ（あるいは中間桁借り）と中間和（あるいは中間
差）は、桁下位桁からの桁上げ（あるいは桁借り）があ
っても、その桁の中間和（あるいは中間差）との下位桁
からの桁上げ（あるいは桁借り）との和（あるいは差）
が必ず１桁内に収まるように、その桁の中間桁上げ（あ
るいは中間桁借り）と中間和（あるいは中間差）をそれ
ぞれ決定することができる。それによって、加算（ある
いは減算）において桁上げ（あるいは桁借り）の伝播を
防止でき、組合せ回路による並列加算（あるいは減算）
が演算数の桁数に関係なく一定時間で行える。例えば、
各桁を｛−１，０，１｝の要素で表す拡張ＳＤ表現（つ
まり、冗長２進表現）では、加算（あるいは減算）にお
いて桁上げ（あるいは桁借り）が高々１桁しが伝播しな
いようにすることができる。このことに関しては、電子
通信学会論文誌、Ｖｏｌ．Ｊ６７−Ｄ，No.４（１９８
４年）第４５０頁から第４５７頁あるいは電子通信学会
論文誌、Ｖｏｌ．Ｊ６６−Ｄ，No.６（１９８３年）第
６８３頁から第６９０頁などに説明がある。

また、乗算、除算、加減算等の演算において拡張ＳＤ表
現数、（例えば冗長２進表現数）と各桁が非負（あるい
は非正）の拡張ＳＤ表現数（例えば２進表現数）との加
算あるいは減算を多く用いることにより回路構成を簡単
化できる。ただし、最上位桁は負（あるいは正）でもよ
い。

以下では、特に、被加（減）数が冗長２進数Ｘであり、
加（減）数が２進数Ｙであり、加算数あるいは減算数
（つまり加算あるいは減算の演算結果）が冗長２進数で
ある加算あるいは減算について説明する。

冗長２進数と２進数の加算において、桁上げが１桁しか
伝播しない加算規則では、中間和を表１に示す規則に従
って決定し、中間桁上げを表２に示す規則に従って決定
する。

本発明では、最上位桁は非正でその他の桁すべてが非負
である冗長２進数Ｙ＝〔ｙ_n-1，ｙ_n-2……ｙ₁ｙ₀〕_SD2
あるいは２の補数表示の２進数Ｙ＝〔ｙ_n-1，ｙ_n-2……
ｙ₁ｙ₀〕₂の符号反転、つまり−Ｙは、前記第１の手
段、第２の手段により得られる最上位桁以外の各桁が非
負の冗長２進数〔ｗ_{n-1 n-2}……_{1 0}〕_SD2に、前記
第３の手段により１を加えて、 〔ｗ_{n-1 n-2}……_{1 0}〕_SD2＋１ と表現できる。ただし、ｗ_n-1はｙ_n-1が１あるいは−１
のとき０であり、ｙ_n-1が０のとき−１である。つま
り、ｗ_n-1−｜ｙ_n-1｜である。また、_iはｙ_iの論理
否定（つまり１ならば０，０ならば１）を意味し、｜ｙ
_n-1｜はｙ_n-1の絶対値を意味する。

したがって、ＸとＹの減算は−Ｙの加算の形で表せるた
め、各桁の減算ｘ_i−ｙ_iを被減数ｘ_iと減数の論理否定
_iとの加算の形で表せる。つまり、減数を減数の各桁
の論理否定をとることによって加算回路で実行できる。
ただし、最上位桁と最下位桁に対しては例外処理のある
いは補正を行う必要がある。これによって、冗長２進数
と２進数との加減算を冗長２進数と２進数との加算回路
で実行でき、回路構成を簡単化できるため、高速な演算
処理装置のＬＳＩ化が容易である。

実施例 以下、本発明の一実施例を図面により説明する。

第１図は、本発明の一実施例の演算処理装置を構成する
内部演算としての加減算１桁に相当する基本演算回路の
既略回路図である。特に、第１図は制御信号ｑの値によ
って加減算を実行する回路であり、ｑ＝０のときは加算
を行い、ｑ＝１のときには減算を実行する。つまり、 Ｚ＝Ｘ＋Ｑ（Ｙ） の式で表される演算の１桁に相当する部分に回路であ
る。ただし、上式の第１項のＸは冗長２進であり、第２
項におけるＹは最上位桁以外の各桁が非負である冗長２
進数であり、ｑ＝０のときはＱ（Ｙ）＝Ｙ，ｑ＝１のと
きはＱ（Ｙ）＝−Ｙとなる。まず第１図を説明する前に
符号反転関数Ｑ（Ｙ）について説明する。

上記式は、ｑ＝０のときには、冗長２進数Ｘと最上位桁
以外の各桁が非負である冗長２進数Ｙとの加算である。

ｑ＝１のとき、つまりＸとＹとの減算も同じ加算回路を
使用し、回路構成を簡単化するためには、Ｑ（Ｙ）が常
に（つまりｑの値にかかわらず）最上位桁以外の各桁が
非負の冗長２進数でなければならない。ここで、最上位
桁以外が非負の冗長２進数と２の補数表示の２進数間の
相互の表現変換が容易に行えるので、以後Ｙを２の補数
表示の２進数として扱う。

今、簡単のためにＸとＹをともにｎ桁の整数とする。つ
まり、Ｘ＝〔ｘ_n-1……ｘ₁ｘ₀〕_SD2，Ｙ＝〔ｙ_n-1……
ｙ₁ｙ₀〕₂と表せる。ただし、冗長２進数を〔 〕_SD2，
２の補数表示を２進数を〔 〕₂で表記する。

これらは および を意味する。ただし、ｙ_n-1は符号ビットとし、符号ビ
ットのない数のときには０とすることが可能である。ま
ず、Ｙが正の場合、つまりｙ_n-1＝０のとき、 〔_n-2……_{1 0}〕_SD2＋１ は、 を意味し、これは、 となる。上式において であるため、上式は となり、 −Ｙ＝〔_n-2……_{1 0}〕_SD2＋１ となることが分かる。ただし、は−１を意味し、_i
はｙ_iの論理否定を意味する。また、Ｙが負の場合、つ
まりｙ_n-1＝１のとき、−Ｙは２進数における２の補数
表示により、−Ｙ＝〔０_n-2……₁，₀〕₂＋１とな
る。これを冗長２進表示とすると、そのままの形で −Ｙ＝〔０_n-2……₁，₀〕_SD2＋１と表わせる。つ
まり、冗長２進体系におけるＹの符号反転は、 −Ｙ＝〔（−_n-1）_n-2……_{1 0}〕_SD2＋１ で表わせ、右辺の第１項は最上位桁以外の各桁が非負の
冗長２進である。したがって、前記加算式は、 (I)ｑ＝０のとき、 〔ｚ_nｚ_n-1……ｚ₀〕_SD2＝〔ｘ_n-1ｘ_n-2……ｘ₁ｘ₀〕_SD2 ＋〔ｙ_n-1ｙ_n-2……ｙ₁ｙ₂〕₂， (II)ｑ＝１のとき、 〔ｚ_nｚ_n-1……ｚ₀〕_SD2＝〔ｘ_n-1ｘ_n-2……ｘ₁ｘ₀〕_SD2 ＋〔０_n-2……_{1 0}〕₂ ＋〔（_n-1）０……００〕_SD2 ＋１ と表わせる。ただし、冗長２進数を〔 〕_SD2，２の補
数表示の２進数を〔 〕₂で表記する。以下、第１図
は、制御信号ｑの値により上記２式のうち一方の第１桁
から第_n-2桁までの演算を行う回路を示し、第２図は、
制御信号ｑの値により上記２式のうちの一方の最上位桁
つまり、第_n-1桁の演算を行う回路を示し、第３図は、
制御信号ｑの値により上記２式のうちの一方の最下位桁
つまり第０桁の演算を行う回路を示している。

次に、本発明の一実施例における冗長２進数の２値信号
化について説明する。

冗長２進数の１桁ｘ_iあるいはｚ_iをそれぞれ２ビット信
号▲ｘ^s _i▼ ▲ｘ^a _i▼あるいは▲ｚ^s _i▼ ▲ｚ^a _i▼で表
し、−１を１１，０を１０，１を０１と２ビット２値信
号で表現する。このとき、前記式の第２項Ｑ(X)の第ｉ
桁ｄ_i、中間和ｓ_i、および中間桁上げｃ_iは、それぞれ ｄ_i＝ｑｙ_i， ｓ_i＝▲ｘ^a _i▼ｄ_i， ｃ_i＝▲^s _i▼＋▲^a _i▼・ｄ_i の論理式で決定できる。また、最終和ｚ_iは ▲ｚ^s _i▼＝ｓ_i＋_i-1， ▲ｚ^a _i▼＝ｓ_iｃ_i-1 で表わされる２ビット信号で与えられる。ただしｉは１
から_n-1までの整数である。またｚ_nは ▲ｚ^s _n▼＝▲ｘ^s _n-1▼＋ｄ_n-1， ▲ｚ^a _n▼＝▲ｘ^s _n-1▼・▲ｘ^a _n-1▼・ｄ_n-1＋^s _n-1・
_n-1 で表わされる２ビット信号で与えられ、さらにｚ₀およ
び第０桁からの桁上げｃ₀は、それぞれ ▲ｚ^s ₀▼＝（ｙ₀＋▲ｘ^s ₀▼）・（₀＋▲^s ₀▼＋▲ｘ
^a ₀▼）， ▲ｚ^a ₀▼＝▲ｘ^a ₀▼ ｙ₀， ｃ₀＝▲ｘ^s ₀▼・ｙ₀＋ｑ・₀ の論理式で与えられる。以上の論理式において、・は論
理積（ＡＮＤ）を、＋は論理和（ＯＲ）を、は排他的
論理和（Ｅ_x−ＯＲ）を▲^s _i▼，_i-1はそれぞれ▲ｘ
^s _i▼，ｃ_i-1の論理否定を表す演算子である。

第１図は、上記２値信号化により本実施例を構成する加
減算における中間桁の演算回路を示す回路図である。図
中、ゲート１１１，１５２は排他的ＮＯＲ回路、ゲート
１３２は排他的ＯＲ回路、ゲート１５１はＮＡＮＤ回
路、ゲート１３１は、ＯＲ−ＡＮＤ複合ゲートである。
また信号ｑ１００は加算（ｑ＝０のとき）が、減算（ｑ
＝１のとき）かの制御をする制御信号であり、▲ｘ^s _i▼
１０１および▲ｘ^a _i▼１０２は前記冗長２進数Ｘの第ｉ
桁を表す２ビット信号、ｙ_i１０３は２進数（あるいは
非負の冗長２進数）Ｙの第ｉ桁を表すビット信号であ
り、_i１１１は前記加数Ｑ（Ｙ）の第１桁ｄ_iの論理否
定、ｃ_i１４１は第ｉ桁での中間桁上げを示す１ビット
信号、_i１４２は第ｉ桁での中間和ｓ_iの論理否定を示
す１ビット信号、ｃ_i-1１４３は第ｉ−１桁からの中間
桁上げを示す１ビット信号、さらに、▲ｚⁱ _s▼１６１お
よび▲ｚ^a _i▼１６２は演算結果Ｚの第ｉ桁を表す２ビッ
ト出力信号である。

第１図において冗長２進数Ｘと２進数Ｑ（Ｙ）との加算
回路は、ＯＲ−ＮＡＮＤ複合ゲート１３１、排他的ＯＲ
回路１３２、ＮＡＮＤ回路１５１および排他的ＮＯＲ回
路１５２によって構成している。特に、中間桁上げｃ_i
の決定をＯＲ−ＮＡＮＤ複合ゲート１３１によって行
い、中間和ｓ_iの論理否定_iを排他的ＯＲ回路１３２で
決定し、中間和を表す信号１４２と下位桁からの中間
桁上げを表す信号ｃ_i-1１４３を入力して最終和の２ビ
ット信号▲ｚ^s _i▼１６１と▲ｚ^a _i▼１６２を出力する回
路は、ＮＡＮＤ回路１５１および排他的ＮＯＲ回路１５
２によって構成している。また、２進数あるいは非負の
冗長２進数）Ｙの正負の符号反転のために中間桁（つま
り第１桁から第ｎ−２桁まで）の論理否定を制御信号ｑ
の値によって行う手段は、排他的ＮＯＲ回路１１１で実
現している。

つまり排他的ＮＯＲ回路１１１は、 ｑ＝０のとき、_i＝０ｙ_i ， すなわち、ｄ_i＝ｙ_i， ｑ＝１のとき、_i＝１ｙ_i すなわち、ｄ_i＝_i のように動作する。ただし、０ｙ_i＝ｙ_i， １＋ｙ_i＝_iは容易に推察できる。

第２図は、本実施例を構成する加減算における最上位桁
の演算回路を示す概略回路図である。

図中、ゲート２１１，２５２は排他的ＮＯＲ回路、ゲー
ト２３２は排他的ＯＲ回路、ゲート２０２，２０３，２
３１はインバータ回路、ゲート２５１，２５３はＮＡＮ
Ｄ回路、ゲート２５４はＯＲ−ＮＡＮＤ複合ゲートであ
る。

また、制御信号ｑ１００は第１図のものと同じ信号であ
り、信号▲ｘ^s _n-1▼２０１，▲ｘ^a _n-1▼２０２，ｙ_n-1
２０３，_n-1２２１，_n-1２４２，ｃ_n-2２４３，▲
ｚ^s _n-1▼２６１、および▲ｚ^a _n-1▼２６２は、それぞれ
第１図における信号▲ｘ^s _i▼１０１，▲ｘ^a _i▼１０２，
ｙ_i１０３，_i１２１，_i１４２、ｃ_i-1１４３，▲ｚ
^s _i▼１６１、および▲ｚ^a _i▼１６２において、ｉ＝ｎ−
１とした場合と同じ信号である。さらに信号▲ｚ^s _i▼２
６３において▲ｚ^a _n▼２６４は演算結果Ｚの第ｎ桁を表
す２ビット出力信号である。

第２図において、排他的ＯＲ回路２３２は中間和ｓ_iの
論理否定_n-1を決定し、ＮＡＮＤ回路２５１および排
他的ＮＯＲ回路２５２は、中間和を表す信号_n-1２４
２と下位桁からの中間桁上げを表す信号ｃ_n-2２４３と
から、２ビット信号▲ｚ^s _n-1▼２６１および▲ｚ^a _n-1▼
２６２を決定する回路である。また、制御信号ｑの値に
よってＹの最上位桁（つまり第ｎ−１桁）の論理否定を
とる手段は、排他的ＮＯＲ回路２１１で実現される。そ
の動作は第１図の排他的ＮＯＲ回路１１１と同様であ
る。

また、ｙ_n-1の論理否定_n-1を符号反転して加算する場
合も、そのままｙ_n-1を加算する場合も、中間和ｓ_n-1の
値は同じであるため、ｙ_n-1の論理否定_n-1の符号反転
の影響は演算結果の第ｎ桁にのみ及ぶ。したがってｙ
_n-1の論理否定_n-1の符号反転を行う手段は、第ｎ−１
桁の中間桁上げを決定する回路と組合せて、ＮＡＮＤ回
路２５３、ＯＲ−ＮＡＮＤ複合ゲート２５４およびイン
バータ回路２０２，２０３，２３１によって構成してい
る。つまり、これらによって構成された回路は、ｄ_n-1
＝０，ｘ_n-1＝１のときｘ_n＝−１となり、ｄ_n-1＝１，
ｘ_n-1＝−１のときｚ_n＝−１となり、他の場合には、ｚ
_n＝０となるように動作する。

第３図は、本実施例を構成する加減算における最下位桁
の演算回路を示す概略回路図である。図中、ゲート３１
１，３１２，３１３および３１４はインバータ回路、ゲ
ート３２１はＯＲ−ＮＡＮＤ複合ゲート、ゲート３２２
はＡＮＤ−ＮＯＲ複合ゲート、ゲート３２３は排他的Ｏ
Ｒ回路である。

制御信号ｑ１００は第１図のものと同じ信号であり、▲
ｘ^s ₀▼３０１および▲ｘ^a ₀▼３０２は前記冗長２進数Ｘ
の第０桁を表す２ビット信号、ｙ₀は２進数（あるいは
非負の冗長２進数）Ｙの第０桁を表す１ビット信号であ
り、ｃ₀３３１は第０桁での中間桁上げを表す１ビット
信号である。さらに▲ｚ^s ₀▼３３２および▲ｚ^a ₀▼３３
３は演算結果Ｚの第０桁を表す２ビット信号である。

ここで、Ｙの最下位桁（つまり第０桁）の論理否定₀
に１を加算すると、 ｙ₀＝０のとき、₀＋１＝１×２＋ｙ₀， ｙ₀＝１のとき、₀＋１＝０×２＋ｙ₀， となるため、Ｙを符号反転してもしなくても最下位桁ｙ
₀は変化しない。また、その場合Ｙの符号反転は中間桁
上げに影響し、ｑ＝１，ｙ₀＝０のとき桁上げが発生す
る。

したがって、第３図において複合ゲート３２２、排他的
ＯＲ回路３２３およびインバータ回路３１２，３１３，
３１４と複合ゲート３２１の半分（つまりインバータ３
１２の出力と信号３０１を入力とするＮＯＲ回路）とで
構成される回路は、Ｙの符号反転を行わないときの最下
位桁の加算回路である。また、制御信号ｑ１００の値に
よって最下位桁に１を加算する手段は、複合ゲート３２
１とインバータ回路３１１によって構成される回路で実
現している。つまりこの回路は、ｑ＝１，ｙ₀＝０のと
き、最下位桁の中間桁上げｃ₀＝１となるように動作す
る。

なお、本実施例の図中の排他的ＯＲ回路はインバータと
の種々の組合せによって排他的ＮＯＲ回路に置き換えた
り、ＮＡＮＤをインバータと組合せてＮＯＲに置き換え
たり、複合ゲートをＮＡＮＤとＮＯＲの組合せで構成し
たり、あるいは、それらの逆を容易に行い得ることは既
知である。また、第３図の複合ゲート３２１等の切換え
回路はトランスファー．ゲートを用いて構成することも
可能である。

また、第１図の演算回路は、６トランジスタの排他的Ｏ
Ｒ、排他的ＮＯＲ回路を使用すると２８トランジスタで
あり、クリティカル・パスのゲート段数は３ゲート段と
なる。

以上の実施例では、特に、各桁が非負の冗長２進の符号
反転を加減算の演算処理の一部として、ＣＭＯＳ回路を
意識して２値論理で実現したが、本発明は、各桁が非正
の冗長２進数の符号反転にも容易に適用できることが類
推できる。さらに、本発明は他のテクノロジ（例えば、
ＮＭＯＳ，ＥＣＬ，ＴＴＬ，ＩＩＬ等）あるいは多値論
理を用いても容易に実現できる。

本実施例によれば、冗長２進数と２進数との加減算等の
基本演算の実行に要する遅延が、演算数の桁数に関係な
く、一律に３ゲート段であり、また、前記基本演算の１
桁分に相当する回路は約３０トランジスタ程度の素子か
ら構成される。

したがって、本基本演算回路の規則正しい配列構造の組
合せ回路によって構成した除算器は、順次桁上げ加算器
の配列構造である従来の減算シフト型除算器に比べ、ト
ランジスタ数でほぼ半分程度、計算時間（ゲート段数）
において３２ビットの除算で約１２分の１，６４ビット
の除算で約２４分の１程度になる。

つまり、除算器等の演算処理装置の回路素子の削減のＬ
ＳＩ化の容易性および高速化等に効果がある。

発明の効果 本発明によれば、演算処理装置の内部演算に各桁に正、
０、負の値を許す符号付きディジット表現数を用いて加
減算等を行う場合、最上位桁以外が非負（または非正）
の符号付きディジット表現数の符号反転を、もとと同じ
最上位桁以外が非負（または非正）の符号付きディジッ
ト表現数として表わせることが可能であるので、 (1)演算処理装置の素子数が削減でき、 (2)加減算が桁数によらず一定時間で高速処理できるた
め、演算処理装置の高速化が図れ、 (3)回路構成を比較的簡単化することができ、 (4)演算処理装置のＬＳＩ化が容易かつ経済的に行え
る、 等の効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を構成する加減算における中
間桁の演算回路を示す概略回路図、第２図は本発明の一
実施例を構成する加減算における最上位桁の演算回路を
示す概略回路図、第３図は本発明の一実施例を構成する
加減算における最下位桁の演算回路を示す概略回路図で
ある。 １３２，２３２，３２３，……排他的ＯＲ回路、１１
１，１５２，２１１，２５２……排他的ＮＯＲ回路、１
５１，２５１，２５３……ＮＡＮＤ回路、２０２，２０
３，２３１，３１１，３１２，３１３，３１４……イン
バータ回路、１３１，２５４，３２１……ＯＲ−ＮＡＮ
Ｄ複合回路、３２２……ＡＮＤ−ＮＯＲ複合回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】最上位桁以外の各桁が非負（あるいは非
   正）の符号付きディジット数Ｙを入力し、前記符号付き
   ディジット数Ｙを符号反転して最上位桁以外の各桁が非
   負（あるいは非正）の符号付きディジット数を生成する
   符号反転手段を備え、 前記符号反転手段が、 （ａ）前記符号付きディジット数Ｙの最上位桁の大きさ
   の補数の符号反転（あるいは最上位桁の大きさの補数）
   を生成する第１の手段と、 （ｂ）前記符号付きディジット数Ｙの最上位桁以外の非
   負（あるいは非正）の各桁をその桁の大きさの補数（あ
   るいはその桁の大きさの補数の符号反転）に変換する第
   ２の手段と、 （ｃ）前記符号付きディジット数Ｙの最下位桁に補正項
   を加算する第３の手段とを有することを特徴とする演算
   処理装置。
2. 【請求項２】第３の手段が、最上位桁以外の各桁が非負
   （あるいは非正）の符号付きディジット数Ｙの最下位桁
   に補正項１（あるいは−１）を加算することを特徴とす
   る特許請求の範囲第１項記載の演算処理装置。
3. 【請求項３】符号付きディジット数の基数が２であっ
   て、各桁の大きさの補数が各桁の大きさの論理否定であ
   ることを特徴とする特許請求の範囲第１項記載の演算処
   理装置。
4. 【請求項４】符号反転手段が、２進数Ｙを入力すること
   を特徴とする特許請求の範囲第１項記載の演算処理装
   置。
5. 【請求項５】最上位桁以外の各桁が非負（あるいは非
   正）の基数２の符号付きディジット数Ｙを入力し、前記
   符号付きディジット数Ｙを符号反転して最上位桁以外の
   各桁が非負（あるいは非正）の基数２の符号付きディジ
   ット数を生成する符号反転手段を備え、 前記符号反転手段が、 （ａ）前記符号付きディジット数Ｙの最上位桁の大きさ
   の論理否定の符号反転（あるいは最上位桁の大きさの論
   理否定）を生成する第１の手段と、 （ｂ）前記符号付きディジット数Ｙの最上位桁および最
   下位桁以外の非負（あるいは非正）の各桁をその桁の大
   きさの論理否定（あるいはその桁の大きさの論理否定の
   符号反転）に変換する第２の手段と、 （ｃ）前記符号付きディジット数Ｙの最下位桁が０であ
   るとき、最下位桁の１つ上位桁に補正項１（あるいは−
   １）を加算する第３の手段とを有することを特徴とする
   演算処理装置。
6. 【請求項６】符号付きディジット数Ｘと最上位桁以外の
   各桁が非負（あるいは非正）の符号付きディジット数Ｙ
   との加減算手段を備え、 前記加減算手段が、 （ａ）制御信号Ａと前記符号付きディジット数Ｙの最上
   位桁とを入力し、前記制御信号Ａの値によって前記符号
   付きディジット数Ｙの最上位桁の大きさの補数の符号反
   転（あるいは最上位桁の大きさの補数）を生成する第１
   の手段と、 （ｂ）前記制御信号Ａと前記符号付きディジット数Ｙの
   最上位桁以外の非負（あるいは非正）の各桁とを入力
   し、前記制御信号Ａの値によって、前記符号付きディジ
   ット数Ｙの非負（あるいは非正）の各桁をその桁の大き
   さの補数（あるいはその桁の大きさの補数の符号反転）
   に変換する第２の手段と、 （ｃ）前記制御信号Ａと前記符号付きディジット数Ｙの
   最上位桁とを入力し、前記制御信号Ａの値によって、前
   記符号付きディジット数Ｙの最下位桁に補正項を加算す
   る第３の手段とを有し、 前記制御信号Ａの値によって前記符号付きディジット数
   Ｙの符号反転を行い、前記符号付きディジット数Ｘと前
   記符号付きディジット数Ｙとの加減算を実行することを
   特徴とする演算処理装置。