JPH06143647A - 感熱プリンタ - Google Patents

感熱プリンタ

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JPH06143647A
JPH06143647A JP13564593A JP13564593A JPH06143647A JP H06143647 A JPH06143647 A JP H06143647A JP 13564593 A JP13564593 A JP 13564593A JP 13564593 A JP13564593 A JP 13564593A JP H06143647 A JPH06143647 A JP H06143647A
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thermal printer
line
sram
chip
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Keith W Agar
ダブリュ．エイガー キース
Gerald M Brown
エム．ブラウン ジェラルド
Holden Richard Caine
リチャード ケイン ホールデン
James Thomas Stoops
トーマス ストゥープス ジェームズ
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Eastman Kodak Co
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Abstract

(57)【要約】 【目的】 複数の発熱エレメントを含むデータセグメン
トを複数持つ印刷ヘッドと、イメージデータを蓄積する
ＳＲＡＭとを有する感熱プリンタを提供する。 【構成】 ＳＲＡＭは、複数のセクションに分割可能
な、１ラインのイメージデータに対して確保されたアド
レス空間を持ち、そのアドレス空間における各ロケーシ
ョンは印刷ヘッドの発熱エレメントの特定の一つに対応
している。印刷ヘッド用変調装置チップ10は、イメージ
データと制御情報を受け取り、印刷ヘッド14およびＳＲ
ＡＭ12とインターフェイスする。そのチップは、パラレ
ルなディジタル形式で連続色調のイメージデータを受け
取り、印刷ヘッドにイメージ密度データのシリアル化列
を出力する。チップは、その連続色調のイメージデータ
を前処理し、当面のラインデータが感熱印刷ヘッドによ
り処理されている間に、次のラインデータを使用可能に
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広く感熱プリンタに関
し、特に、指令された態様で印刷するように、印刷ヘッ
ドに対してイメージデータを受け取りかつデータを出力
するための印刷ヘッド変調装置に関する。
【０００２】
【従来の技術】典型的な印刷ヘッド変調装置（ＰＨＭ）
用チップは、データの先入れ先だし（ファーストイン・
ファーストアウト）法により、感熱印刷ヘッドヘイメー
ジデータをシリアルに移送する。スキャナーと、印刷ヘ
ッドの方向および印刷ヘッド下の紙の移送方向の組み合
わせによっては、このファーストイン・ファーストアウ
ト動作が望ましいものではなく、データの先入れ後だし
（ファーストイン・ラストアウト）法によりＰＨＭチッ
プからイメージデータ出力を得ることが望まれる。この
ＰＨＭチップを用いて、ファーストイン・ラストアウト
動作を実行する唯一の方法はチップに供給されるデータ
の順序を反転することである。チップに供給されるデー
タの順序を反転することは、努力と部品を必要とし、プ
リンタをより高価なものとする。したがって、ＣＣＤス
キャナー、前置電子装置、感熱ヘッドおよび印刷ヘッド
下の紙の移送の組み合わせとともに動作するＰＨＭチッ
プを備えることが特に望まれているということができ
る。
【０００３】このＰＨＭチップは、等しくかつ２５
６、、５１２あるいは５７７の固定されたデータセグメ
ント長に区分された感熱印刷ヘッドを担当している。使
用されている感熱印刷ヘッドのある種のものは、上記と
は異なるセグメント長を有している。それ故、このよう
な異なる印刷ヘッドアーキテクチャを担当しうるＰＨＭ
チップを得ることが望まれている。
【０００４】
【発明が解決しようとする課題】このＰＨＭチップに
は、典型的には、完全な１ラインのパラレル形式のイメ
ージデータが、そのデータのシリアルなシフト出力に先
行して、ロードされることとなる。当面のラインデータ
が印刷されている間は、次のラインのデータをロードす
ることはできず、そこで、各ラインは印刷出力の前にチ
ップにロードされることとなる。ラインデータをチップ
にロードするために必要な時間は一定であり、ライン印
刷時間が減少するに伴って、ライン印刷時間に対してよ
り大きい比率を占めることとなる。したがって、当面の
ラインデータが印刷されている間に、次のラインデータ
を使用可能にすることが特に望まれているということが
できる。
【０００５】本発明は、上述した課題を解決することを
目的とする。
【０００６】
【課題を解決するための手段】要約すれば、本発明の一
つの特色によって、感熱プリンタが、多数のデータセグ
メントを持ち、多数の発熱エレメントを含んだ印刷ヘッ
ドと、イメージデータを蓄積するための標準的なＳＲＡ
Ｍを有する。ＳＲＡＭは、１ラインのイメージデータに
対して確保され、複数のセクションに分けることのでき
るアドレス空間を持っており、そのアドレス空間中の各
ロケーションは印刷ヘッド中の発熱エレメントの特定の
一つに対応付けられている。印刷ヘッド変調装置用チッ
プは、イメージデータおよび制御情報を受け取り、印刷
ヘッドおよびＳＲＡＭとインターフェイスする。このチ
ップはパラレルなディジタル形式で連続色調のイメージ
データを受け取り、イメージ密度データのシリアル化さ
れた信号列を印刷ヘッドに出力する。チップは、その連
続色調のイメージデータを前処理し、当面のラインデー
タが感熱印刷ヘッドによって処理されている間に、次の
ラインデータを使用可能とする。
【０００７】印刷ヘッド変調装置（ＰＨＭ２）用チップ
は標準的ＳＲＡＭと協働する。そのチップは、読出（Ｒ
ＥＡＤ）セグメント・ポインタ、書込（ＷＲＩＴＥ）セ
グメント・ポインタおよびＷＲＩＴＥポインタとともに
用いられるインクレメント(increment) ／ディクレメン
ト(decrement) ・ビットを含んでいるＳＲＡＭアドレス
方式を採用している。ＳＲＡＭアドレス空間を二つのラ
インのイメージデータのための蓄積区域に区分すること
を可能とするように、十分なアドレスポインタがＰＨＭ
２中に蓄積されることとなる。各ラインのアドレス空間
は、５つ程度の可変長のデータセグメントに分割され
る。１０のアドレスポインタがＳＲＡＭの読み出しのた
めに専用とされ、ラインＡアドレス空間用に５ポインタ
およびラインＢアドレス空間用に５ポインタが用いられ
る。二つのアドレスポインタがＳＲＡＭへの書き込み動
作のために専用とされ、Ａライン用に１つおよびＢライ
ン用に１つが用いられる。ラインデータがＳＲＡＭに書
き込まれると、ラインＡあるいはラインＢに対するＷＲ
ＩＴＥアドレスポインタを１つほどインクレメントある
いはディクレメントすることを選択するために、１ビッ
トが用いられる。チップは、全てのＲＥＡＤおよびＷＲ
ＩＴＥポインタのための蓄積用レジスタを有している。
それらの値は、用いられるＳＲＡＭのアドレス範囲内の
いかなる値に対しても、アドレス空間の１５ビットま
で、セットされる。
【０００８】
【作用】ＳＲＡＭは、一度に２ライン分の完全なイメー
ジに対するイメージデータを蓄積することができる。Ｓ
ＲＡＭに蓄えられたＡラインのデータがチップによって
アクセスされ、そして、印刷のために感熱印刷ヘッドに
送出されている間に、印刷されるべき次のラインＢのデ
ータがチップに受け入れられ、そして、ＳＲＡＭのライ
ンＢのアドレス空間に蓄積される。チップが当面のライ
ンＡのデータを印刷し終わると、それは直ちに既に蓄え
られているラインＢのデータを印刷し始める。この「ピ
ンポン」型メモリ構成は、前もって要求されているライ
ンデータの衝撃的なロード(burst loading) を解消する
こととなる。当面のラインデータの印刷終了時には、次
のラインデータが常に印刷されるために使用可能とな
る。
【０００９】
【実施例】本発明のこれらおよび他の特色、目的、特徴
および利点は、添付された図面を参照しつつ、以下の好
適な実施例の詳細な記載および特許請求の範囲の記載の
検討からより明確に理解され、かつ、評価することがで
きるであろう。図１を参照すれば、本発明に従って構成
された印刷ヘッド変調装置（ＰＨＭ２）用チップ１０
が、ＳＲＡＭ１２および感熱印刷ヘッド１４とともに、
示されている。ＳＲＡＭ１２は、標準的な９ビット型で
３２ｋビット容量のＳＲＡＭである。印刷ヘッド１４は
セグメント分割された感熱型印刷ヘッドである。
【００１０】ＰＨＭ２チップ１０は、マイクロプロセッ
サ用インターフェイス１６から、イメージデータおよび
制御情報を受け取る。このインターフェイス１６は、８
ビットの双方向性のデータバス(MDATA(7:0))、読出、書
込およびチップセレクトライン(READ 、WRITE 、CSZ)、
およびいくつかの制御レジスタ用アドレスライン(CRAD
(5:0)) からなっている。ＲＥＡＤおよびＷＲＩＴＥア
ドレスポインタは、このインターフェイス１６を経て、
インクレメント／ディクレメント用ビットとして、ＰＨ
Ｍ２に蓄えられる。ＰＨＭ２チップの規定の(state) マ
シーンによって要求される他の制御信号の全てが、この
マイクロプロセッサ用インターフェイス１６を経て蓄積
される。
【００１１】図１は、また、ＰＨＭ２チップ１０とＳＲ
ＡＭ１２との間のインターフェイスであるＰＨＭ２／Ｓ
ＲＡＭインターフェイス１８を例示している。それは、
端的には、双方向性のデータバス(SRAMDATA(8:0)) 、出
力および書込イネーブルライン(OEZおよびWEZ)、および
１５ビットのアドレスバス(ADDR(14:0))からなる。ＰＨ
Ｍ２チップ１０から感熱印刷ヘッド１４へのインターフ
ェイスは、クロック信号(HEADCLK) 、ラッチデータ信号
(LATCH) 、イネーブル信号(ENABLE(4:1))、および印刷
ヘッドの発熱セグメント(DATA(5:1)) へのデータ入力か
らなる。クロック信号は、印刷ヘッド１４の発熱セグメ
ント２０ａ〜ｅにおける適切なロケーションにデータビ
ットをシリアルに移送するために用いられる。ラッチ信
号は、一つのラインのイメージに対するデータを印刷ヘ
ッド１４中にラッチするために用いられる。イネーブル
信号は、発熱エレメントのセグメント２０ａ〜ｅを起動
するために用いられる。
【００１２】図２および図３は、ＰＨＭ２−ＳＲＡＭア
ドレス回路の概念的なブロック図の各半部である。例示
されているアドレス回路は、１５ビットのＲＥＡＤポイ
ンタ用の１０個の蓄積レジスタ、ラインＡ用の５個のレ
ジスタＡ１−５およびラインＢ用の５個のレジスタＢ１
−５、から構成されている。また、それぞれ、ラインＡ
およびラインＢのためのＷＲＩＴＥポインタ用の２個の
１５ビット幅の蓄積レジスタＡ ＷＲＩＴＥおよびＢ
ＷＲＩＴＥが設けられている。他のアドレスポインタ
は、ゲイン・ルックアップテーブル（ＬＵＴ）、オフセ
ットＬＵＴ、変調ＬＵＴおよびデータＬＵＴ用である。
これらのポインタは、イメージデータを処理し、変調す
るために必要とされる。
【００１３】図１は、また、アドレス回路を正しく動作
させるために、ＰＨＭ２の内部ロジックにより適当な時
点において発生されるアドレス回路への他の入力をも示
している。一つの入力はＬＩＮＥＡＢＺであり、当面の
ライン用のポインタとなる。このビットは、ラインデー
タの読出時に、ＡあるいはＢのいずれのライン用のアド
レスポインタがＰＨＭ２チップの出力に多重化されるか
を制御する。ＬＩＮＥＡＢＺがロー(low) であれば、Ｐ
ＨＭ２において、ラインＡ用の最初のポインタが出力に
送出される。次のライン、このケースにおいてはライン
Ｂ、のデータはいずれも、ＷＲＩＴＥレジスタがその中
にラインＢポインタを蓄積しているので、ラインＢ用の
アドレス空間に蓄積されることとなる。ＬＩＮＥＡＢＺ
は、信号ＦＩＲＳＴＰＴＲ、ＥＮ（５：１）およびＥＮ
ＷＲＴとともに作用する。
【００１４】ＦＩＲＳＴＰＴＲは、当面のラインのＲＥ
ＡＤアドレスと次のラインのＷＲＩＴＥアドレスの「第
１の（ファースト）ポインタ」を１５ビット幅の蓄積レ
ジスタにロードするために用いられる信号である。これ
らは、１５ビット幅の１０：１マルチプレクサ（ＭＵ
Ｘ）への供給用レジスタである。この信号がアクティブ
なハイ(high)であるならば、最初のＲＥＡＤおよびＷＲ
ＩＴＥポインタが、１５ビット幅の蓄積レジスタ用の入
力に伝送される。ラインＡあるいはラインＢのいずれの
最初のポインタが伝送されるかは、ＬＩＮＥＡＢＺの状
態に依存する。ＦＩＲＳＴＰＴＲがローであれば、＋／
−１加算器の出力が１５ビット幅のレジスタの入力に伝
送される。
【００１５】ＥＮ（５：１）およびＥＮＷＲＴは、１５
ビット幅蓄積レジスタに対するイネーブル入力である。
これらの信号のいずれかがアクティブなハイであれば、
その作動により制御される蓄積レジスタへの入力が、そ
のレジスタの出力にクロックされる。レジスタへのその
イネーブル入力がローであれば、そのレジスタ出力は一
定に止まり、すなわち、それらの出力は前の状態を保持
する。
【００１６】ＡＤＳＥＬ（３：０）は、アドレス選択ラ
インである４つの信号である。それらは、１０個のアド
レス値のいずれがレジスタの出力に結合されるかを決定
するために用いられる。ＳＵＢ１は、＋／−１加算器に
対する入力であり、出力指定された(OUTPUT)レジスタの
出力にあるアドレス値が１ほどインクレメントされる
か、あるいは、ディクレメントされるかを決定する。Ｓ
ＵＢ１がハイである時、アドレスはディクレメントさ
れ、ＳＵＢ１がローである時、アドレスはインクレメン
トされる。ＳＵＢ１は、ＰＨＭ２の内部ロジックにより
作成され、インクレメントビットの関数となる。ＳＵＢ
１は、次のラインのデータ値がＳＲＡＭに書き込まれて
おり、インクレメント／ディクレメントビットの蓄積さ
れた値が論理０である時にのみ、ハイに作動される。
【００１７】アドレス発生回路への入力のタイミング
は、ＰＨＭ２の内部ロジックによって制御されている。
当面のラインデータの読出および次のラインデータの書
込のための基本的なタイミングシーケンスは以下に説明
されるようになる。まず、最初のＲＥＡＤおよびＷＲＩ
ＴＥポインタが、ＦＩＲＳＴＰＴＲ、ＥＮ（５：１）お
よびＥＮＷＲＴ信号のハイを設定(assert)することによ
ってロードされる。ラインＡあるいはＢのいずれのポイ
ンタが１０：１ＭＵＸに供給されている１５ビットレジ
スタにロードされるかは、ＬＩＮＥＡＢＺ当面のライン
ポインタビットの状態に依存する。次に、ＡＤＳＥＬ
（３：０）アドレス選択ラインが、ＭＵＸの適当なアド
レスに対して用いられる。例えば、ＰＨＭ２がセグメン
ト４のラインデータを読み出しているとすると、セグメ
ント４のレジスタ出力がその出力に結合されることとな
る。
【００１８】ラインデータが読み出される時は、特定の
セグメントに対するアドレスポインタは常にインクレメ
ントされる。＋／−１加算器へのＳＵＢ１入力がローに
保たれているならば、セグメント読出アドレスがＯＵＴ
ＰＵＴレジスタの出力に含まれ、他方、加算器の出力は
当面の読出アドレス＋１となる。レジスタ中に（アドレ
ス＋１）を蓄積するための適当なＥＮ（５：１）イネー
ブル信号およびＰＨＭ２がデータセグメントを読み出す
次の時点を設定すると、用いられるアドレス値はそのセ
グメントの読出時に用いられた最後のアドレス値から１
ほどインクレメントされることとなる。ＦＩＲＳＴＰＴ
Ｒは、アドレス＋１の値を蓄積することを可能とするよ
うに、ローに保たれることとなる。
【００１９】次のラインデータの書込時、ＰＨＭ２チッ
プ出力に送出されるアドレス値はＷＲＩＴＥレジスタに
蓄積される。最初の書込スタートポインタが蓄積され
る。ＷＲＩＴＥレジスタに蓄積されたＷＲＩＴＥアドレ
スは、前に用いられたＷＲＩＴＥアドレスから＋／−１
の値を有することとなる。ＰＨＭ２に蓄えられているイ
ンクレメント／ディクレメントビットが論理０であれ
ば、次の蓄えられるＷＲＩＴＥアドレスは、ＯＵＴＰＵ
Ｔレジスタの出力に存在する当面のＷＲＩＴＥアドレス
から−１となる。−１のディクレメント機能は、ＷＲＩ
ＴＥレジスタの値がＯＵＴＰＵＴレジスタに存在してい
る限り、＋／−１加算器へのＳＵＢ１入力のハイを設定
することにより、得られる。ＷＲＩＴＥレジスタに対す
るＥＮＷＲＴイネーブルラインが、ディクレメントされ
たＷＲＩＴＥアドレスを蓄積させるように、同時にハイ
に設定される。ＰＨＭ２中に蓄積されているインクレメ
ント／ディクレメントビットが論理１であれば、蓄積さ
れる次のＷＲＩＴＥアドレスは当面のＷＲＩＴＥアドレ
スに＋１となる。ＷＲＩＴＥアドレスのインクレメント
は、ＷＲＩＴＥレジスタ値がＰＨＭ２の出力のピン上に
存在する限り、ＳＵＢ１ラインをローに、ＥＮＷＲＴラ
インをハイに保持することによって、実現される。
【００２０】ＷＲＩＴＥレジスタのアドレスをインクレ
メントあるいはディクレメントする能力は、ＳＲＡＭに
ラインデータを「ボトムからトップへ」あるいは「トッ
プからボトムへ」の方式で蓄積することを可能にさせ
る。読出、書込およびインクレメント／ディクレメント
ビットに対する適当なアドレスポインタは簡単にＰＨＭ
２中に蓄えることができる。
【００２１】図４（Ａ）および（Ｂ）は、ＳＲＡＭにお
けるラインデータのメモリマップの一例を示している。
図４（Ａ）は、２ラインのデータ、ＡラインおよびＢラ
イン、からなるオリジナルイメージを示している。各ラ
インのイメージデータは１０個の画素に分割されてい
る。文字Ａ→ＪおよびＫ→Ｔは、画素の位置とそれらの
画素位置に関連した値を持つ種々のデータを示してい
る。感熱印刷ヘッドシステムにおいては、オリジナルラ
インＡのデータは、Ａ、Ｂ→Ｊの順序あるいは逆のＪ、
Ｉ→Ａの順序で、ＰＨＭ２に送出されることとなる。図
３（Ｂ）に示されているＳＲＡＭメモリマップは、Ａラ
インおよびＢラインに対して、それぞれ、データがＡ、
Ｂ→Ｊの順序およびＫ、Ｌ→Ｔの順序で送出されると仮
定している。ＷＲＩＴＥ ＳＴＡＲＴの初期ポインタに
より、ＰＨＭ２によって受け入れられたラインデータ
が、インクレメント／ディクレメントビット（ＩＮＣＲ
＝＋１あるいはＩＮＣＲ＝−１）の状態に依存して、
「トップからボトムへ」あるいは「ボトムからトップ
へ」方式で、ＳＲＡＭ中に蓄積される。
【００２２】ラインデータは、インクレメント方式、す
なわち、常にボトムからトップへ、ＳＲＡＭから読み出
される。そこで、データのＳＲＡＭへの蓄積（ＷＲＩＴ
Ｅ）のされ方に依存して、ラインデータが、Ａラインに
ついてはＡ、Ｂ→ＪあるいはＪ、Ｉ→Ａとして、読み出
され、かつ、印刷ヘッドに送出されることとなる。本例
は、ラインデータがＡ、Ｂ→Ｊの順序で送出されるもの
と仮定している。ＳＲＡＭからデータをＡ、Ｂ→Ｊある
いはＪ、Ｉ→Ａ方式で読み出すことにより、データの印
刷ヘッドに対するファーストイン・ファーストアウトあ
るいはファーストイン・ラストアウトが実現される。オ
リジナルイメージのラインデータがＰＨＭ２チップに
Ｊ、Ｉ→ＡおよびＴ、Ｓ→Ｋの順序で送出されるとすれ
ば、図３（Ｂ）に示されているように、トップからボト
ムへあるいはその逆にＳＲＡＭ中にデータを蓄積するこ
とができる。必要なことは、ＷＲＩＴＥスタートのポイ
ンタ位置とＰＨＭ２に蓄積されるインクレメント／ディ
クレメントビットの値とを変更することである。ＰＨＭ
２に送出される順序にかかわらず、図３に示されている
ようにラインデータを蓄積することができることによ
り、感熱印刷システムはオリジナルイメージのミラーイ
メージを印刷出力することができる。
【００２３】図５は、ビット長２の５つのデータセグメ
ントに分割された１０エレメントの感熱印刷ヘッド１４
を例示している。データセグメントは、ビット長２のシ
フトレジスタのように結合されている。セグメントへの
入力はＰＨＭ２チップ１０からの５つのデータライン
（ＤＡＴＡ（５：１））である。シフトレジスタセグメ
ントはＰＨＭ２の信号ＨＥＡＤＣＬＫによってクロック
されている。シフトレジスタセグメントがＳＲＡＭから
読み出されたイメージデータをロードされると、それら
の出力は、ＰＨＭ２のＬＡＴＣＨ信号によって、透過型
のＤタイプラッチＤ１−５にラッチされる。ＰＨＭ２か
らの一連のイネーブル信号（ＥＮＡＢＬ（４：１））
は、印刷ヘッド１４の発熱エレメント２０ａ−ｊを作
動、あるいはターンオンを可能とさせるために、用いら
れる。発熱エレメントがターンオンするか否かは、その
特定の発熱エレメントに対してラッチされているデータ
値に依存することとなる。図６は、感熱印刷ヘッド１４
における、シフトレジスタセグメントと、ＳＲＡＭにチ
ップされているラインＡに対するデータ値が図４（Ｂ）
のＳＲＡＭメモリマップに一致する場合の、シフトレジ
スタセグメント中に蓄積されているデータ値の最終的な
シーケンスとを例示している。図６は、ＳＲＡＭ中の両
方式による、すなわち、トップからボトムおよびボトム
からトップによるライン蓄積について、ラインＡに対す
るデータ値の最終的なシーケンスを示している。ＳＲＡ
Ｍラインセグメントに蓄積されたデータ値は、印刷ヘッ
ドにおける特定の発熱エレメントの位置に直接的に対応
している。
【００２４】例えば、ラインＡにおいて、セグメント１
（２０ａ）は、そのラインのデータがＳＲＡＭにいかに
蓄積されたかに依存して、ＡあるいはＪのデータ値を含
むこととなる。インクレメント／ディクレメントビット
が論理１である、それはＷＲＩＴＥアドレスポインタを
インクレメントすることに対応する（ＩＮＣＲ＝＋
１）、場合に蓄積されるラインデータをみれば、ライン
Ａにおけるデータ値Ａ、すなわち、セグメント１のＲＥ
ＡＤポインタロケーションは、図５のボトムに位置する
感熱印刷ヘッドの抵抗エレメント、すなわち、図６のボ
トムのシフトレジスタエレメントに一致することとな
る。
【００２５】ここで、ＳＲＡＭ中に蓄積されているライ
ンデータが感熱印刷ヘッドにいかにロードされるかにつ
いてみることとし、論理１に等しいインクレメント／デ
ィクレメントビット値を用いて、ラインデータがＳＲＡ
Ｍに蓄積され、そこで、ＩＮＣＲ＝＋１の時のＳＲＡＭ
メモリマップに示されているようにデータがＳＲＡＭ中
に現れると仮定する。
【００２６】ＰＨＭ２チップは、常に、最初のＲＥＡＤ
ポインタアドレス値によってスタートするインクレメン
ト態様でデータを読み出す。図５および図６に示されて
いる印刷ヘッド例は、長さ２の５つのシフトレジスタセ
グメントから構成されている。そこで、その印刷ヘッド
のシフトレジスタセグメントをロードするためには２個
のＨＥＡＤＣＬＫパルスが必要となることとなる。ＰＨ
Ｍ２は、ＳＲＡＭ中でマップに対応付けられているライ
ンＡデータの５つのセグメントからラインＡデータを読
み出すこととなる。チップは、セグメント１ではＡ、セ
グメント２ではＣ、セグメント３ではＥ、セグメント４
ではＧ、そして、セグメント５ではＩの値を読み出すこ
ととなる。文字Ａ、Ｃ、Ｅ、ＧおよびＩが表すバイナリ
ー値に依存して、論理１あるいは０がＰＨＭ２のＤＡＴ
Ａ（５：１）ピンに出力される。あるいは、より簡単化
すれば、Ａ、Ｃ、Ｅ、ＧおよびＩの値がＰＨＭ２のＤＡ
ＴＡ（５：１）ピンに出力されることとなる。これによ
り、ＳＲＡＭの値と印刷ヘッドにおける特定の発熱エレ
メントとをより容易に関連付けることができる。
【００２７】ここで、ＰＨＭ２が、値Ａ、Ｃ、Ｅ、Ｇお
よびＩをそれぞれＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ
３、ＤＡＴＡ４、およびＤＡＴＡ５ピンに与えているも
のとし、そこで、ＰＨＭ２が出力ピンＨＥＡＤＣＬＫに
パルスを発生するものとする。図６を参照すれば、この
ＨＥＡＤＣＬＫの最初のパルスが、値Ａ、Ｃ、Ｅ、Ｇお
よびＩを５つのシフトレジスタエレメントの各々の最初
のフリップフロップ中にシフトさせる。そこで、ＰＨＭ
２は、ＳＲＡＭ中にマップにより対応付けられているラ
インＡデータの５つのセグメントに対し、次の（インク
レメントされた）アドレスロケーションを読み出す。Ｐ
ＨＭ２内のアドレス発生回路は、ＳＲＡＭにおけるセグ
メントの各読出の後に、最初のＲＥＡＤアドレスポイン
タに加えてＳＲＡＭに対するインクレメントされたアド
レス値を蓄積するものである。そこで、ＰＨＭ２は、値
Ｂ、Ｄ、Ｆ、ＨおよびＪを読み出し、それらの値をそれ
ぞれＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３、ＤＡＴＡ
４、およびＤＡＴＡ５ピンに出力することとなる。第２
のパルスが、、ＰＨＭ２のＨＥＡＤＣＬＫピンに出力さ
れる。ここで、値Ａ、Ｃ、Ｅ、ＧおよびＩが、５つのシ
フトレジスタセグメントの各々における第２のフリップ
フロップにシフトされる。値Ｂ、Ｄ、Ｆ、ＨおよびＪ
は、各セグメントの第１のフリップフロップにシフトさ
れる。印刷ヘッド中にシフトされるデータ値の最終的な
シーケンスは、ＳＲＡＭ中に蓄積されたデータのシーケ
ンスと整合することとなる。
【００２８】図６は、ＳＲＡＭ中にデータを蓄える二つ
の方法、トップからボトムおよびボトムからトップ、に
より印刷ヘッド中へシフトされた最終的なデータシーケ
ンスを示している。ＳＲＡＭデータを逆のシーケンスで
蓄積することができれば、感熱印刷ヘッド中にミラーイ
メージのラインデータがシフトされることが可能とな
る。これが可能であることは、それにより、ＰＨＭ２が
感熱印刷ヘッドを、そのシフトレジスタセグメント中に
右から左あるいは左から右という態様でイメージデータ
をシフトするように、駆動することを可能とするので、
重要である。この点が可能であることは、また、感熱印
刷ヘッド下のペーパーの移動方向がいずれのものともＰ
ＨＭ２を動作することができるようにする。ＳＲＡＭ中
にラインデータをミラーイメージ形式で蓄積できること
は、また、ＰＨＭ２がＣＣＤ走査型電子装置、あるい
は、その他のいかなる装置から、左から右あるいはその
逆の順序でのイメージラインデータを受け入れることを
可能とする。例えば、図４に示されているラインＡおよ
びＢからなるオリジナルイメージは、或る種のメモリ
（ディスクドライブ、ＲＡＭ等）において走査され、蓄
積されるものであるということができる。ラインＡデー
タは、Ａ、Ｂ→Ｊあるいは逆のＪ、Ｉ→Ａの態様でＰＨ
Ｍ２に送出されることとなる。ＰＨＭ２は、このデータ
をＳＲＡＭ中に、感熱印刷ヘッドにより真正(true)ある
いはミラーイメージが印刷される態様で、蓄積すること
ができる。
【００２９】図７乃至図１０は、感熱印刷ヘッドと印刷
ヘッド下のペーパー移動との各種の組み合わせを例示し
ている。ラインデータがＳＲＡＭ中にいかに蓄積されて
いるかに依存して、真正なあるいはミラーイメージが印
刷されることが示されている。印刷ヘッドのデータシフ
トの方向と印刷ヘッド下のペーパーの移動との組み合わ
せのいかなるものに対しても、ＰＨＭ２チップにより適
応することができる。図７（Ａ）は、ラインＡおよびＢ
を含むオリジナルイメージを示している。図７（Ｂ）
は、５つのシフトレジスタにより１０のエレメントを持
つ感熱印刷ヘッドを示している。図７（Ｂ）は真正なイ
メージの印刷方向を示している。矢印の方向への印刷ヘ
ッド下のペーパー移動に関して、右から左へのデータの
シフトが行われる。これらの条件の下で、図７（Ｃ）に
示されているように蓄積されたイメージデータについ
て、ミラーイメージが示されている。図７（Ｃ）は図７
（Ｅ）に示されているように蓄積されたデータに対する
イメージを示している。図７（Ｄ）は図７（Ｂ）の真正
な方向についてのデータを示している。図８（Ａ）−
（Ｅ）は図７（Ａ）−（Ｅ）と同様であるが、データシ
フトが左から右となる。図９（Ａ）−（Ｅ）も図７
（Ａ）−（Ｅ）と同様であるが、ペーパーの移動が逆方
向である。図１０（Ａ）−（Ｅ）は図８（Ａ）−（Ｅ）
と同様であるが、ペーパーの移動が逆方向である。
【００３０】図１１および図１２は、ＳＲＡＭアドレス
方式により均一でない長さのシフトレジスタセグメント
を持つ感熱印刷ヘッドを処理することができることを示
している。例示されている印刷ヘッドは、４つの長さ２
のシフトレジスタセグメントと、５番目の長さ１のシフ
トレジスタセグメントとを持っている。図１１の印刷ヘ
ッドは、左から右、Ｌ→Ｒ態様で、データをシフトし、
図１２の印刷ヘッドは、右から左、Ｒ→Ｌ態様で、デー
タをシフトしている。
【００３１】ＲＥＡＤセグメントポインタの配置に配慮
すれば、データは印刷ヘッドに正しくシフトされること
となる。図１１の印刷ヘッドについては、ラインＡ、あ
るいはラインＢ、に対するセグメント１のＲＥＡＤポイ
ンタは、ＳＲＡＭメモリマップ内において、丁度最後の
無効なデータロケーション以下のロケーションに配置さ
れることとなる。図１２の印刷ヘッドの構成において
は、セグメント５のＲＥＡＤポインタがセグメント４の
メモリ空間の上に配置されることとなる。双方の印刷ヘ
ッド構成について、正しく配列されたイメージデータ
が、二つのＨＥＡＤＣＬＫパルスに続いて、印刷ヘッド
中にシフトされることとなる。
【００３２】印刷ヘッド内の不均一な長さのシフトレジ
スタセグメントは、印刷ヘッドの一端あるいは他端に生
じてはならない。それは、セグメントの中間に生じるこ
とができる。事実、印刷ヘッド内の全てのシフトレジス
タが異なった長さでもよい。ＲＥＡＤセグメントのライ
ンポインタの選択に僅かに配慮することにより、常に正
しく配列されたラインデータを印刷ヘッド中にシフトさ
せることができる。
【００３３】以上、通常のパルス型ヘッド用変調装置の
設計における多くの利点を有する印刷ヘッド変調装置お
よび関連するＳＲＡＭが説明されたことが明らかであ
る。ＰＨＭ２が、ＳＲＡＭに逆の順序でラインデータを
蓄積する能力とともに、プログラム可能なＲＥＡＤおよ
びＷＲＩＴＥアドレスポインタを持っているので、それ
は、２５６、５１２あるいは５７７とは異なる長さのシ
フトレジスタセグメントを有する感熱印刷ヘッドにイメ
ージデータを供給することができることとなる。それ
は、１から５のデータセグメントを含む感熱印刷ヘッド
にイメージデータを供給することができる。それは、Ｐ
ＨＭ２によってラインデータが受け入れられる順序シー
ケンスに無関係に、ラインデータをＳＲＡＭ中にトップ
からボトムあるいはボトムからトップへの方式で蓄積さ
せることができる。ラインデータはトップからボトムあ
るいはボトムからトップへの方式でＳＲＡＭ中に蓄積さ
れることが可能であるので、ミラーイメージをプリント
アウトすることができる。このＰＨＭ２／ＳＲＡＭの組
み合わせはいかなる印刷ヘッド、ヘッド下のペーパー移
動およびＰＨＭ２へのデータロードの方向とも組み合わ
せて動作することができる。その組み合わせは、異なっ
た長さのシフトレジスタセグメントを内部に持つ印刷ヘ
ッドを駆動することができる。
【００３４】ＳＲＡＭは２ラインのイメージデータのた
めの空間に分割されているので、当面のラインデータが
印刷されている間に、次のラインデータがＰＨＭ２によ
って受け取られることが可能である。当面のラインデー
タの印刷が完了すると、次のラインデータが直ちに印刷
するために使用可能となる。このピンポン式メモリ構成
は、一つのラインのデータが印刷された時にのみＰＨＭ
２をロードするという必要性を解消することとなる。当
面のラインの印刷が行われている間に、次のラインデー
タをロードすることができる。
【００３５】インクレメント／ディクレメントビットと
ともに、ＲＥＡＤおよびＷＲＩＴＥポインタがプログラ
ム可能であることは、チップが２５６、５１２あるいは
５７７とは異なる長さの感熱印刷セグメントを持つ印刷
ヘッドとともに動作することを可能にする。ラインＡあ
るいはラインＢのいずれかに対して確保されているＳＲ
ＡＭ中のアドレス空間は、１から５のセクションに小分
割されるようにすることができる。１ラインのデータに
対するＳＲＡＭのアドレス空間内の各ロケーションは、
印刷ヘッド内の特定の発熱エレメントに対応している。
そこで、感熱印刷ヘッドが、例えば、３セグメントの発
熱エレメントを含み、各セグメントが９０の発熱エレメ
ントに構成されているとすれば、１ラインのデータに対
するＳＲＡＭアドレス空間は、３つのＲＥＡＤポインタ
のセットを用いて、ｘ（ここで、ｘ＝ＲＥＡＤスタート
ポインタ）、（ｘ＋９０）および（ｘ＋１８０）の値に
なることとなる。ＳＲＡＭアドレス空間の各セクション
は、９０のロケーションからなる。チップはＳＲＡＭア
ドレス空間の３つのセクションを読み出し、適当な時期
に適当なイメージデータを印刷ヘッドの３つのセグメン
トの発熱エレメントにシフトアウトすることとなる。
【００３６】チップは、１ライン（ＡあるいはＢのいず
れか）のデータに対するＳＲＡＭアドレス空間を１から
５のセクションに分割するように、プログラム可能とす
ることができる。ＲＥＡＤポインタがプログラム可能で
あるので、それらのセクションは可変長となる。このプ
ログラム可能であるという特徴は、チップが長さの変わ
る発熱エレメントからなるセグメントを有する感熱印刷
ヘッドを駆動することを可能とする。ＳＲＡＭ中の１ラ
インのデータに対するＲＥＡＤポインタは、常に、読み
出されるべき正しいデータ値が生じ、かつ、正しいシー
ケンスで感熱印刷ヘッドに送出されるような値にセット
されるようにすることができる。
【００３７】本発明が特に好適な実施例を参照しつつ説
明されたが、本発明から離れることなく、変形がなさ
れ、かつ、その好適な実施例の要素について均等なもの
が置き換えられることが可能であることは、当業者の理
解できるところである。加えて、本発明の基本的な教示
から離れることなく、本発明の教示に対して特定の状況
や材料を適応させるために、多くの修正が行われること
も可能である。
【００３８】
【発明の効果】ラインＡあるいはラインＢに対してプロ
グラム可能なＷＲＩＴＥポインタおよびインクレメント
／ディクレメントビットを持つことにより、ラインデー
タをＳＲＡＭ中に「ボトムからトップへ」あるいは「ト
ップからボトムへ」の方向に蓄積することを可能とな
る。ＳＲＡＭからのラインデータのセクションの読出
は、常に、「ボトムからトップへ」の方式、すなわち、
ＲＥＡＤセグメントポインタでスタートし、そして、Ｓ
ＲＡＭアドレス空間をインクレメントして上がっていく
ように、行われる。ラインデータがＳＲＡＭアドレス空
間内にトップからボトムへ（すなわち、ＷＲＩＴＥスタ
ートポインタからディクレメントするように）蓄積され
ているとすれば、感熱印刷ヘッドに送出されるイメージ
データは、それがファーストイン・ラストアウト動作を
行うチップに送出された順序とは反転されることとな
る。このようにできることにより、ＰＨＭ２／ＳＲＡＭ
の組み合わせが、ＣＣＤスキャナ、前置電子装置、感熱
印刷ヘッドおよび印刷ヘッド下のペーパー移動のいかな
る組み合わせとも、ともに動作することが可能となる。
【００３９】上述した説明から明らかなように、本発明
の特色は例示された例の特定の詳細な構成に限定される
ものではなく、そして、それ故に他の修正や応用が当業
者において行われることも配慮している。したがって、
特許請求の範囲は、本発明の真の精神と技術的範囲から
離れていないそのような修正や応用を全て含むものであ
ることを意図している。
【図面の簡単な説明】
【図１】ＳＲＡＭおよび感熱印刷ヘッドとともに示され
た、本発明による印刷ヘッド用変調装置チップの実施例
のブロック図である。
【図２】ＰＨＭ２−ＳＲＡＭアドレス回路の概念的なブ
ロック図の一部である。
【図３】ＰＨＭ２−ＳＲＡＭアドレス回路の概念的なブ
ロック図の残部である。
【図４】ＳＲＡＭのラインデータメモリマップの例を示
す説明図である。
【図５】長さ２の５つのデータセグメントに分割された
１０エレメントの感熱印刷ヘッドの構成を示す回路図で
ある。
【図６】ＳＲＡＭにデータを蓄積する２つの方法、ボト
ムからトップおよびトップからボトム、について、印刷
ヘッドにシフトされた最終的なデータシーケンスを例示
する説明図である。
【図７】感熱印刷ヘッドと印刷ヘッド下のペーパーの移
動との種々の組み合わせを説明するための説明図であ
る。
【図８】感熱印刷ヘッドと印刷ヘッド下のペーパーの移
動との種々の組み合わせを説明するための説明図であ
る。
【図９】感熱印刷ヘッドと印刷ヘッド下のペーパーの移
動との種々の組み合わせを説明するための説明図であ
る。
【図１０】感熱印刷ヘッドと印刷ヘッド下のペーパーの
移動との種々の組み合わせを説明するための説明図であ
る。
【図１１】不均一な長さのシフトレジスタセグメントを
有する感熱印刷ヘッドとともに用いられるＳＲＡＭアド
レス方式を説明するための説明図である。
【図１２】不均一な長さのシフトレジスタセグメントを
有する感熱印刷ヘッドとともに用いられるＳＲＡＭアド
レス方式を説明するための説明図である。
【符号の説明】
１０…印刷ヘッド用変調装置 １２…ＳＲＡＭ １４…感熱印刷ヘッド １６…マイクロプロセッサ用インターフェイス １８…ＰＨＭ２／ＳＲＡＭインターフェイス ２０…発熱エレメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホールデン リチャード ケイン アメリカ合衆国，ニューヨーク 14620, ロチェスター，エイブリル アベニュ 309 (72)発明者 ジェームズ トーマス ストゥープス アメリカ合衆国，ニューヨーク 14568, ウォルワース，スミス ヒル ロード 2274

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 それぞれ複数の発熱エレメントを含んだ
    複数のデータセグメントを有する印刷ヘッドと、 イメージデータを蓄積するためのＳＲＡＭであって、１
    ラインのイメージデータに対して確保され、複数のセク
    ションに分けることのできるアドレス空間を持ってお
    り、そのアドレス空間内の各ロケーションは印刷ヘッド
    中の発熱エレメントの特定の一つに対応付けられている
    ＳＲＡＭと、 イメージデータおよび制御情報を受け取る手段と、印刷
    ヘッドとインターフェイスする手段と、ＳＲＡＭとイン
    ターフェイスする手段とを有する印刷ヘッド変調装置用
    チップであって、パラレルなディジタル形式で連続色調
    のイメージデータを受け取り、イメージ密度データのシ
    リアル化された列を印刷ヘッドに出力するようにされた
    印刷ヘッド変調装置用チップとを備えた感熱プリンタ。
  2. 【請求項２】 請求項１に記載された感熱プリンタにお
    いて、チップからのイメージデータの出力がデータのフ
    ァーストイン・ラストアウト方式により出力される感熱
    プリンタ。
  3. 【請求項３】 請求項２に記載された感熱プリンタにお
    いて、イメージデータが、データがチップに入力される
    順序を反転することなく、出力される感熱プリンタ。
  4. 【請求項４】 請求項１に記載された感熱プリンタであ
    って、連続色調のイメージデータを前処理して、当面の
    ラインデータが感熱印刷ヘッドにより処理されている間
    に、次のラインデータを使用可能とする感熱プリンタ。
  5. 【請求項５】 請求項１に記載された感熱プリンタにお
    いて、ＳＲＡＭが標準的なＳＲＡＭである感熱プリン
    タ。
  6. 【請求項６】 請求項１に記載された感熱プリンタにお
    いて、チップが、ＲＥＡＤセグメントポインタ、ＷＲＩ
    ＴＥスタートポインタおよびインクレメント／ディクレ
    メントビットからなるＳＲＡＭアドレス方式を含んでい
    る感熱プリンタ。
  7. 【請求項７】 請求項６に記載された感熱プリンタにお
    いて、ＳＲＡＭのアドレス空間をイメージデータの２ラ
    イン、ラインＡおよびラインＢ、に対する蓄積区域に区
    分するように、チップ内に十分なアドレスポインタが蓄
    積されうるようになっている感熱プリンタ。
  8. 【請求項８】 請求項７に記載された感熱プリンタにお
    いて、各ラインに対するアドレス空間が５つほどの可変
    長データセグメントに分割されうるようになっている感
    熱プリンタ。
  9. 【請求項９】 請求項７に記載された感熱プリンタにお
    いて、チップが、ＳＲＡＭの読出に専用とされているも
    のであって、ラインＡのアドレス空間のための５つのポ
    インタおよびラインＢのアドレス空間のための５つのポ
    インタを持つ１０のアドレスポインタを含んでいる感熱
    プリンタ。
  10. 【請求項１０】 請求項７に記載された感熱プリンタに
    おいて、アドレスポインタの２つがＳＲＡＭへのＷＲＩ
    ＴＥ動作のために専用とされ、ラインＡのために１つお
    よびラインＢのために１つが用いられる感熱プリンタ。
  11. 【請求項１１】 請求項６に記載された感熱プリンタに
    おいて、インクレメント／ディクレメントビットが、ラ
    インデータがＳＲＡＭに書き込まれると、１ほどＷＲＩ
    ＴＥアドレスポインタをインクレメントあるいはディク
    レメントさせるようになっている感熱プリンタ。
  12. 【請求項１２】 請求項６に記載された感熱プリンタに
    おいて、チップがＲＥＡＤセグメントポインタおよびＷ
    ＲＩＴＥスタートポインタのための蓄積レジスタを有し
    ている感熱プリンタ。
  13. 【請求項１３】 請求項１２に記載された感熱プリンタ
    において、蓄積レジスタに対する値がＳＲＡＭのアドレ
    ス領域内のいかなる値にもセット可能である感熱プリン
    タ。
  14. 【請求項１４】 請求項６に記載された感熱プリンタに
    おいて、ＲＥＡＤおよびＷＲＩＴＥポインタがプログラ
    ム可能であり、かつ、チップが、２５６、５１２および
    ５７７とは異なる長さの感熱セグメントを持つ印刷ヘッ
    ドとともに、動作する感熱プリンタ。
  15. 【請求項１５】 請求項６に記載された感熱プリンタに
    おいて、チップが、１ラインのデータに対するＳＲＡＭ
    のアドレス空間を１から５のセクションに分割するよう
    に、プログラムされることが可能であり、かつ、ＲＥＡ
    Ｄポインタが、それによって可変長のセクションを作成
    するように、プログラム可能である感熱プリンタ。
  16. 【請求項１６】 請求項６に記載された感熱プリンタに
    おいて、ＷＲＩＴＥポインタが、ＳＲＡＭがラインデー
    タをボトムからトップあるいはトップからボトムの方向
    に蓄積するように、プログラム可能である感熱プリン
    タ。
  17. 【請求項１７】 請求項６に記載された感熱プリンタに
    おいて、チップが、ＳＲＡＭのアドレス空間を２ライン
    のイメージデータに区分し、各ラインのイメージデータ
    を１から５のセクションに分割して１から５の発熱セグ
    メントを有する感熱印刷ヘッドを駆動するようにするた
    めの、アドレスポインタ蓄積レジスタを有している感熱
    プリンタ。
  18. 【請求項１８】 請求項１に記載された感熱プリンタに
    おいて、ＳＲＡＭが一度に完全なイメージの２ラインに
    対するイメージデータを蓄積しており、そして、ＳＲＡ
    Ｍ中に蓄積された２ラインのうちの一方に対するイメー
    ジデータがチップによってアクセスされ、かつ、印刷の
    ために感熱印刷ヘッドに送出されている間に、上記２ラ
    インのうちの他方に対するイメージデータがチップによ
    りアクセス可能な状態にあるようになっている感熱プリ
    ンタ。
  19. 【請求項１９】 請求項１８に記載された感熱プリンタ
    において、チップがＳＲＡＭに蓄積されている２ライン
    のうちの一方に対するラインデータを送出し終わると、
    チップは上記２ラインのうちの他方について印刷ヘッド
    へのデータ送出を直ちに開始し、そして、完全なイメー
    ジの第３のラインについてＳＲＡＭへのイメージデータ
    の送出を行うようにして、一つのラインが印刷される
    と、もう一つのラインが印刷可能状態となって、常に次
    のラインのデータが印刷されるために使用可能な状態と
    なるようにされている感熱プリンタ。
  20. 【請求項２０】 請求項１に記載された感熱プリンタに
    おいて、チップが、マイクロプロセッサのインターフェ
    イスを経て連続色調のイメージデータを受け取り、該マ
    イクロプロセッサのインターフェイスは双方向のデータ
    バス、読出、書込およびチップセレクトライン、および
    制御レジスタ用アドレスラインを含んでいる感熱プリン
    タ。
  21. 【請求項２１】 請求項１に記載された感熱プリンタに
    おいて、ＳＲＡＭとインターフェイスするための手段が
    双方向データバス、出力および書込イネーブルライン、
    およびアドレスバスを含んでいる感熱プリンタ。
  22. 【請求項２２】 請求項１に記載された感熱プリンタに
    おいて、感熱印刷ヘッドとインターフェイスするための
    手段がクロック信号、ラッチデータ信号、イネーブル信
    号、および印刷ヘッドの発熱セグメントへのデータ入力
    を含んでいる感熱プリンタ。
  23. 【請求項２３】 請求項２２に記載された感熱プリンタ
    において、クロック信号が、印刷ヘッドの発熱セグメン
    トにおける適当な位置に、データビットをシリアルにシ
    フトさせるために用いられる感熱プリンタ。
  24. 【請求項２４】 請求項２２に記載された感熱プリンタ
    において、ラッチ信号がイメージの一つのラインに対す
    るデータを印刷ヘッド中にラッチさせるために用いられ
    る感熱プリンタ。
  25. 【請求項２５】 請求項２２に記載された感熱プリンタ
    において、イネーブル信号が発熱エレメントのセグメン
    トをターンオンさせるために用いられる感熱プリンタ。
  26. 【請求項２６】 複数のデータセグメントを持ち、各セ
    グメントが複数の発熱エレメントを含んでいる印刷ヘッ
    ドと、イメージデータを蓄積するための標準的なＳＲＡ
    Ｍであって、一つのラインのイメージデータのために確
    保された、複数のセクションに分割可能なアドレス空間
    を持ち、該アドレス空間における各ロケーションが上記
    印刷ヘッドの発熱エレメントのうちの特定のものに対応
    付けられているＳＲＡＭとを有する感熱プリンタにおい
    て、 印刷ヘッド変調装置用チップが、イメージデータおよび
    制御情報を受け入れる手段と、上記印刷ヘッドとインタ
    ーフェイスするための手段と、上記ＳＲＡＭとインター
    フェイスするための手段とを有しており、該チップは、
    パラレルなディジタル形式で連続色調のイメージデータ
    を受け取って、イメージ密度データのシリアル化された
    列を上記印刷ヘッドに出力し、かつ、該チップは、該連
    続色調のイメージデータを前処理して、当面のラインデ
    ータが上記感熱印刷ヘッドにより処理されている間に、
    次のラインデータを使用可能とするように改善されてい
    る感熱プリンタ。
  27. 【請求項２７】 請求項２６に記載された感熱プリンタ
    において、チップからのイメージデータ出力が、該チッ
    プにデータが入力された順序を反転することなく、デー
    タのファーストイン・ラストアウト方式により出力され
    る感熱プリンタ。
  28. 【請求項２８】 請求項２６に記載された感熱プリンタ
    において、チップが、ＳＲＡＭのアドレス空間を２ライ
    ンのイメージデータに区分するためのアドレスポインタ
    蓄積レジスタを有しており、各ラインのイメージデータ
    は１から５のセクションに分割されて、１から５の発熱
    セグメントを含んでいる感熱印刷ヘッドをそれにより駆
    動するようになっている感熱プリンタ。
  29. 【請求項２９】 請求項２６に記載された感熱プリンタ
    において、ＳＲＡＭが一度に完全なイメージの２つのラ
    インに対するイメージデータを蓄積し、上記ＳＲＡＭに
    蓄積されている二つのラインのうちの一方に対するイメ
    ージデータがチップによってアクセスされ、印刷のため
    に感熱印刷ヘッドに送出されている間に、上記二つのラ
    インのうちの他方に対するイメージデータは上記チップ
    によってアクセス可能状態となっている感熱プリンタ。
  30. 【請求項３０】 請求項２６に記載された感熱プリンタ
    において、チップがＳＲＡＭ中に蓄積されている二つの
    ラインのうちの一方についてのラインデータを送出し終
    わると、該チップが直ちに上記二つのラインのうちの他
    方について印刷ヘッドにデータを送出し始め、そして、
    完全なイメージの第３のラインについてＳＲＡＭへのイ
    メージデータの送出を行うようにして、一つのラインが
    印刷されると、もう一つのラインが印刷可能状態となっ
    て、常に次のラインのデータが印刷されるために使用可
    能な状態となるようにされている感熱プリンタ。
JP13564593A 1992-06-08 1993-06-07 感熱プリンタ Pending JPH06143647A (ja)

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