JPH061449B2 - 画像編集用イメ−ジメモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はイメージの任意の副配列（１×ｐ²またはｐ×
ｐ、但し、ｐはビット数）によってワード編成のランダ
ム・アクセス・メモリよりのアクセスを簡単な構成によ
って行なえるようにした画像編集用イメージメモリに関
する。

〔従来の技術〕

従来の画像編集用イメージメモリとして、例えば、０と
１の２値を用いたデジタル画像の処理に用いられるワー
ド編成のイメージメモリがあるが、そのアクセスに際し
ては、通常のマイクロコンピュータシステムのメモリと
同様の構成及びアクセス方法がとられている。即ち、ｗ
ビットのワード編成の場合、イメージデータはｒ×ｗｓ
の２次元配置となる。この場合のアクセスは、１×ｗ単
位となるため、行方向に対しては１行毎の指定が可能で
あるが、列方向に対してはｗビット毎にしか行うことが
できない不便さがある。

これを解決するものとして、特公昭54−39098「イメー
ジ処理のためのメモリ・システム」が提案されている。

かかるシステムにあっては、各々０，１，…ｐｑ−１の
番号を付されたｐｑ個の記録モジュールを有し、これら
のモジュールは複数のイメージ点Ｉ（ｉ，ｊ）から成る
ｒｐ×ｓｑのイメージ配列を記憶（但し、ｉは０≦ｉ＜
ｒｐの範囲にあり、且つｊは０≦ｊ＜ｓｑの範囲内にあ
る）する手段を有すると共に、イメージ点Ｉ（ｉ，ｊ）
を記憶モジュールＭ（ｉ，ｊ）＝（ｉｑ＋ｊ）//ｐｑへ
転送し、更にここから他へ転送するための転送手段を有
している（ここで、（ｉｑ＋ｊ）//ｐｑは（ｉｑ＋ｊ）
をｐｑで割算した場合の余り整数である）。尚、ｐ，
ｑ，ｒ，ｓは設計パラメータであって妥当な範囲内にお
いて任意の整数値をとる。更に、転送手段と協働してイ
メージ点Ｉ（ｉ，ｊ）を記憶モジュールＭ（ｉ，ｊ）の
記憶装置Ａ（ｉ，ｊ）＝ｉ／ｐ×ｓ＋ｊ／ｑへ記憶さ
せ、或いは読出すアドレス計算手段、及びイメージ配列
の１×ｐｑまたはｐ×ｑの任意の副配列におけるｐｑ個
のイメージ点を同時に記憶または読出すための制御手段
をもって構成されている。

以上の構成によれば、ｐｑビットのワード編成が得ら
れ、且つ１×ｐｑあるいはｐ×ｑの単位でアクセスを行
うことができ、行方向、列方向ともに１ビット毎にアク
セスの起点を指定することが可能となる。

〔発明が解決しようとする問題点〕

しかし、特公昭54−39098にあっては、各メモリモジュ
ール毎にアドレスを制御する必要があるため、ハードウ
ェア量が多大になると共にアドレス制御が非常に複雑に
なる不都合がある。また、画像の切り出し、移動、回
転、合成、拡大、縮小等の画像編集処理にあっては、必
ずしもアクセスの起点を行方向、列方向ともに１ビット
単位で指定する必要は無く、簡単な構成のメモリが望ま
れる。

〔問題点を解決するための手段および作用〕

本発明は上記に鑑みてなされたものであり、１×ｐ^２ま
たはｐ×ｐによるメモリアクセスを簡単な構成で行える
ようにするため、ｐビットの読み書きが可能なメモリモ
ジュールのｐ個を同一のアドレス値によってアクセスす
るようにした画像編集用イメージメモリを提供するもの
である。

〔実施例〕

以下、本発明による画像編集用イメージメモリを詳細に
説明する。

第２図は本発明のイメージメモリを用いて構成される画
像編集装置の一実施例を示し、ＣＣＤ等を用いて原稿の
画像を読みとり２値画像あるいはディザ法等を用いて得
た擬似中間調画像を入力する画像入力装置１と、画像処
理及びデータの転送制御をＣＰＵ３に行わせるためのプ
ログラムが格納されたＲＯＭ２と、該ＲＯＭ２のプログ
ラムに従って画像処理制御等を実行するＣＰＵ３と、画
像入力装置１によって入力した擬似中間調画像を記憶す
ると共に、画像処理後のデータを記憶するイメージメモ
リ４と、画像編集した内容等をハードコピーする画像出
力装置５と、編集処理中の内容等をモニタするＣＲＴデ
ィスプレイ６と、処理のための各種指令を入力するキー
ボード等の入力装置７と、前記各部材相互に接続されて
データ交換を行うデータバス８より構成される。

以上の構成において、画像入力装置１よりのイメージデ
ータはイメージメモリ４に格納され、入力装置７によっ
て与えられる処理内容指令に応じてＣＰＵ３は本発明に
係るイメージメモリ４をアクセスし、処理を実行する。
処理結果は逐次ＣＲＴディスプレイ６に表示されると共
に、必要に応じハードコピーされる。

第１図は本発明の一実施例を示し、１次元モード及び２
次元モードに応じて複数のアクセス用メモリセレクタ13
_-0〜13_-3，14_-0〜14_-3の１つを選択するアドレスデコー
ダ１１と、１×ｐ^２モード（１次元モード）かｐ^２モー
ド（２次元モード）かをアドレスデコーダ１１に指定す
るフリップフロップ12と、アドレスデコーダ11で選ばれ
た２ｐ種類の組合せが１次元モードのｐ種類であるとき
にいずれか１つが選択されｐ個のメモリモジュール（16
_-00〜16_-33の内の複数）に対しチップセレクト信号を発
生する１次元アクセス用メモリセレクタ13_-0〜13_-3と、
アドレスデコーダ11で選ばれた２ｐ種類の組合せが２次
元モードのｐ種類であるときにいずれか１つが選択され
てｐ個のメモリモジュールに対しチップセレクト信号を
発生する２次元アクセスメモリセレクタ14_-0〜14_-3と、
データバスよりのデータを第４図の如きのイメージ配列
に対応するメモリモジュールに入力できるようにＣ×ｐ
ビット（但し、０≦Ｃ＜Ｐ＜−１）をシフトさせるｐ^２
ビットの循環シフト回路15と、各モジュールがｐビット
×ｒｓワードの構成を有し、これをｐ×ｐ個備えたメモ
リモジュール16_-00〜16_-33と、シフトされてメモリモジ
ュール16_-00〜16_-33に記憶されているデータを入力時と
逆方向にシフトし元の状態に戻して出力するｐ^２ビット
の循環シフト回路17と、該循環シフト回路17の出力デー
タを▲ ▼信号の入力時にデータ
バス８へ出力するバスドライバー１８より構成される。
メモリモジュール16_-00〜16_-33は、ｐビット×ｒｓワー
ド構成の素子を用いて構成することも、１ビット×ｒｓ
ワード構成の素子をｐ個並列にして構成するようにして
も良い。各素子には、スタティックＲＡＭ、ダイナミッ
クＲＡＭのいずれも使用可能である。

第３図は循環シフト回路15及び17の詳細を示し、ＣＰＵ
３より与えられるアドレスＡ_０が“Ｌ”レベルのときに
ゲートを開くバッファゲート21と、アドレスＡ_１が
“Ｌ”レベルのときにゲートを開くバッファゲート22
と、アドレスＡ_０の信号を反転出力するインバータ23
と、アドレスＡ_１の信号を反転出力するインバータ24
と、インバータ23よりゲート信号が与えられるときに入
力データを４ビットシフトさせて出力する４ビット循環
シフト回路25と、インバータ24よりゲート信号が与えら
れるときに入力データを８ビットシフトさせて出力する
８ビット循環シフト回路26より構成される。

第４図は本発明によるアクセス処理をＰ＝４，ｒ＝４，
ｓ＝２の設計パラメータで行う例であり、図示Ａの如く
１×ｐ^２（図の例では１×１６）の単位または図示Ｂの
如くｐ×ｐ（図の例では４×４）の単位でアクセスする
ものである。第４図に示す如き２次元イメージ配列とメ
モリモジュール16_-00〜16_-33の位置対応を示したのが第
５図である。図中の00,01,02,03,10,11,12,13,20,21,2
2,23,30,31,32,33の各々はメモリモジュール番号であ
り、第１図の示すメモリモジュール16_-00〜16_-33の小文
字数字に対応している。図より明らかなように、各メモ
リモジュールには行方向の４ビット分が格納されると共
に、00〜33の１群（図中の枠組みの範囲）に対しては同
一のアドレスが供給される。（尚、一般にメモリモジュ
ール番号ａｂは、０≦ａ＜ｐ，０≦ｂ＜ｐに設定され
る。） イメージメモリ４は、イメージ点Ｉ（ｉ，ｊ）（但し０
≦ｉ＜ｒｐ，及び０≦ｊ＜ｓｐ^２）からなるｒｐ×ｓｐ
^２（第３図の例では、16×32）のイメージ配列を記憶す
ることができ、前述の１×ｐ^２またはｐ×ｐのいずれか
のｐ^２個のイメージ点が単一のメモリサイクルで読出し
又は書込みされるワード編成型ランダムアクセスメモリ
であり、これを構成するｐ^２個のメモリモジュール（16
_-00〜16_-33）は各々がｐｒｓ個のイメージ点を異なった
記憶位置に記憶することができる。そして、一回のアク
セスによってｐ個の記憶モジュールのみがアクセス可能
であり、一個の記憶モジュールからｐビットのリード・
ライトを行うことができる。一回にアクセスされるイメ
ージ点の構成が１×ｐ^２の場合には、 〔I(k,lp²)I(k,lp²+1)……I(k,(l+1)p²-1)〕のｐ^２個の
単位でリード及びライトが可能であり、イメージ点の構
成がｐ×ｐの場合には、 のｐ^２個の単位で行うことができる。（但し、０≦ｋ＜
ｒｐ、０≦ｌ＜ｓ、０≦ｍ＜ｒ、０≦ｎ＜ｐである。）
いずれの場合も、各メモリモジュールに入力されるアド
レス値は総て同一値である。

第１図の構成において、画像編集する画像の大きさをＡ
４サイズ（210mm×297mm）とし、画像の読取密度を16ド
ット／mmとすると、イメージ点数は約１６×１０^６個
（正確には15,966,720個）となる。この場合、 ｒ≧１１８８＝２＝７×１６／Ｐ，Ｓ≧２１０＝２１
０×１６／Ｐ^２Ｐ＝４ 〔または、ｒ≧８４０＝２１０×１６／Ｐ，Ｓ≧２７９
＝２９７×１６／Ｐ^２〕であり、ｒｓ≧249,480とな
る。従ってメモリモジュールの容量としては、４×256
ｋｗのものを使用すればよい（市販品では１×256ｋｗ
のダイナミックＲＡＭ（ＤＲＡＭ）を４個用いればよ
い）。

原稿の読取り及びプリントアウトに際しては、ライン毎
に１次元的に走査する。つまり、イメージ点としては同
一行で列番号を１ずつ増加させたデータが必要である。
この時メモリとしては１次元モードにしておけば16ドッ
ト走査入力される毎に１ワードとしてメモリへ転送、あ
るいは16ドット走査出力される毎に１ワードをメモリか
ら転送すればよい。１次元モードで動作させるために
は、まず図示せぬ外部の回路によってフリップフロップ
12に▲ ▼信号を入力して出力を“Ｌ”
レベルにしておく。これでＣＰＵ３等からは通常の１×
ｐ^２のワード構成のメモリシステムと全く同様に見え
る。アドレスデコーダ11はアドレスの２ビットとモード
セット用のフリップフロップ12の出力によって出力Ｌφ
Ｓ〜Ｌ３Ｓのいずれかが有効になり一次元アクセス用メ
モリセレクタ13_-0〜13_-3のいずれかの端子が“Ｌ”レ
ベルになる。メモリセレクタ13_-0〜13_-3はスリーステー
トバッファで構成されているのでＧ端子が“Ｌ”レベル
になると、入力データが出力される。この場合は入力Ａ
₀〜Ａ₃が接地してあるので出力もＬレベルになり、対応
するメモリモジュール（16_-00〜16_-33の内の複数）がア
クセスされる。１次元アクセス用メモリセレクタ13_-0〜
13_-3の出力は13_-0がメモリモジュールマトリックスのφ
行に、13_-1が１行に、13_-2が２行に13_-3が３行に対応し
ている。（尚、図ではリードライト信号やメモリモジュ
ール内の深さ方向を規定するアドレス信号については省
いてある。）循環シフト回路15及び17は二次元アクセス
モード時にデータが正しくデータバス８上に出力するこ
とができるように設けてある。このシフト回路15及び17
のシフトビット数も１のアドレスデコーダ回路11に入力
されているアドレス信号と同一の物が入力されている。

循環シフト回路15及び17の構成は第２図に示した如くで
あるが、アドレスＡ_０＝“Ｈ”レベル、Ａ_１＝“Ｌ”レ
ベルのときに４ビット循環シフト回路25とバッファゲー
ト22が有効になり、入力が４ビットシフトしてメモリモ
ジュール側へ出力される。以下同様にＡ＝Ｌ、Ｂ＝Ｈの
とき８ビットがシフトされ、Ａ＝Ｈ、Ｂ＝Ｈとのきに12
ビットがシフトされる。入力シフト回路と出力シフト回
路はシフト方向を反対にしておけばよいが、実施例では
入力が右シフト、出力が左シフトするようになってい
る。

したがって、Ａ，Ｂ＝Ｌの場合、書き込み時にはデータ
はシフトされず、16_-00〜16_-33よりなるメモリモジュー
ルマトリックスのφ行目に書き込まれる。また、読出し
時にはデータはやはりφ行目から読出されてシフトされ
ず、データバス８に出力される。

Ａ＝Ｈ，Ｂ＝Ｌの場合、書き込み時ならデータは４ビッ
ト右シフトして１行目に書き込まれる。つまりデータの
０ビット〜３ビットがメモリモジュール16-_-11つまり、
１行１列目に書き込まれる。また、読出時は１行目のデ
ータが４ビット左シフトされ出力される。従って、イメ
ージメモリ４に入力したデータは本来のビット位置に戻
されて出力される。

次に、画像編集処理時に２次元モードでアクセスする場
合について説明する。この場合は、まずモード設定用の
フリップフロップ12に▲▼信号を入力して、
出力を“Ｈ”レベルにする。これによってアドレスデコ
ーダ１１はアドレスＡ_０，Ａ_１によって出力Ｓφｓ〜Ｓ
３ｓのいずれかが有効となり、２次元アクセス用メモリ
セレクタ14_-0〜14_-3のいずれかの端子が“Ｌ”レベル
になる。メモリセレクタ14_-0〜14_-3はスリーステートバ
ッファで構成され、選択されたセレクタの出力が“Ｌ”
レベルとなって、４個のメモリモジュールが同時にアク
セスされる。即ち、アドレスＡ_０，Ａ_１共に“Ｌ”レベ
ルの場合にメモリモジュール16-_-00，16_-11，16_-22，16
_-33がアクセスされ、Ａ_０が“Ｌ”レベルでＡ_１が
“Ｈ”レベルであれば16-_-01，16_-12，16_-23，16_-30が
アクセスされ、Ａ_０が“Ｈ”レベルでＡ_１が“Ｌ”レベ
ルであれば16-_-02，16_-13，16_-20，16_-31がアクセスさ
れ、Ａ_０，Ａ_１ともに“Ｈ”レベルの場合には、1
6_-03，16_-10，16_-21，16_-32がアクセスされる。循環シ
フト回路15及び17の動作は１次元モード時と同一である
ので説明は省略する。以上のように、一回で同時にアク
セスされる４個のメモリモジュールが同一列上に配置さ
れず、斜め方向にしてあるのは、同一列上のメモリモジ
ュールの各ビットを夫々同じデータラインで接続できる
ようにするためである。

２次元モードにおける書込み及び読出しは次の如くであ
る。

アドレスＡ_０＝Ａ_１＝“Ｌ”レベルの場合、書込みであ
ればデータはシフトされることなくメモリモジュール16
_-00に循環シフト回路15より出力されるＤＩ_0-3が書込ま
れ、同様に16_-11にＤＩ_4-7，16_-22にＤＩ_8-11，16_-33に
ＤＩ_12-15が各々書込まれる。読出しに際しても同様の
ビット順で出力される。次に、Ａ_０＝“Ｈ”レベル、Ａ
_１＝“Ｌ”レベル、で書込むときには４ビット右側へシ
フトされ、16_-01へＤＩ_0-3，16_-12へＤＩ_4-7，16_-23へ
ＤＩ_8-11，及び16_-30へＤＩ_12-15が各々書込まれる。一
方、読出し時には、同じメモリモジュールから読み出さ
れたデータが左側へ４ビットシフトされて出力される。
この出力データは本来のビット位置へ来る。

次に、１次元モードで書込まれたデータを２次元モード
で読み出し、或いは、逆に２次元モードで書込まれたデ
ータを１次元モードで読み出す場合について説明する。

各メモリモジュールに供給する内部アドレスは、イメー
ジメモリ４に入力されるアドレスのうち、アドレスデコ
ーダ11に入力されている以外のメモリモジュールに入力
されているアドレスである。このアドレスが各メモリモ
ジュールに対し同一の場合、各メモリモジュールとイメ
ージ点は第６図のように対応している。枠内の２桁の数
字がメモリモジュールの番号を表わしている。まず、１
次元モードで４ワードを書込んだのち、２次元モードで
４ワードを読み出す場合には第１表のように書込まれ
る。

一方、読み出しに際しては第２表の如くに各メモリモジ
ュールから読み出される。第１表及び第２表から明らか
なように、前述の各動作モードのメモリモジュール構成
およびビット順に一致するものである。

２次元で書込んで１次元で読み出す場合は、第２表の如
くに書込んで第１表の如くに読み出すものとすればよ
い。

ここで、イメージ点とメモリモジュールとの対応を式で
示せば以下の如くとなる。メモリモジュールをＭ（ａ，
ｂ）（但し、０≦ａ，ｂ＜ｐ）で表すものとすると、 ａ＝ｉ//ｐ ｂ＝（ｉ//ｐ＋［（ｊ//ｐ^２）／ｐ］）//ｐ ［ ］：ガウス記号 ［ ］内の数字を越えない最大の整数とする。

（但し、ｉ//ｐは、ｉをｐで割った余りである。）とな
る。

以上の説明では、メモリアクセスを１×ｐ^２またはｐ×
ｐの単位で行うものとしたが、各メモリモジュールの構
成をｐ（ビット）×ｒｓ（ワード）ではなく、１（ビッ
ト）×ｒｓ（ワード）とすることにより、メモリアクセ
ス単位を１×ｐあるいはｐ×１で行うことができる。こ
れにより並列アクセスメモリを構成することが可能とな
る。

また、１×ｐ^２でアクセスする場合、従来、行方向は１
ビット毎に指定可能であったが列方向はｐ^２ビット単位
でしかアクセス指定できなかった。つまり画像の切り出
し等を行う時、ｐ^２毎にしか切り出しの起点を指定する
ことができなかった。しかし、本発明のようにアクセス
単位をｐ×ｐとすると行方向、列方向ともｐビット単位
でアクセス指定可能となり、従来の１／ｐで切り出し等
の指定が可能になり、編集の精度を高くすることができ
る。

また、記憶、編集する画像がディザ法等により擬似中
間調となっている物の場合、ディザ法の一画素単位に編
集処理しないと画質が劣化してしまう。しかし、本発明
のｐ×ｐのアクセスモードを用いることによって、ディ
ザの画素がｐ×ｐであれば一度に一画素ずつ処理可能と
なり編集が非常に容易となる。

また、二値画像、ディザ画像にかかわらず、画像の90゜
回転はアクセス単位がｐ×ｐなので容易にできる。つま
り、イメージメモリ４から読み出したデータをデータバ
ス８に出力するとき、90回転した場合に出力されるべき
ビット位置となるように、データバスバッファの結線を
変えるのみで実現できる。

〔発明の効果〕

以上説明した通り本発明の画素編集用イメージメモリに
よれば、１×ｐ^２あるいはｐ×ｐの副配列のｐ^２ビット
を一回でアクセスすると共に、各メモリモジュールに対
するアドレスを同一としたため、簡単なハードウェアに
よって、１×ｐ^２あるいはｐ×ｐ単位のアクセスを高速
に行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は本発
明に係るイメージメモリを用いた画像編集装置のブロッ
ク図、第３図は本発明に係る循環シフト回路の詳細を示
すブロック図、第４図は本発明の対象とするアクセス単
位の説明図、第５図は本発明におけるイメージ配列とメ
モリモジュールの対応を示す説明図、第６図は同一内部
アドレスで指定されるイメージ点とメモリモジュールの
対応を示す説明図。 符号の説明 １……画像入力装置 ３……ＣＰＵ ４……イメージメモリ ５……画像出力装置 11……アドレスデコーダ 12……フリップフロップ 13_-0〜13_-3，14_-0〜14_-3……アクセスメモリセレクタ 15，17……循環シフト回路 16_-00〜16_-33……メモリモジュール 18……バスドライバー 21，22……バッファゲート 23，24……インバータ 25……４ビット循環シフト回路 26……８ビット循環シフト回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】ｐ、ｒおよびｓを設計パラメータとしてブ
   ール値を有するイメージ点Ｉ(i,j)（但し、０≦ｉ＜ｒ
   ｐ，及び０≦ｊ＜ｓｐ^２）から成るｒｐ×ｓｐ^２イメー
   ジ配列を記憶することができると共に、前記イメージ配
   列の１×ｐ^２またはｐ×ｐの副配列におけるｐ^２個のイ
   メージ点が単一のメモリサイクルで読出しまたは書込み
   され得るワード編成型ランダム・アクセス・メモリシス
   テムにおいて、 各々がｐｒｓ個のイメージ点を各々異なった記憶位置へ
   記憶可能で、各々がｐビットの書込み及び読出しを可能
   とするｐ^２個の記憶モジュールで構成され、且つｐ個の
   記憶モジュールがアクセスされ得る記憶手段と、 前記１×ｐ^２配列にあっては、 〔I(k,lp²)I(k,lp²+1)…I(k,(l+1)p²-1)〕 により、また前記ｐ×ｐ配列にあっては、 (但し、０≦ｋ＜rp,0≦ｌ＜ｓ，０≦ｍ＜ｒ，０≦ｎ＜
   ｐである。）で示されるp²個のイメージ点の構成を、前
   記各記憶モジュールに同一のアドレス値を与えてアクセ
   スするアクセス手段を設けたことを特徴とする画像編集
   用イメージメモリ。