JPH09212412A - メモリアクセス方法及びデータ処理装置 - Google Patents

メモリアクセス方法及びデータ処理装置

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JPH09212412A
JPH09212412A JP8020330A JP2033096A JPH09212412A JP H09212412 A JPH09212412 A JP H09212412A JP 8020330 A JP8020330 A JP 8020330A JP 2033096 A JP2033096 A JP 2033096A JP H09212412 A JPH09212412 A JP H09212412A
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data
shape
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JP8020330A
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Masaaki Oka
正昭 岡
Satoyuki Hiroi
聡幸 広井
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Sony Interactive Entertainment Inc
Original Assignee
Sony Computer Entertainment Inc
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
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    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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Abstract

(57)【要約】 【課題】 同時にアクセス可能なアドレスを切り替え、
最少のアクセス回数でメモリをアクセスして所定のデー
タ処理を行うことにより、データ処理の効率化を図った
データ処理装置を提供する。 【解決手段】 入力手段３２は、アクセスしようとする
データのメモリ上での形状を入力する。制御手段１０１
は、入力手段３２により入力されたデータの形状に応じ
て、アクセス手段１０３ａ〜１０３ｄに指定するメモリ
１８のアドレスを切り換えるように指示手段１０２を制
御する。指定手段１０２は、制御手段１０１の制御に基
いて、メモリ１８のアクセスするアドレスをアクセス手
段１０３ａ〜１０３ｄに指定する。アクセス手段１０３
ａ〜１０３ｄは、メモリ１８において、指定手段１０２
により指定された複数アドレスを同時にアクセスする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば、コンピュ
ータを用いた映像機器であるビデオゲーム装置やグラフ
ィックスコンピュータシステム等において、ピクセルイ
ンターリーブしてフレームバッファをアクセスする際の
メモリアクセス方法、及び上記メモリアクセス方法を用
いて、フレームバッファをアクセスすることにより、所
定のデータ処理を行うデータ処理装置に関するものであ
る。
【０００２】
【従来の技術】従来、ビデオゲーム装置やグラフィック
スコンピュータシステム等において、テレビジョン受像
機やモニタ受像機あるいは陰極線管（CRT:Cathode Ray
Tube）ディスプレイ装置等に出力して表示する画像のデ
ータ、すなわち表示出力画像データを生成する画像生成
装置では、中央演算処理装置（CPU:Central Processing
Unit）とフレームバッファの間に専用の描画装置を設け
ることにより、高速処理を可能にしている。
【０００３】すなわち、上記画像生成装置において、Ｃ
ＰＵ側では、画像を生成する際に、直接フレームバッフ
ァをアクセスするのではなく、座標変換やクリッピン
グ、光源計算等のジオメトリ処理を行い、３角形や４角
形などの基本的な単位図形（ポリゴン）の組み合わせと
して３次元モデルを定義して３次元画像を描画するため
の描画命令を作成し、その描画命令を描画装置に送る。
【０００４】例えば、上記画像生成装置において、３次
元のオブジェクトを表示する場合、オブジェクトを複数
のポリゴンに分解して、各ポリゴン対応する描画命令を
ＣＰＵから描画装置に転送する。そして、描画装置は、
ＣＰＵから送られてきた描画命令を解釈して、頂点の色
データと奥行きを示すＺ値から、ポリゴンを構成する全
ての画素の色とＺ値を考慮して、画素データをフレーム
バッファに書き込むレンダリング処理を行い、フレーム
バッファに図形を描画する。
【０００５】尚、上記Ｚ値は、視点からの奥行き方向の
距離を示す情報である。
【０００６】
【発明が解決しようとする課題】ところで、上述したよ
うな従来の画像生成装置は、フレームバッファの複数ア
ドレスをアクセス単位として、画素データを複数個ずつ
書き込むピクセルインターリーブ処理を行う機能を有し
ており、この機能によりフレームバッファをアクセスす
るようになされている。
【０００７】しかし、上記画像生成装置で行われるピク
セルインターリーブ処理では、同時にアクセス可能な複
数のアドレスがアクセス単位で固定されていた。
【０００８】このため、上記画像生成装置において、同
時にアクセス可能な複数のアドレスにより現される形状
と、フレームバッファに描画する図形、すなわち実際に
アクセスしようとするデータのメモリ上での形状とが適
合しない場合、フレームバッファをアクセスする回数が
増大してしまう、という欠点があった。
【０００９】また、上記画像生成装置において、フレー
ムバッファをアクセスする回数が増大することにより、
上記画像生成装置で行われる各種のデータ処理の効率が
悪化してしまう、という欠点があった。
【００１０】そこで、本発明は、上述の如き従来の実情
に鑑みてなされたものであり、次のような目的を有する
ものである。
【００１１】即ち、本発明の目的は、同時にアクセス可
能なアドレスを切り替え、最少のアクセス回数でメモリ
をアクセスすることにより、メモリアクセスの効率化を
図ったメモリアクセス方法を提供することにある。
【００１２】また、本発明の目的は、同時にアクセス可
能なアドレスを切り替え、最少のアクセス回数でメモリ
をアクセスして所定のデータ処理を行うことにより、デ
ータ処理の効率化を図ったデータ処理装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係るメモリアクセス方法は、メモリの複
数アドレスを同時にアクセスするメモリアクセス方法で
あって、アクセスしようとするデータのメモリ上での形
状に応じて、アクセスするアドレスを切り換えることを
特徴とする。
【００１４】また、本発明に係るメモリアクセス方法
は、上記データは、画像データであることを特徴とす
る。
【００１５】また、本発明に係るメモリアクセス方法
は、上記形状の縦横の比に応じて、アクセスするアドレ
スを切り換えることを特徴とする。
【００１６】上述の課題を解決するために、本発明に係
るデータ処理装置は、メモリアクセス手段を用いて、メ
モリの複数アドレスを同時にアクセスすることにより、
所定のデータ処理を行うデータ処理装置であって、上記
メモリアクセス手段は、アクセスしようとするデータの
メモリ上での形状を入力する入力手段と、上記メモリの
複数アドレスを同時にアクセスするアクセス手段と、上
記アクセス手段に対してアクセスするアドレスを指定す
る指定手段と、上記入力手段により入力されたデータの
形状に応じて上記アクセス手段に指定するアドレスを切
り換えるように上記指示手段を制御する制御手段とを備
えることを特徴とする。
【００１７】また、本発明に係るデータ処理装置は、上
記入力手段は、アクセスしようとする画像データのメモ
リ上での形状を入力することを特徴とする。
【００１８】また、本発明に係るデータ処理装置は、上
記制御手段は、上記入力手段により入力された形状の縦
横の比に応じて上記指示手段を制御することを特徴とす
る。
【００１９】
【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照して詳細に説明する。
【００２０】本発明に係るメモリアクセス方法は、例え
ば、図１に示すような構成のビデオゲーム装置１００に
より実施される。また、ビデオゲーム装置１００は、本
発明に係るデータ処理装置を適用した装置である。
【００２１】このビデオゲーム装置１００は、例えば、
光学ディスク等の補助記憶装置に記憶されているゲーム
プログラムを読み出して実行することにより、使用者か
らの指示に応じてゲームを行うものであって、上記図１
に示すように、メインバス１とサブバス２の２種類のバ
スを備えている。そして、メインバス１とサブバス２
は、バスコントローラ１６を介して接続されている。
【００２２】メインバス１には、マイクロプロセッサ等
からなる主中央演算処理装置（メインＣＰＵ:Central P
rocessing Unit）１１、ランダムアクセスメモリ（ＲＡ
Ｍ:Random Access Memory）からなる主記憶装置（メイ
ンメモリ）１２、主ダイナミックメモリアクセスメモリ
コントローラ（メインＤＭＡＣ:Direct Memory Access
Controller）１３、ＭＰＥＧデコーダ（ＭＤＥＣ：MPEG
Decorder）１４及び画像処理装置（ＧＰＵ:Graphic Pr
ocessing Unit）１５が接続されている。
【００２３】サブバス２には、マイクロプロセッサ等か
らなる副中央演算処理装置（サブＣＰＵ:Central Proce
ssing Unit）２１、ランダムアクセスメモリ（ＲＡＭ:R
andom Access Memory)からなる副記憶装置（サブメモ
リ）２２、副ダイナミックメモリアクセスメモリコント
ローラ（サブＤＭＡＣ:Direct Memory Access Controll
er ）２３、オペレーティングシステム等のプログラム
が格納されたリードオンリーメモリ（ＲＯＭ:Read Only
Memory）２４、音声処理装置（ＳＰＵ:Sound Processi
ng Unit）２５、通信制御部（ＡＴＭ:asynchronous tra
nsimission mode）２６、補助記憶装置２７及び入力デ
バイス２８が接続されている。
【００２４】まず、メインバス１側において、バスコン
トローラ１６は、メインバス１とサブバス２との間のス
イッチングを行うメインバス１上のデバイスであって、
初期状態ではオープンになっている。
【００２５】メインＣＰＵ１１は、メインメモリ１２上
のプログラムで動作するメインバス１上のデバイスであ
る。このメインＣＰＵ１１は、起動時にはバスコントロ
ーラ１６がオープンになっていることにより、サブバス
２上のＲＯＭ２４からブートプログラムを読み込んで実
行し、補助記憶装置２７からアプリケーションプログラ
ム及び必要なデータをメインメモリ１２やサブバス２上
のデバイスにロードする。
【００２６】また、メインＣＰＵ１１には、座標変換等
の処理を行うジオミトリトランスファエンジン（ＧＴ
Ｅ:Geometry Transfer Engine ）１７が搭載されてい
る。このＧＴＥ１７は、例えば、複数の演算を並列に実
行する並列演算機構を備え、メインＣＰＵ１１からの演
算要求に応じて座標変換、光源計算、行列あるいはベク
トルなどの演算を高速に行う。そして、メインＣＰＵ１
１は、ＧＴＥ１７による演算結果に基づいて、３角形や
４角形などの基本的な単位図形（ポリゴン）の組み合わ
せとして３次元モデルを定義して３次元画像を描画する
ための各ポリゴンに対応する描画命令を作成し、この描
画命令をパケット化してコマンドパケットとしてＧＰＵ
１５に送る。
【００２７】メインＤＭＡＣ１３は、メインバス１上の
デバイスを対象とするＤＭＡ転送の制御等を行うメイン
バス１上のデバイスである。このメインＤＭＡＣ１３
は、バスコントローラ１６がオープンになっているとき
には、サブバス２上のデバイスも対象とする。
【００２８】ＧＰＵ１５は、レンダリングプロセッサと
して機能するメインバス１上のデバイスである。このＧ
ＰＵ１５は、メインＣＰＵ１１又はメインＤＭＡＣ１３
からコマンドパケットとして送られてきた描画命令を解
釈して、頂点の色データと奥行きを示すＺ値から、ポリ
ゴンを構成する全ての画素の色とＺ値を考慮して、画素
データをフレームバッファ１８に書き込むレンダリング
処理を行う。
【００２９】尚、ＧＰＵ１５についての詳細な説明は後
述する。
【００３０】ＭＤＥＣ１４は、メインＣＰＵ１１と並列
に動作可能なＩ／Ｏ接続デバイスであって、画像伸張エ
ンジンとして機能するメインバス１上のデバイスであ
る。このＭＤＥＣ１４は、離散コサイン変換などの直行
変換により圧縮されて符号化された画像データを復号化
する。
【００３１】つぎに、サブバス２側において、サブＣＰ
Ｕ２１は、サブメモリ２２上のプログラムで動作するサ
ブバス２上のデバイスである。
【００３２】サブＤＭＡＣ２３は、サブバス２上のデバ
イスを対象とするＤＭＡ転送の制御等を行うサブバス２
上のデバイスである。このサブＤＭＡＣ２３は、バスコ
ントローラ１６がクローズなっているときにのみ、バス
権利を獲得することができる。
【００３３】ＳＰＵ２５は、サウンドロセッサとして機
能するサブバス２上のデバイスである。このＳＰＵ２５
は、サブＣＰＵ２１又はサブＤＭＡＣ２３からコマンド
パケットとして送られてくるサウンドコマンドに応じ
て、サウンドメモリ８から音声データ読み出して出力す
る。
【００３４】ＡＴＭ２６は、サブバス２上の通信用デバ
イスである。
【００３５】補助記憶装置２７は、サブバス２上のデー
タ入力デバイスであって、ディスクドライブ等からな
る。
【００３６】入力デバイス２８は、サブバス２上のコン
トロールパッド、マウスなどのマンマシンインターフェ
ースや、画像入力、音声入力などの他の機器からの入力
用デバイスである。
【００３７】すなわち、上述したようなビデオゲーム装
置１００では、座標変換やクリッピング、光源計算等の
ジオメトリ処理を行い、３角形や４角形などの基本的な
単位図形（ポリゴン）の組み合わせとして３次元モデル
を定義して３次元画像を描画するための描画命令を作成
し、各ポリゴンに対応する描画命令をコマンドパケット
としてメインバス１に送出するジオメトリ処理系がメイ
ンバス１上のメインＣＰＵ１１及びＧＴＵ１７などによ
り構成されている。また、ビデオゲーム装置１００で
は、上記ジオメトリ処理系からの描画命令に基づいて、
各ポリゴンの画素データを生成してフレームバッファ１
８に書き込むレンダリング処理を行い、フレームバッフ
ァ１８に図形を描画するレンダリング処理系がＧＰＵ１
５により構成されている。
【００３８】つぎに、上述したＧＰＵ１５について具体
的に説明する。
【００３９】ＧＰＵ１５は、図２に示すように、上記図
１に示したメインバス１に接続されたパケットエンジン
３１を備え、上記図１に示したメインＣＰＵ１１又はメ
インＤＭＡＣ１３からメインバス１を介してパケットエ
ンジン３１にコマンドパケットとして送られてくる描画
命令に従って、プリプロセッサ３２と描画エンジン３３
により各ポリゴンの画素データをフレームバッファ１８
に書き込むレンダリング処理を行い、フレームバッファ
１８に描画された画像の画素データを読み出して表示制
御部（ＣＲＴＣ: CRT Controler）３４を介してビデオ
信号として図示しないテレビジョン受像機やモニタ受像
機に供給するようになされている。
【００４０】パケットエンジン３１は、上記図１に示し
たメインＣＰＵ１１又はメインＤＭＡＣ１３からメイン
バス１を介して送られてくるコマンドパケットを図示し
ないレジスタ上に展開する。
【００４１】プリプロセッサ３２は、パケットエンジン
３１にコマンドパケットとして送られてきた描画命令に
従ってポリゴンデータを生成して後述するポリゴンの分
割処理等の所定の前処理をポリゴンデータに施し、描画
エンジン３３が必要とする各ポリゴンの頂点座標情報、
テクスチャやミップマップテクスチャのアドレス情報、
ピクセルインターリーブの制御情報等の各種データを生
成する。
【００４２】描画エンジン３３は、プリプロセッサ３２
に接続されたＮ個のポリゴンエンジン３３Ａ１，３３Ａ
２，・・・，３３ＡＮと、各ポリゴンエンジン３３Ａ
１，３３Ａ２，・・・，３３ＡＮに接続されたＮ個のテ
クスチャエンジン３３Ｂ１，３３Ｂ２，・・・，３３Ｂ
Ｎと、各テクスチャエンジン３３Ｂ１，３３Ｂ２，・・
・，３３ＢＮに接続された第１のバススイッチャ３３Ｃ
と、第１のバススイッチャ３３Ｃに接続されたＭ個のピ
クセルエンジン３３Ｄ１，３３Ｄ２，・・・，３３ＤＭ
と、各ピクセルエンジン３３Ｄ１，３３Ｄ２，・・・，
３３ＤＭに接続された第２のバススイッチャ３３Ｅと、
第２のバススイッチャ３３Ｅに接続されたテクスチャキ
ャッシュ３３Ｆと、テクスチャキャッシュ３３Ｆに接続
されたＣＬＵＴキャッシュ３３Ｇとを備えている。
【００４３】この描画エンジン３３において、Ｎ個のポ
リゴンエンジン３３Ａ１，３３Ａ２，・・・，３３ＡＮ
は、プリプロセッサ３２により前処理が施されたポリゴ
ンデータに基づいて、描画命令に応じたポリゴンを順次
生成してポリゴン毎にシェーディング処理等を並列処理
により行う。
【００４４】Ｎ個のテクスチャエンジン３３Ｂ１，３３
Ｂ２，・・・，３３ＢＮは、ポリゴンエンジン３３Ａ
１，３３Ａ２，・・・，３３ＡＮにより生成されたポリ
ゴンに、テクスチャキャッシュ３３Ｆからカラールック
アップテーブル（CLUT:Color Lock Up Table）キャッシ
ュ３３Ｇを介して与えられるテクスチャデータに基づい
て、テクスチャマッピング処理やミップマップ処理を並
列処理により行う。
【００４５】ここで、テクスチャキャッシュ３３Ｆに
は、Ｎ個のテクスチャエンジン３３Ｂ１，３３Ｂ２，・
・・，３３ＢＮが処理するポリゴンに張り付けるテクス
チャやミップマップテクスチャのアドレス情報がプリプ
ロセッサ３２から事前に与えられ、上記アドレス情報に
基づいてフレームバッファ１８上のテクスチャ領域から
必要なテクスチャデータが転送される。また、ＣＬＵＴ
キャッシュ３３Ｇには、上記ポリゴンの描画を行なう際
に参照すべきＣＬＵＴデータがフレームバッファ１８上
のＣＬＵＴ領域から転送される。
【００４６】そして、Ｎ個のテクスチャエンジン３３Ｂ
１，３３Ｂ２，・・・，３３ＢＮによりテクスチャマッ
ピング処理やミップマップ処理が施されたポリゴンデー
タは、第１のバススイッチャ３３Ｃを介してＭ個のピク
セルエンジン３３Ｄ１，３３Ｄ２，・・・，３３ＤＭに
転送される。
【００４７】Ｍ個のピクセルエンジン３３Ｄ１，３３Ｄ
２，・・・，３３ＤＭは、Ｚバッファ処理やアンチエリ
アシング処理等の各種画像処理を並列処理により行い、
Ｍ個の画素データを生成する。
【００４８】そして、Ｍ個のピクセルエンジン３３Ｄ
１，３３Ｄ２，・・・，３３ＤＭで生成されたＭ個の画
素データは、第２のバススイッチャ３３Ｅを介してフレ
ームバッファ１８に書き込まれる。
【００４９】ここで、第２のバススイッチャ３３Ｅに
は、プリプロセッサ３２からピクセルインターリーブの
制御情報が供給されている。そして、第２のバススイッ
チャ３３Ｅは、Ｍ個のピクセルエンジン３３Ｄ１，３３
Ｄ２，・・・，３３ＤＭで生成されたＭ個の画素データ
のうちのＬ個の画素データを上記制御情報に基づいて選
択することにより、フレームバッファ１８上に描画する
ポリゴンの形状に応じたＭ個の記憶場所をアクセス単位
として画素データをＭ個づつ書き込むピクセルインター
リーブ処理を行う機能を有している。
【００５０】尚、第２のバススイッチャ３３Ｅが行うピ
クセルインターリーブ処理についての詳細な説明は後述
する。
【００５１】描画エンジン３３は、プリプロセッサ３２
により前処理が施されたポリゴンデータに基づいて、各
ポリゴンの全ての画素データを生成してフレームバッフ
ァ１８に書き込むことにより、描画命令によりポリゴン
の組合せとして定義された画像をフレームバッファ１８
上に描画する。
【００５２】したがって、フレームバッファ１８に描画
された画像の画素データは、第２のバススイッチャ３３
Ｅにより読み出され、ＣＲＴＣ３４を介してビデオ信号
として図示しないテレビジョン受像機やモニタ受像機に
供給される。
【００５３】つぎに、上述した第２のバススイッチャ３
３Ｅが行うピクセルインターリーブ処理について具体的
に説明する。
【００５４】第２のバススイッチャ３３Ｅは、図３に示
すように、上記図２に示したプリプロセッサ３２の出力
が供給される制御回路１０１と、制御回路１０１の出力
が供給されるセレクタ１０２と、セレクタ１０２の出力
が各々供給される複数のマルチプレクサ／デマルチプレ
クサ（ＭＵＸ：Multiplexer／ＤＭＵＸ：Demultiplexe
r）１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，・・・
とを備えている。
【００５５】そして、ＭＵＸ／ＤＭＵＸ１０３ａ，１０
３ｂ，１０３ｃ，１０３ｄ，・・・は、各々、上記図２
に示したフレームバッファ１８と描画エンジン３３に接
続されている。
【００５６】ここで、フレームバッファ１８は、上記図
２に示すように、複数のメモリバンク［１］，［２］，
・・・，［Ｘ］，・・・，［Ｌ］からなり、複数のメモ
リバンク［１］，［２］，・・・，［Ｘ］，・・・，
［Ｌ］は、各々、１６個のアドレスで現される短形（イ
ンターリーブパターン）の各アドレスを同時にアクセス
することができるようになされている。
【００５７】したがって、フレームバッファ１８の、例
えば、メモリバンク［Ｘ］は、アドレスＡ0〜Ａ15をア
クセスするための１６個の入出力ポートＰ0〜Ｐ15を備
えており、複数のＭＵＸ／ＤＭＵＸ１０３ａ，１０３
ｂ，１０３ｃ，１０３ｄ，・・・のうちの４個のＭＵＸ
／ＤＭＵＸ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ
は、各々、１６個の入出力ポートＰ0〜Ｐ15と接続され
ている。
【００５８】また、４個のＭＵＸ／ＤＭＵＸ１０３ａ，
１０３ｂ，１０３ｃ，１０３ｄは、描画エンジン３３の
４個のピクセルエンジン３３ＤX1，３３ＤX2，３３
ＤX3，３３ＤX4と対応して接続されている。
【００５９】尚、メモリバンク［Ｘ］以外の他の各メモ
リバンクは、上述したメモリバンク［Ｘ］と同様の構成
をしているため、その詳細な説明は省略する。また、第
２のバススイッチャ３３Ｅが行う上記他の各メモリバン
クに対するアクセス処理についても、後述する第２のバ
ススイッチャ３３Ｅが行うメモリバンク［Ｘ］に対する
アクセス処理と同様であるため、以下の説明では、第２
のバススイッチャ３３Ｅが行うメモリバンク［Ｘ］に対
するアクセス処理についてのみ説明する。
【００６０】まず、第２のバススイッチャ３３Ｅの一連
の動作について説明する。
【００６１】例えば、メモリバンク［Ｘ］上に描画する
ポリゴンの形状が図４に示すような三角形ＴABC（第１
のポリゴンの形状）であった場合、先ず、プリプロセッ
サ３２から制御回路１０１には、ピクセルインターリー
ブの制御情報が供給される。
【００６２】制御回路１０１は、プリプロセッサ３２か
らのピクセルインターリーブの制御情報に基いて、三角
形ＴABC内部をアクセスする際に用いるインターリーブ
パターンを、例えば、（４×４）のインターリーブパタ
ーンＰに切り換える。
【００６３】尚、制御回路１０１におけるインターリー
ブパターンの切換方法についての詳細は後述する。
【００６４】そして、制御回路１０１は、（４×４）の
インターリーブパターンＰを用いて、メモリバンク
［Ｘ］上に形成される複数のインターリーブパターンの
うち、アクセスすべきインターリーブパターン、すなわ
ち三角形ＴABC内部を全てアクセスすることができるよ
うなインターリーブパターンを検出する。
【００６５】したがって、三角形ＴABCでは、メモリバ
ンク［Ｘ］上の各インターリーブパターンをＰ（ｘ方向
のパターンインデックス，ｙ方向のパターンインデック
ス）で示した場合、図５に示すように、 Ｐ（ｘ，ｙ）＝ Ｐ（３，１），Ｐ（４，１），Ｐ
（１，２），Ｐ（２，２），Ｐ（３，２），Ｐ（４，
２），Ｐ（１，３），Ｐ（２，３），Ｐ（３，３），Ｐ
（４，３），Ｐ（５，３），Ｐ（２，４），Ｐ（３，
４），Ｐ（４，４），Ｐ（５，４），Ｐ（３，５），Ｐ
（４，５），Ｐ（５，５），Ｐ（４，６），Ｐ（５，
６） で示される合計２０個のインターリーブパターンが検出
される。
【００６６】そして、制御回路１０１は、上述のように
して検出した２０個のインターリーブパターンを示すパ
ターン情報をインターリーブパターン単位でセレクタ１
０２に供給する。また、１アドレス単位でメモリアクセ
スを行う場合には、制御回路１０１は、三角形ＴABCの
形状に基いたマスク情報をセレクタ１０２に供給する。
【００６７】セレクタ１０２は、制御回路１０１からイ
ンターリーブパターン単位で供給されたパターン情報に
基いて、アクセスすべき（４×４）のインターリーブパ
ターンＰに対応したアドレスをＭＵＸ／ＤＭＵＸ１０３
ａ，１０３ｂ，１０３ｃ，１０３ｄに指定する。
【００６８】また、セレクタ１０２は、制御回路１０１
からマスク情報が供給された場合には、そのマスク情報
に基いて、図６に示すように、（４×４）のインターリ
ーブパターンＰのなかでマスクを行った結果得られるア
クセスすべきアドレスをＭＵＸ／ＤＭＵＸ１０３ａ，１
０３ｂ，１０３ｃ，１０３ｄに指定する。したがって、
例えば、図７に示すように、上記図６に示したＰ（４，
１）で示されるインターリーブパターン内のアドレスＡ
0〜Ａ15において、マスクを行った結果得られるアクセ
スすべきアドレスは、Ａ４，Ａ５，Ａ６，Ａ８，Ａ９，
Ａ１０，Ａ１３，Ａ１４，Ａ１５（斜線部分）となる。
【００６９】ＭＵＸ／ＤＭＵＸ１０３ａ，１０３ｂ，１
０３ｃ，１０３ｄは、各々、メモリバンク［Ｘ］のアド
レスＡ0〜Ａ15のうち、セレクタ１０２により指定され
たアドレスをアクセスする。
【００７０】ここで、上述したように、ピクセルエンジ
ン３３ＤX1，３３ＤX2，３３ＤX3，３３ＤX4からＭＵＸ
／ＤＭＵＸ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄに
は、各々、画素データが供給されるようになされてい
る。
【００７１】そこで、例えば、ＭＵＸ／ＤＭＵＸ１０３
ａは、セレクタ１０２により指定されたアドレスをアク
セスすることにより、入出力ポートＰ0〜Ｐ15のうち上
記アドレスに対応した入出力ポートを介して、ピクセル
エンジンＸａからの画素データをメモリバンク［Ｘ］の
上記アドレスにより示される領域に書き込む。
【００７２】また、ＭＵＸ／ＤＭＵＸ１０３ａは、セレ
クタ１０２により指定されたアドレスをアクセスするこ
とにより、入出力ポートＰ0〜Ｐ15のうち上記アドレス
に対応した入出力ポートを介して、メモリバンク［Ｘ］
の上記アドレスにより示される領域に書き込まれている
データを読み出す。そして、ＭＵＸ／ＤＭＵＸ１０３ａ
は、メモリバンク［Ｘ］から読み出したデータに対して
所定の処理を行う。
【００７３】尚、ＭＵＸ／ＤＭＵＸ１０３ｂ〜１０３ｄ
の動作については、上述したＭＵＸ／ＤＭＵＸ１０３ａ
の動作と同様であるため、その詳細な説明は省略する。
【００７４】つぎに、上述した制御回路１０１における
インターリーブパターンの切換方法について具体的に説
明する。
【００７５】まず、メモリバンク［Ｘ］上に描画するポ
リゴンの形状が、例えば、図８に示すようにな横長の三
角形ＴDEF（第２のポリゴンの形状）であり、三角形Ｔ
DEF内部を（４×４）のインターリーブパターンＰでア
クセスする場合のアクセス回数について説明する。
【００７６】この場合、アクセスすべきインターリーブ
パターンの個数は、図９に示すように、 Ｐ（ｘ，ｙ）＝ Ｐ（１，１），Ｐ（２，１），Ｐ
（３，１），Ｐ（４，１），Ｐ（５，１），Ｐ（０，
２），Ｐ（１，２），Ｐ（２，２），Ｐ（３，２），Ｐ
（４，２），Ｐ（５，２），Ｐ（６，２），Ｐ（７，
２），Ｐ（８，２），Ｐ（７，３），Ｐ（８，３），Ｐ
（９，３） の合計１７個となる。
【００７７】すなわち、（４×４）のインターリーブパ
ターンＰで三角形ＴDEF内部をアクセスする場合、三角
形ＴDEF内部を全てアクセスするためのアクセス回数
は、１７回となる。
【００７８】また、１アドレス単位でアクセスする場合
には、上述した三角形ＴABCのアクセス時と同様に、図
１０に示すように、（４×４）のインターリーブパター
ンＰのなかでマスクを行うことにより、必要なメモリア
ドレスのみをアクセスすることとなる。
【００７９】つぎに、図１１に示すように、三角形Ｔ
DEF内部を（８×２）のインターリーブパターンＰ1でア
クセスする場合、アクセスすべきインターリーブパター
ンの個数は、図１２に示すように、 Ｐ1（ｘ，ｙ）＝ Ｐ1（１，２），Ｐ1（２，２），Ｐ1
（０，３），Ｐ1（１，３），Ｐ1（２，３），Ｐ
1（０，４），Ｐ1（１，４），Ｐ1（２，４），Ｐ
1（３，４），Ｐ1（１，５），Ｐ1（２，５），Ｐ
1（３，５），Ｐ1（４，５），Ｐ1（３，６），Ｐ
1（４，６） の合計１５個となる。
【００８０】すなわち、（８×２）のインターリーブパ
ターンＰ1で三角形ＴDEF内部をアクセスする場合、三角
形ＴDEF内部を全てアクセスするためのアクセス回数
は、１５回となる。
【００８１】また、１アドレス単位でアクセスする場合
には、上述した三角形ＴABCのアクセス時と同様に、図
１３に示すように、（８×２）のインターリーブパター
ンＰ1のなかでマスクを行うことにより、必要なメモリ
アドレスのみをアクセスすることとなる。
【００８２】つぎに、図１４に示すように、三角形Ｔ
DEF内部を（１６×１）のインターリーブパターンＰ2で
アクセスする場合、アクセスすべきインターリーブパタ
ーンの個数は、図１５に示すように、 Ｐ2（ｘ，ｙ）＝ Ｐ2（０，５），Ｐ2（１，５），Ｐ2
（０，６），Ｐ2（１，６），Ｐ2（０，７），Ｐ
2（１，７），Ｐ2（０，８），Ｐ2（１，８），Ｐ
2（０，９），Ｐ2（１，９），Ｐ2（０，１０），Ｐ
2（１，１０），Ｐ2（２，１０），Ｐ2（１，１１），
Ｐ2（２，１１），Ｐ2（１，１２），Ｐ2（２，１
２），Ｐ2（２，１３） の合計１８個となる。
【００８３】すなわち、（１６×１）のインターリーブ
パターンＰ2で三角形ＴDEF内部をアクセスする場合、三
角形ＴDEF内部を全てアクセスするためのアクセス回数
は、１８回となる。
【００８４】また、１アドレス単位でアクセスする場合
には、上述した三角形ＴABCのアクセス時と同様に、図
１６に示すように、（８×２）のインターリーブパター
ンＰ2のなかでマスクを行うことにより、必要なメモリ
アドレスのみをアクセスすることとなる。
【００８５】上述のように、（４×４）のインターリー
ブパターンＰで三角形ＴDEF内部をアクセスする場合の
アクセス回数は１７回、（８×２）のインターリーブパ
ターンＰ1で三角形ＴDEF内部をアクセスする場合のアク
セス回数は１５回、（１６×１）のインターリーブパタ
ーンＰ2で三角形ＴDEF内部をアクセスする場合のアクセ
ス回数は１８回となり、この結果、（８×２）のインタ
ーリーブパターンＰ1で三角形ＴDEF内部をアクセスする
場合のアクセス回数が最少のアクセス回数となる。した
がって、三角形ＴDEFに対する適切なインターリーブパ
ターンは、（８×２）のインターリーブパターンＰ1と
いうことがわかる。
【００８６】そこで、制御回路１０１は、メモリバンク
［Ｘ］をアクセスする際に用いるインターリーブパター
ンを、アクセスするポリゴンの形状に応じた適切なイン
ターリーブパターンに切り換えるために、以下のような
処理を行う。
【００８７】例えば、メモリバンク［Ｘ］上に描画する
ポリゴンの形状が図１７に示すような三角形ＴHIJであ
った場合、先ず、制御回路１０１には、上述したよう
に、プリプロセッサ３２からピクセルインターリーブの
制御情報が供給される。このピクセルインターリーブの
制御情報は、例えば、三角形ＴHIJのの３つの頂点Ｈ，
Ｉ，Ｊのｘｙ座標Ｈ（Ｘｈ，Ｙｈ），Ｉ（Ｘｉ，Ｙ
ｉ），Ｊ（Ｘｊ，Ｙｊ）等の情報である。
【００８８】次に、制御回路１０１は、上記図１７に示
すように、プリプロセッサ３２からのピクセルインター
リーブの制御情報を用いて、三角形ＴHIJの縦横比Ｒ
を、Ｘ方向の最大値ＭＡＸｘ及び最少値ＭＩＮｘ、Ｙ方
向の最大値ＭＡＸｙ及び最少値ＭＩＮｙを持って、 Ｒ＝ｄｙ／ｄｘ ＝（ＭＡＸｘ−ＭＩＮｘ）／（ＭＡＸｙ−ＭＩＮｙ） なる演算により求める。
【００８９】尚、三角形ＴHIJでは、 ＭＡＸｘ＝Ｘｊ ＭＩＮｘ＝Ｘｉ ＭＡＸｙ＝Ｙｈ ＭＩＮｙ＝Ｙｉ となる。
【００９０】そして、制御回路１０１は、上述のように
して求めた縦横比Ｒに応じて、図１８に示すような、
（１×１６）、（２×８）、（４×４）、（８×２）、
（１６×１）の５種類のインターリーブパターンＰａ〜
Ｐｅのうち適切なインターリーブパターンを選出し、三
角形ＴHIJ内部をアクセスする際に用いるインターリー
ブパターンを、選出したインターリーブパターンに切り
換える。
【００９１】ここで、制御回路１０１は、表１に示すよ
うな、縦横比Ｒとインターリーブパターンと対応表から
なるテーブルを有している。このテーブルには、縦横比
Ｒに応じた適切なインターリーブパターン、すなわちア
クセス回数が最小となるようなインターリーブパターン
が予め設定されている。したがって、制御回路１０１
は、上記テーブルを用いることにより、上述のようにし
て得られた縦横比Ｒに基いた適切なインターリーブパタ
ーンを選出することとなる。
【００９２】
【表１】
【００９３】上述のように、第２のバススイッチャ３３
Ｅでは、メモリバンク［Ｘ］上に描画するポリゴンの形
状に応じて、上記図１８に示したような５種類のインタ
ーリーブパターンＰａ〜Ｐｅから適切なインターリーブ
パターンを選出し、選出したインターリーブパターンで
メモリバンク［Ｘ］をアクセスするため、最小のアクセ
ス回数でメモリバンク［Ｘ］上に上記ポリゴンを描画す
ることができる。したがって、第２のバススイッチャ３
３Ｅは、メモリアクセスを効率良く行うことができる。
【００９４】また、ＧＰＵ１５は、上述のような、メモ
リアクセスの効率化を図った第２のバススイッチャ３３
Ｅにより、フレームバッファ１８をアクセスして各種の
データ処理を行うため、そのデータ処理を効率良く行う
ことができる。
【００９５】
【発明の効果】本発明に係るメモリアクセス方法では、
アクセスしようとするデータのメモリ上での形状に応じ
て、メモリの複数アドレスをアクセスするアドレスを切
り換える。これにより、同時にアクセス可能な複数のア
ドレスにより現される形状と、アクセスしようとするデ
ータのメモリ上での形状とが適合しない場合でも、メモ
リをアクセスする回数を減らすことができる。したがっ
て、上記メモリアクセス方法は、少ないアクセス回数で
メモリをアクセスすることができるため、メモリアクセ
スの効率化を図ることができる。
【００９６】また、本発明に係るメモリアクセス方法で
は、上記データは、画像データである。これにより、同
時にアクセス可能な複数のアドレスにより現される形状
と、画像メモリに描画する図形とが適合しない場合で
も、上記メモリアクセス方法は、メモリをアクセスする
回数を減らすことができる。
【００９７】また、本発明に係るメモリアクセス方法で
は、上記形状の縦横の比に応じて、アクセスするアドレ
スを切り換える。これにより、上記メモリアクセス方法
は、アクセスしようとするデータに応じた適切なアクセ
スするべきアドレスを選出することができる。したがっ
て、上記メモリアクセス方法は、最小のアクセス回数で
メモリをアクセスすることができる。
【００９８】本発明に係るデータ処理装置では、メモリ
アクセス手段において、入力手段は、アクセスしようと
するデータのメモリ上での形状を入力する。制御手段
は、上記入力手段により入力されたデータの形状に応じ
て、アクセス手段に指定するメモリのアドレスを切り換
えるように指示手段を制御する。上記指定手段は、上記
制御手段の制御に基いて、上記メモリのアクセスするア
ドレスを上記アクセス手段に指定する。上記アクセス手
段は、上記メモリにおいて、上記指定手段により指定さ
れた複数アドレスを同時にアクセスする。そして、上記
データ処理装置は、上記メモリアクセス手段を用いて、
上記メモリをアクセスすることにより、所定のデータ処
理を行う。これにより、同時にアクセス可能な複数のア
ドレスにより現される形状と、上記入力手段により入力
された形状とが適合しない場合でも、上記データ処理装
置は、メモリをアクセスする回数を減らすことができ
る。したがって、上記データ処理装置は、少ないアクセ
ス回数でメモリをアクセスすることができるため、メモ
リアクセスの効率化を図ることができる。また、上記デ
ータ処理装置は、効率良くメモリをアクセスして所定の
データ処理を行うため、データ処理の効率化を図ること
ができる。
【００９９】また、本発明に係るデータ処理装置では、
上記入力手段は、アクセスしようとする画像データのメ
モリ上での形状を入力する。これにより、同時にアクセ
ス可能な複数のアドレスにより現される形状と、画像メ
モリに描画する図形とが適合しない場合でも、上記デー
タ処理装置は、メモリをアクセスする回数を減らすこと
ができる。したがって、上記データ処理装置は、画像生
成処理等のデータ処理の効率化を図ることができる。
【０１００】また、本発明に係るデータ処理装置では、
上記制御手段は、上記入力手段により入力された形状の
縦横の比に応じて上記指示手段を制御する。これによ
り、上記指定手段は、アクセスしようとするデータに応
じた適切なアクセスするべきアドレスを上記アクセス手
段に指定することができる。したがって、上記データ処
理装置は、メモリをアクセスする回数を確実に減らすこ
とができ、データ処理の効率化をさらに図ることができ
る。
【図面の簡単な説明】
【図１】本発明に係るデータ処理装置を適用したビデオ
ゲーム装置の構成を示すブロック図である。
【図２】上記ビデオゲーム装置の画像処理装置とフレー
ムバッファの構成を示すブロック図である。
【図３】上記画像処理装置の第２のバススイッチャの構
成を示すブロック図である。
【図４】上記フレームバッファのメモリバンク上に描画
する第１のポリゴンの形状内部をアクセスする場合につ
いて説明するための図である。
【図５】上記第１のポリゴンの形状内部をアクセスする
際のアクセスすべきインターリーブパターンを説明する
ための図である。
【図６】上記第１のポリゴンの形状内部をアクセスする
際に、１アドレス単位でアクセスする場合のマスク処理
について説明するための図である。
【図７】上記マスク処理により得られたアクセスアドレ
スを説明するための図である。
【図８】上記フレームバッファのメモリバンク上に描画
する第２のポリゴンの形状内部を（４×４）のインター
リーブパターンでアクセスする場合について説明するた
めの図である。
【図９】上記第２のポリゴンの形状内部を（４×４）の
インターリーブパターンでアクセスする場合のアクセス
すべきインターリーブパターンを説明するための図であ
る。
【図１０】上記第２のポリゴンの形状内部を（４×４）
のインターリーブパターン内で１アドレス単位でアクセ
スする場合のマスク処理について説明するための図であ
る。
【図１１】上記第２のポリゴンの形状内部を（８×２）
のインターリーブパターンでアクセスする場合について
説明するための図である。
【図１２】上記第２のポリゴンの形状内部を（８×２）
のインターリーブパターンでアクセスする場合のアクセ
スすべきインターリーブパターンを説明するための図で
ある。
【図１３】上記第２のポリゴンの形状内部を（８×２）
のインターリーブパターン内で１アドレス単位でアクセ
スする場合のマスク処理について説明するための図であ
る。
【図１４】上記第２のポリゴンの形状内部を（１６×
１）のインターリーブパターンでアクセスする場合につ
いて説明するための図である。
【図１５】上記第２のポリゴンの形状内部を（１６×
１）のインターリーブパターンでアクセスする場合のア
クセスすべきインターリーブパターンを説明するための
図である。
【図１６】上記第２のポリゴンの形状内部を（１６×
１）のインターリーブパターン内で１アドレス単位でア
クセスする場合のマスク処理について説明するための図
である。
【図１７】上記フレームバッファのメモリバンク上に描
画するポリゴンの形状の縦横比を算出する処理を説明す
るための図である。
【図１８】１６アドレスを有する５種類のインターリー
ブパターンを示したパターン図である。
【符号の説明】
１８ フレームバッファ、３２ プリプロセッサ、３３
描画エンジン、３３ＤX1〜３３ＤX4 ピクセルエンジ
ン、３３Ｅ 第２のバススイッチャ、１０１制御回路、
１０２ セレクタ、１０３ａ〜１０３ｄ マルチプレク
サ／デマルチプレクサ、Ｐ0〜Ｐ15 入出力ポート、

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メモリの複数アドレスを同時にアクセス
    するメモリアクセス方法であって、 アクセスしようとするデータのメモリ上での形状に応じ
    て、アクセスするアドレスを切り換えることを特徴とす
    るメモリアクセス方法。
  2. 【請求項２】 上記データは、画像データであることを
    特徴とする請求項１記載のメモリアクセス方法。
  3. 【請求項３】 上記形状の縦横の比に応じて、アクセス
    するアドレスを切り換えることを特徴とする請求項１記
    載のメモリアクセス方法。
  4. 【請求項４】 メモリアクセス手段を用いて、メモリの
    複数アドレスを同時にアクセスすることにより、所定の
    データ処理を行うデータ処理装置であって、 上記メモリアクセス手段は、アクセスしようとするデー
    タのメモリ上での形状を入力する入力手段と、上記メモ
    リの複数アドレスを同時にアクセスするアクセス手段
    と、上記アクセス手段に対してアクセスするアドレスを
    指定する指定手段と、上記入力手段により入力されたデ
    ータの形状に応じて上記アクセス手段に指定するアドレ
    スを切り換えるように上記指示手段を制御する制御手段
    とを備えることを特徴とするデータ処理装置。
  5. 【請求項５】 上記入力手段は、アクセスしようとする
    画像データのメモリ上での形状を入力することを特徴と
    する請求項４記載のデータ処理装置。
  6. 【請求項６】 上記制御手段は、上記入力手段により入
    力された形状の縦横の比に応じて上記指示手段を制御す
    ることを特徴とする請求項４記載のデータ処理装置。
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